一种基于pci-e总线的北斗b码授时同步装置的制造方法
一种基于pci-e总线的北斗b码授时同步装置的制造方法
【技术领域】
[0001]本发明属于授时技术领域，具体涉及一种利用北斗导航卫星接收标准卫星时间信息并通过PC1-E总线接口给计算机提供B码授时的时间同步装置。
【背景技术】
[0002]时间作为物质运动的一个基本物理参考量，在社会各个领域有着广泛的应用，其中卫星导航、电力同步采样系统往往对时间的精准度有很高的要求。传统的授时方式是采用GPS卫星导航提供标准时间码信息，通过嵌入式单片机解出时间信息并通过异步串行接口发送至电脑上位机。此授时方式的不足之处在于GPS导航卫星虽然精度高，但是其系统单一，可靠性不高，还存在授权问题，如果得不到授权会出现部分系统瘫痪的情况，并且采用异步串行接口与电脑相连，接口繁琐，无法与电脑一体化。
[0003]与本发明专利最为接近的已有技术是中国科学院国家授时中心的刘军良等于2009年在第十九界全国测控、计量、仪器仪表学术年会上提出的“基于PCI总线的GPS授时卡设计”，其技术方案如图1所示:包括MPU微处理单元1、双端口存储器2、PCI接口 3、计算机4、GPS接收模块5、锁相环倍频模块6、CPLD可编程器件7。GPS接收模块5输出时间信号通过串口送至MPU微处理单元I进行时间信息处理，同时产生的10KPPS信号进入锁相环倍频模块6，模块6负责将10KPPS信号与GPS秒脉冲信号的上升沿不断的对齐，并且输出20MPPS信号作为CPLD可编程器件7的时钟源。MPU微处理单元I将GPS接收模块5接收的信号解调成UTC时间并转化为北京时间，将北京时间信息传输至双端口存储器2，计算机4能够随时通过PCI接口 3读取到当前北京时间。
[0004]该技术存在的问题是:并没有解决GPS的授权安全问题；且PCI总线需要从芯片组中引出大量引脚，导致主板布线难度增大，与PC1-E相比其带宽窄和传输速度慢，使得计算机逐渐淘汰PCI总线插槽。
【发明内容】
[0005]本发明的目的在于克服现有技术存在的问题，提供一种基于PC1-E总线的北斗B码授时同步装置。
[0006]为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现:
一种基于PC1-E总线的北斗B码授时同步装置，该装置包括北斗接收模块、FPGA可编程逻辑器、PC1-E接口和计算机，所述北斗接收模块连接并向FPGA可编程逻辑器传输GPRMC定位信息，所述FPGA可编程逻辑器通过PC1-E接口连接计算机，所述FPGA可编程逻辑器中虚拟出一 RAM存储器，FPGA可编程逻辑器解调出的相应时区时间存入此虚拟的RAM存储器中，并且通过相应的触发信号触发PC1-E接口中断读取此RAM存储器中的时区时间给计算机。
[0007]进一步的，所述FPGA可编程逻辑器包括相互连接的卫星时间解码模块和主控制模块，所述主控制模块虚拟出一个双口 RAM存储器模块，所述卫星时间解码模块接收GPRMC定位信息，解出UTC时间并转化为北京时间写入双口 RAM存储器模块中；所述PC1-E接口包括PC1-E接口芯片、PC1-E总线和配置存储器，所述PC1-E总线连接PC1-E接口芯片，所述PC1-E接口芯片连接配置存储器，所述主控制模块连接PC1-E接口芯片，主控制模块发出PPS触发信号触发PC1-E接口芯片进入中断程序，所述PC1-E接口芯片通过地址数据信号通路读取双口 RAM存储器模块里面的北京时间信息并通过PC1-E总线传递给计算机。
[0008]进一步的，所述北斗接收模块采用N303北斗模块。
[0009]进一步的，所述FPGA可编程逻辑器采用EP2C5T144C8N芯片。
[0010]进一步的，所述PC1-E接口芯片采用CH368芯片。
[0011]本发明的有益效果是:
本发明采用北斗卫星接收模块，安全性高，PC1-E总线比PCI引脚少，板子布线简易，且带宽增大，传输速率提高，具有灵活的扩展性。
【附图说明】
[0012]图1是已有技术的结构示意框图；
图2是本发明的结构示意框图；
图3是图2中FPGA可编程逻辑器内部结构示意框图；
图4是图2中PC1-E接口 10的结构示意框图；
图5是FPGA可编程逻辑器与PC1-E接口内部连接结构框图。
[0013]图中标号说明:1、MPU微处理单元，2、双端口存储器，3、PCI接口，4、计算机，5、GPS接收模块，6、锁相环倍频模块，7、CPLD可编程器件，8、北斗接收模块，9、FPGA可编程逻辑器，10、PC1-E接口，11、计算机，12、GPRMC定位信息，13、卫星时间解码模块，14、双口 RAM存储器模块，15、主控制模块，16、地址数据信号通路，17、PPS触发信号，18、PC1-E接口芯片，19、PC1-E总线，20、配置存储器。
【具体实施方式】
[0014]下面将参考附图并结合实施例，来详细说明本发明。
[0015]参照图2所示，一种基于PC1-E总线的北斗B码授时同步装置，该装置包括北斗接收模块8、FPGA可编程逻辑器9、PC1-E接口 10和计算机11，所述北斗接收模块8连接并向FPGA可编程逻辑器9传输GPRMC定位信息12，所述FPGA可编程逻辑器9通过PC1-E接口10连接计算机11，所述FPGA可编程逻辑器9中虚拟出一 RAM存储器，FPGA可编程逻辑器9解调出的相应时区时间存入此虚拟的RAM存储器中，并且通过相应的触发信号触发PC1-E接口 10中断读取此RAM存储器中的时区时间给计算机11。
[0016]参照图3所示，所述FPGA可编程逻辑器9包括相互连接的卫星时间解码模块13和主控制模块15，所述主控制模块15虚拟出一个双口 RAM存储器模块14，所述卫星时间解码模块13接收GPRMC定位信息12，解出UTC时间并转化为北京时间写入双口 RAM存储器模块14中；
参照图4所示，所述PC1-E接口 10包括PC1-E接口芯片18、PCI_E总线19和配置存储器20，所述PC1-E总线19连接PC1-E接口芯片18，所述PC1-E接口芯片18连接配置存储器20，刚上电时PC1-E接口芯片18读取配置存储器20里面的配置信息，主控制模块15连接PC1-E接口芯片18，主控制模块15发出PPS触发信号17触发PC1-E接口芯片18进入中断程序，PC1-E接口芯片18通过地址数据信号通路16读取双口 RAM存储器模块14里面的北京时间信息并通过PC1-E总线19传递给计算机11。
[0017]所述北斗接收模块8采用N303北斗模块。
[0018]所述FPGA可编程逻辑器9采用EP2C5T144C8N芯片。
[0019]所述PC1-E接口芯片18采用CH368芯片。
[0020]本发明原理:北斗接收模块8接收到卫星信号并将GPRMC定位信息12发送给FPGA可编程逻辑器9，FPGA可编程逻辑器9内部解出UTC时间变转换为北京时间存入双口 RAM存储器模块14，FPGA可编程逻辑器9产生的PPS触发信号17触发PC1-E接口芯片18中断读取双口 RAM存储器模块14中的北京时间给计算机11。
[0021]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种基于PC1-E总线的北斗B码授时同步装置，其特征在于，该装置包括北斗接收模块(8)、FPGA可编程逻辑器(9)、PC1-E接口(10)和计算机(11)，所述北斗接收模块(8)连接并向FPGA可编程逻辑器(9)传输GPRMC定位信息(12)，所述FPGA可编程逻辑器(9)通过PC1-E接口( 10 )连接计算机(11)，所述FPGA可编程逻辑器(9 )中虚拟出一 RAM存储器，FPGA可编程逻辑器(9)解调出的相应时区时间存入此虚拟的RAM存储器中，并且通过相应的触发信号触发PC1-E接口( 10)中断读取此RAM存储器中的时区时间给计算机(11)。
2.根据权利要求1所述的基于PC1-E总线的北斗B码授时同步装置，其特征在于，所述FPGA可编程逻辑器(9)包括相互连接的卫星时间解码模块(13)和主控制模块(15)，所述主控制模块(15)虚拟出一个双口 RAM存储器模块(14)，所述卫星时间解码模块(13)接收GPRMC定位信息(12)，解出UTC时间并转化为北京时间写入双口 RAM存储器模块(14)中； 所述PC1-E接口( 10)包括PC1-E接口芯片(18),PC1-E总线(19)和配置存储器(20)，所述PC1-E总线(19)连接PC1-E接口芯片(18)，所述PC1-E接口芯片(18)连接配置存储器(20 )，所述主控制模块(15)连接PC1-E接口芯片(18 )，主控制模块(15 )发出PPS触发信号(17 )触发PC1-E接口芯片(18 )进入中断程序，所述PC1-E接口芯片(18 )通过地址数据信号通路(16)读取双口 RAM存储器模块(14)里面的北京时间信息并通过PC1-E总线(19)传递给计算机(11)。
3.根据权利要求1所述的基于PC1-E总线的北斗B码授时同步装置，其特征在于，所述北斗接收模块(8)采用N303北斗模块。
4.根据权利要求2所述的基于PC1-E总线的北斗B码授时同步装置，其特征在于，所述FPGA可编程逻辑器(9)采用EP2C5T144C8N芯片。
5.根据权利要求2所述的基于PC1-E总线的北斗B码授时同步装置，其特征在于，所述PC1-E接口芯片(18)采用CH368芯片。
【专利摘要】本发明是一种基于PCI-E总线的北斗B码授时同步装置，该装置包括北斗接收模块、FPGA可编程逻辑器、PCI-E接口和计算机，所述北斗接收模块连接并向FPGA可编程逻辑器传输GPRMC定位信息，所述FPGA可编程逻辑器通过PCI-E接口连接计算机，所述FPGA可编程逻辑器中虚拟出一RAM存储器，FPGA可编程逻辑器解调出的相应时区时间存入此虚拟的RAM存储器中，并且通过相应的触发信号触发PCI-E接口中断读取此RAM存储器中的时区时间给计算机。本发明采用北斗卫星接收模块，安全性高，PCI-E总线比PCI引脚少，板子布线简易，且带宽增大，传输速率提高，具有灵活的扩展性。
【IPC分类】G04R20-02
【公开号】CN104865824
【申请号】CN201510212153
【发明人】王军, 张福第, 孙兆友, 杜博军, 唐彬, 王磊
【申请人】苏州科技学院
【公开日】2015年8月26日
【申请日】2015年4月30日
【技术领域】
[0001]本发明属于授时技术领域，具体涉及一种利用北斗导航卫星接收标准卫星时间信息并通过PC1-E总线接口给计算机提供B码授时的时间同步装置。
【背景技术】
[0002]时间作为物质运动的一个基本物理参考量，在社会各个领域有着广泛的应用，其中卫星导航、电力同步采样系统往往对时间的精准度有很高的要求。传统的授时方式是采用GPS卫星导航提供标准时间码信息，通过嵌入式单片机解出时间信息并通过异步串行接口发送至电脑上位机。此授时方式的不足之处在于GPS导航卫星虽然精度高，但是其系统单一，可靠性不高，还存在授权问题，如果得不到授权会出现部分系统瘫痪的情况，并且采用异步串行接口与电脑相连，接口繁琐，无法与电脑一体化。
[0003]与本发明专利最为接近的已有技术是中国科学院国家授时中心的刘军良等于2009年在第十九界全国测控、计量、仪器仪表学术年会上提出的“基于PCI总线的GPS授时卡设计”，其技术方案如图1所示:包括MPU微处理单元1、双端口存储器2、PCI接口 3、计算机4、GPS接收模块5、锁相环倍频模块6、CPLD可编程器件7。GPS接收模块5输出时间信号通过串口送至MPU微处理单元I进行时间信息处理，同时产生的10KPPS信号进入锁相环倍频模块6，模块6负责将10KPPS信号与GPS秒脉冲信号的上升沿不断的对齐，并且输出20MPPS信号作为CPLD可编程器件7的时钟源。MPU微处理单元I将GPS接收模块5接收的信号解调成UTC时间并转化为北京时间，将北京时间信息传输至双端口存储器2，计算机4能够随时通过PCI接口 3读取到当前北京时间。
[0004]该技术存在的问题是:并没有解决GPS的授权安全问题；且PCI总线需要从芯片组中引出大量引脚，导致主板布线难度增大，与PC1-E相比其带宽窄和传输速度慢，使得计算机逐渐淘汰PCI总线插槽。
【发明内容】
[0005]本发明的目的在于克服现有技术存在的问题，提供一种基于PC1-E总线的北斗B码授时同步装置。
[0006]为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现:
一种基于PC1-E总线的北斗B码授时同步装置，该装置包括北斗接收模块、FPGA可编程逻辑器、PC1-E接口和计算机，所述北斗接收模块连接并向FPGA可编程逻辑器传输GPRMC定位信息，所述FPGA可编程逻辑器通过PC1-E接口连接计算机，所述FPGA可编程逻辑器中虚拟出一 RAM存储器，FPGA可编程逻辑器解调出的相应时区时间存入此虚拟的RAM存储器中，并且通过相应的触发信号触发PC1-E接口中断读取此RAM存储器中的时区时间给计算机。
[0007]进一步的，所述FPGA可编程逻辑器包括相互连接的卫星时间解码模块和主控制模块，所述主控制模块虚拟出一个双口 RAM存储器模块，所述卫星时间解码模块接收GPRMC定位信息，解出UTC时间并转化为北京时间写入双口 RAM存储器模块中；所述PC1-E接口包括PC1-E接口芯片、PC1-E总线和配置存储器，所述PC1-E总线连接PC1-E接口芯片，所述PC1-E接口芯片连接配置存储器，所述主控制模块连接PC1-E接口芯片，主控制模块发出PPS触发信号触发PC1-E接口芯片进入中断程序，所述PC1-E接口芯片通过地址数据信号通路读取双口 RAM存储器模块里面的北京时间信息并通过PC1-E总线传递给计算机。
[0008]进一步的，所述北斗接收模块采用N303北斗模块。
[0009]进一步的，所述FPGA可编程逻辑器采用EP2C5T144C8N芯片。
[0010]进一步的，所述PC1-E接口芯片采用CH368芯片。
[0011]本发明的有益效果是:
本发明采用北斗卫星接收模块，安全性高，PC1-E总线比PCI引脚少，板子布线简易，且带宽增大，传输速率提高，具有灵活的扩展性。
【附图说明】
[0012]图1是已有技术的结构示意框图；
图2是本发明的结构示意框图；
图3是图2中FPGA可编程逻辑器内部结构示意框图；
图4是图2中PC1-E接口 10的结构示意框图；
图5是FPGA可编程逻辑器与PC1-E接口内部连接结构框图。
[0013]图中标号说明:1、MPU微处理单元，2、双端口存储器，3、PCI接口，4、计算机，5、GPS接收模块，6、锁相环倍频模块，7、CPLD可编程器件，8、北斗接收模块，9、FPGA可编程逻辑器，10、PC1-E接口，11、计算机，12、GPRMC定位信息，13、卫星时间解码模块，14、双口 RAM存储器模块，15、主控制模块，16、地址数据信号通路，17、PPS触发信号，18、PC1-E接口芯片，19、PC1-E总线，20、配置存储器。
【具体实施方式】
[0014]下面将参考附图并结合实施例，来详细说明本发明。
[0015]参照图2所示，一种基于PC1-E总线的北斗B码授时同步装置，该装置包括北斗接收模块8、FPGA可编程逻辑器9、PC1-E接口 10和计算机11，所述北斗接收模块8连接并向FPGA可编程逻辑器9传输GPRMC定位信息12，所述FPGA可编程逻辑器9通过PC1-E接口10连接计算机11，所述FPGA可编程逻辑器9中虚拟出一 RAM存储器，FPGA可编程逻辑器9解调出的相应时区时间存入此虚拟的RAM存储器中，并且通过相应的触发信号触发PC1-E接口 10中断读取此RAM存储器中的时区时间给计算机11。
[0016]参照图3所示，所述FPGA可编程逻辑器9包括相互连接的卫星时间解码模块13和主控制模块15，所述主控制模块15虚拟出一个双口 RAM存储器模块14，所述卫星时间解码模块13接收GPRMC定位信息12，解出UTC时间并转化为北京时间写入双口 RAM存储器模块14中；
参照图4所示，所述PC1-E接口 10包括PC1-E接口芯片18、PCI_E总线19和配置存储器20，所述PC1-E总线19连接PC1-E接口芯片18，所述PC1-E接口芯片18连接配置存储器20，刚上电时PC1-E接口芯片18读取配置存储器20里面的配置信息，主控制模块15连接PC1-E接口芯片18，主控制模块15发出PPS触发信号17触发PC1-E接口芯片18进入中断程序，PC1-E接口芯片18通过地址数据信号通路16读取双口 RAM存储器模块14里面的北京时间信息并通过PC1-E总线19传递给计算机11。
[0017]所述北斗接收模块8采用N303北斗模块。
[0018]所述FPGA可编程逻辑器9采用EP2C5T144C8N芯片。
[0019]所述PC1-E接口芯片18采用CH368芯片。
[0020]本发明原理:北斗接收模块8接收到卫星信号并将GPRMC定位信息12发送给FPGA可编程逻辑器9，FPGA可编程逻辑器9内部解出UTC时间变转换为北京时间存入双口 RAM存储器模块14，FPGA可编程逻辑器9产生的PPS触发信号17触发PC1-E接口芯片18中断读取双口 RAM存储器模块14中的北京时间给计算机11。
[0021]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种基于PC1-E总线的北斗B码授时同步装置，其特征在于，该装置包括北斗接收模块(8)、FPGA可编程逻辑器(9)、PC1-E接口(10)和计算机(11)，所述北斗接收模块(8)连接并向FPGA可编程逻辑器(9)传输GPRMC定位信息(12)，所述FPGA可编程逻辑器(9)通过PC1-E接口( 10 )连接计算机(11)，所述FPGA可编程逻辑器(9 )中虚拟出一 RAM存储器，FPGA可编程逻辑器(9)解调出的相应时区时间存入此虚拟的RAM存储器中，并且通过相应的触发信号触发PC1-E接口( 10)中断读取此RAM存储器中的时区时间给计算机(11)。
2.根据权利要求1所述的基于PC1-E总线的北斗B码授时同步装置，其特征在于，所述FPGA可编程逻辑器(9)包括相互连接的卫星时间解码模块(13)和主控制模块(15)，所述主控制模块(15)虚拟出一个双口 RAM存储器模块(14)，所述卫星时间解码模块(13)接收GPRMC定位信息(12)，解出UTC时间并转化为北京时间写入双口 RAM存储器模块(14)中； 所述PC1-E接口( 10)包括PC1-E接口芯片(18),PC1-E总线(19)和配置存储器(20)，所述PC1-E总线(19)连接PC1-E接口芯片(18)，所述PC1-E接口芯片(18)连接配置存储器(20 )，所述主控制模块(15)连接PC1-E接口芯片(18 )，主控制模块(15 )发出PPS触发信号(17 )触发PC1-E接口芯片(18 )进入中断程序，所述PC1-E接口芯片(18 )通过地址数据信号通路(16)读取双口 RAM存储器模块(14)里面的北京时间信息并通过PC1-E总线(19)传递给计算机(11)。
3.根据权利要求1所述的基于PC1-E总线的北斗B码授时同步装置，其特征在于，所述北斗接收模块(8)采用N303北斗模块。
4.根据权利要求2所述的基于PC1-E总线的北斗B码授时同步装置，其特征在于，所述FPGA可编程逻辑器(9)采用EP2C5T144C8N芯片。
5.根据权利要求2所述的基于PC1-E总线的北斗B码授时同步装置，其特征在于，所述PC1-E接口芯片(18)采用CH368芯片。
【专利摘要】本发明是一种基于PCI-E总线的北斗B码授时同步装置，该装置包括北斗接收模块、FPGA可编程逻辑器、PCI-E接口和计算机，所述北斗接收模块连接并向FPGA可编程逻辑器传输GPRMC定位信息，所述FPGA可编程逻辑器通过PCI-E接口连接计算机，所述FPGA可编程逻辑器中虚拟出一RAM存储器，FPGA可编程逻辑器解调出的相应时区时间存入此虚拟的RAM存储器中，并且通过相应的触发信号触发PCI-E接口中断读取此RAM存储器中的时区时间给计算机。本发明采用北斗卫星接收模块，安全性高，PCI-E总线比PCI引脚少，板子布线简易，且带宽增大，传输速率提高，具有灵活的扩展性。
【IPC分类】G04R20-02
【公开号】CN104865824
【申请号】CN201510212153
【发明人】王军, 张福第, 孙兆友, 杜博军, 唐彬, 王磊
【申请人】苏州科技学院
【公开日】2015年8月26日
【申请日】2015年4月30日
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