基于dds的四通道宽带雷达信号源的制作方法

基于dds的四通道宽带雷达信号源的制作方法
【技术领域】
[0001]本实用新型属于高频雷达信号源技术领域，具体涉及一种基于DDS的四通道宽带雷达信号源。
【背景技术】
[0002]理论研宄和实践表明，雷达的性能及其四抗能力和雷达信号带宽及形式紧密相关。例如，为了提高测距精度和距离分辨力，对目标进行成像识别，要求雷达发射的信号具有大的带宽、时宽乘积一一宽脉冲内附加线性调频或非线性调频信号，以避开干扰频谱，有效对抗瞄准式干扰等。因此研宄宽带雷达信号产生技术对提高雷达性能有着重要的意义。
[0003]目前，在合成孔径雷达(SAR)中使用最多的是线性调频信号(LFM)，其传统的产生方法是模拟技术。直接数字合成技术(direct digital synthesis，DDS)是随着数字集成电路的发展而出现，并迅速走向实用的一种频率合成新方法，利用DDS长生LFM，具有频率分辨率高(可达Hz、MHz )、频率转换时间短(可达ns量级)、宽的输出频率相对带宽、任意波形输出能力以及程控灵活等优点，因此DDS在雷达信号领域获得了广泛的应用，也有一些有关此方面的研宄，例如陈泽宗的《多通道多频高频地波雷达DDS数字信号源的设计》，但是DDS在雷达应用上仍然存在通道局限性大、成本高、系统灵活性不足等缺陷。

【发明内容】

[0004]对上述问题，本实用新型的目的是提供一种基于DDS的四通道宽带雷达信号源，本实用新型可以实现宽工作频带、连续相位变化、高频率分辨率、可输出任意波形且可调。
[0005]本实用新型的目的通过以下技术方案实现:
[0006]一种基于DDS的四通道宽带雷达信号源，其特征在于:该雷达信号源包括FPGA电路、DDS处理电路、DAC转换器和电源，所述FPGA电路通过串口和网口与输入电路连接，FPGA电路通过四通道与四路DDS处理电路连接；四路DDS处理电路分别与DAC转换器连接；FPGA电路和DDS处理电路与电源连接。
[0007]本实用新型中，FPGA电路中接收串口、网口数据，通过LMB总线和OPB总线进行系统连接，对端口映射、存储空间映射、属性映射参数设置，并将数据经过四通道分配到不同通道，通过GP1输出标准信号。
[0008]DDS处理电路包括依次连接的频率控制字、相位累加器、正弦查询表、D/A转换器和低通滤波器。
[0009]本实用新型以YA-DDS-1001型号DDS模块为核心，包括时钟频率2GHz和3GHz四通道，其中2GHz时钟频率可控制在DC?900MHz，1.1GHz?1.9GHz，2.1GHz?2.9GHz范围；3GHz时钟频率可控制在DC?1.4GHz，1.6GHZ?2.9GHz范围，置频时间优于50ns，杂散电平< -53dBc (窄带时优于-70dBc)，谐波电平< -53dBc。可以实现宽工作频带、连续相位变化、高频率分辨率、可输出任意波形且可调等特点。
[0010]本实用新型工作模式包括:单频点模式、扫频模式、混频模式等。由串/网口输入电路、现场可编程门阵列(field programmable gate array，FPGA)电路、DDS处理电路组成。上述四通道宽带信号产生由输入信息处理、串口和网口控制电路、FPGA电路、DDS处理电路、DAC转换器顺次连接。通过控制逻辑产生的频率字、相位字、幅度字来控制DDS模块产生波形。本实用新型可以灵活配置多种频率扫描波形输出。
[0011]所述串口、网口配置可以同时配置全部四路DDS寄存器，当需要配置多路DDS寄存器时，首先配置通用寄存器，激活想要配置的DDS通道。比如要配置第一和第二路DDS，则配置对应寄存器值。在激活DDS通道后，根据通道寄存器列表的地址对通道寄存器进行配置，每次配置通道寄存器时，同一个地址和值，可同时写入之前激活的DDS通道。在进行多路DDS操作时，一次配置中只能配置相同地址和值到各DDS通道中，若要对不同通道DDS配置不同的值，则需要采用单路DDS配置方式。
[0012]其中频率扫描率寄存器用于控制频率扫描中相邻两频点变化的时间间隔，反映的是频率扫描的速度。频率扫描间隔时间由式确定，t即为频率扫描间隔时间，TSYNC_CLK为扫描定时器时钟周期，SYNC_CLK为同步时钟，其与系统时钟的关系为，即系统时钟的4分频时钟。SRR为频率扫描率寄存器，取值为1~。频率扫描率寄存器分为向上扫描率寄存器和向下扫描率寄存器，分别控制频率向上向下扫描的扫描间隔时间。向上扫描表示从低频点向高频点扫描，向下扫描表示从高频点向低频点扫描。
[0013]所述FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这一概念，利用小型查找表来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动1/0，构成基本逻辑单元模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间与I/O间的联接方式。
[0014]FPGA工作流程如下:系统首先初始化系统，接收串口 /网口数据，储存在SRAM中。通过LMB总线和OPB总线进行系统连接，对端口映射、存储空间映射、属性映射等参数设置，再通过GP1输出标准信号，表明数据处理算法的开始于结束，将数据分配到四路通道中。
[0015]所述DDS系统由频率控制字、相位累加器、正弦查询表、D/A转换器和低通滤波器组成。参考时钟为高稳定度的晶体振荡器，其输出用于同步DDS各组成部分的工作；相位累加器进行数据合并；累加寄存器累加频率控制字，相位累加器的溢出频率就是DDS输出的信号频率；正弦查询表寻址得出正弦波信号。
[0016]本实用新型的特点是:
[0017]1.宽工作频带。根据Nyquist定律，只要输出信号的最高频率分辨率分量小于或等于fclk/2就可以实现。
[0018]2.连续相位变化。改变DDS输出频率，实际上改变的是每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。
[0019]3.高频率分辨率。若时钟频率不变，DDS频率分辨率仅由相位累加器位数来决定，也就是理论上的值越大，就可以得到足够高的频率分辨率。
[0020]4.可输出任意波形且可调。只要ROM中所存的幅值满足并且严格遵守Nyquist定律，即可得到输出波形。
[0021]5.便携式。尺寸规格为124_x76xl8mm，仅为小笔记本大小，方便携带。
[0022]6.节约成本，可以产生四路信号。
【附图说明】
[0023]图1是本实用新型的整体结构框图；
[00 24]图2是本实用新型中FPGA电路应用系统组成；
[0025]图3是本实用新型中DDS处理电路的工作原理框图。
【具体实施方式】
[0026]下面结合附图，对本实用新型作进一步详细的描述。
[0027]参见图1，一种基于DDS的四通道宽带雷达信号源，该雷达信号源包括FPGA电路3、DDS处理电路4、DAC转换器5和电源16，FPGA电路通过串口 I和网口 2与输入电路连接，FPGA电路通过四通道7与四路DDS处理电路连接；四路DDS处理电路分别与DAC转换器连接；FPGA电路和DDS处理电路与电源16连接。在DDS处理电路与DAC转换器之间设置辅助DAC参考控制。
[0028]通过串口 I或网口 2输入控制基频信号。采用增强型串口配置方式，与串口配置相关的管脚信号包括时钟信号，片选信号以及8线的双向数据信号。
[0029]采取以下串口配置方案。可以同时配置全部四路DDS寄存器，包括两个步骤，一是配置指令字节，指令字节包括读写控制位和寄存器地址。其次是配置对应地址的寄存器数据，各寄存器的数据宽度可通过查看寄存器列表得到。寄存器分为通用寄存器组和通道寄存器组。通用寄存器组的作用范围为电路全局，而通道寄存器组的作用范围为电路内部对应的通道。串口配置根据两组不同寄存器(通用寄存器组和通道寄存器组)分为两种配置方式，一是在配置通道寄存器组时，首先要激活相应的DDS通道。另一种方式是在配置通用寄存器时，直接按照通用寄存器列表的地址进行配置，不需要激活通道寄存器。
[0030]FPGA3的工作原理。FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这一概念，利用小型查找表来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动1/0，构成基本逻辑单元模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间与I/O间的联接方式。
[0031]参见图2，FPGA应用系统组成。系统接收串口 I网口 2数据，通过LMB总线(LocalMemory Bus) 36和OPB总线(On-chip Peripheral Bus) 35进行系统连接，对端口映射、存储空间映射、属性映射等参数设置，并将数据存储在通道分配的SRAM中，分配到不同通道37。通过GP1038输出标准信号，表明数据处理算法的开始于结束。
[0032]本实用新型DDS4处理方法。参见图3，为DDS工作原理框图。直接数字频率合成的理论依据是时域抽样定理，即一个频带限制在(0，fc/2)Hz范围内的时间信号f(t)，如果以Tg=l/fc秒的间隔对它进行等间隔抽样，则信号将被所得到的抽样值完全确定。也就是说，此信号f(t)可以由其采样值完全恢复过来。DDS正是基于这样一个原理而形成的，它将一个阶梯化的信号(即采样信号)通过一个理想的低通滤波器，就得到原始的连续信号
f (t) O
[0033]本实用新型DDS组成。如图3，DDS系统由频率控制字9、相位累加器10、正弦查询表11、D/A转换器12和低通滤波器13组成。
[0034]参考时钟同步工作。参考时钟为高稳定度的晶体振荡器，其输出用于同步DDS各组成部分的工作。
[0035]相位累加器10进行数据合并。DDS系统的核心是相位累加器，它由N位加法器与N位相位寄存器构成，类似一个简单的计数器。加法器将频率控制字与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。
[0036]累加寄存器累加频率控制字。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。
[0037]由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是DDS输出的信号频率。
[0038]正弦查询表11寻址得出正弦波信号。正弦查询表是一个可编程只读存储器(PROM)，存储的是以相位为地址的一个周期正弦信号的采样编码值，包含一个周期正弦波的数字幅度信息，每个地址对应于正弦波中0~360度范围的一个相位点。将相位寄存器的输出与相位控制字相加得到的数据作为一个地址对正弦查询表进行寻址，查询表把输入的地址相位信息映射成正弦波幅度信号。
[0039]映射出的正弦波幅度信号再通过D/A变换器12把数字量变成模拟量，再经过低通滤波器13平滑并滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。
【主权项】
1.一种基于DDS的四通道宽带雷达信号源，其特征在于:该雷达信号源包括FPGA电路(3)、DDS处理电路(4)、DAC转换器(5)和电源(16)，所述FPGA电路(3)通过串口( I)和网口( 2 )与输入电路连接，FPGA电路(3 )通过四通道(7 )与四路DDS处理电路(4 )连接；四路DDS处理电路(4)分别与DAC转换器(5)连接；FPGA电路(3)和DDS处理电路(4)与电源(16)连接。
2.根据权利要求1所述的基于DDS的四通道宽带雷达信号源，其特征在于:FPGA电路(3)中接收串口(I)、网口(2)数据，通过LMB总线(36)和OPB总线(35)进行系统连接，对端口映射、存储空间映射、属性映射参数设置，并将数据经过通道(37)分配到不同通道，通过GP1 (38)输出标准信号。
3.根据权利要求1所述的基于DDS的四通道宽带雷达信号源，其特征在于:DDS处理电路(4)包括依次连接的频率控制字(9)、相位累加器(10)、正弦查询表(11)、D/A转换器(12)和低通滤波器(13)。
【专利摘要】本实用新型公开了一种基于DDS的四通道宽带雷达信号源，包括FPGA电路、DDS处理电路、DAC转换器和电源，所述FPGA电路通过串口和网口与输入电路连接，FPGA电路通过四通道与四路DDS处理电路连接；四路DDS处理电路分别与DAC转换器连接；FPGA电路和DDS处理电路与电源连接。通过控制逻辑产生的频率字、相位字、幅度字来控制DDS模块产生波形。可以实现宽工作频带、连续相位变化、高频率分辨率、可输出任意波形且波形可调。
【IPC分类】G01S7-282
【公开号】CN204613394
【申请号】CN201520341064
【发明人】袁冬青, 徐冬亮, 李继峰, 韩浩
【申请人】扬州宇安电子科技有限公司
【公开日】2015年9月2日
【申请日】2015年5月25日