一种无毛刺的时钟切换电路的制作方法

一种无毛刺的时钟切换电路的制作方法
【技术领域】
[0001]本实用新型时钟信号处理领域，涉及时钟切换电路，具体为一种无毛刺的时钟切换电路
【背景技术】
[0002]随着集成电路规模增大，低功耗的问题日益突出。根据电路的工作状态调整电路的时钟频率是一种有效的技术手段，调整时钟频率的过程涉及不同时钟的切换，因此无毛刺的时钟切换电路在具有功耗要求的电路中应用广泛。另外，为了使工作模式更加了灵活和丰富，电路也应支持不断电的实时时钟切换。
[0003]利用多路选择器进行时钟切换可能产生毛刺，造成电路工作状态不稳定。诸多文献中已公开的时钟切换电路，虽然可以消除时钟上的毛刺和不定态，但是实现较为复杂，电路中反馈交叉信号较多，后端综合约束时存在困难。
【实用新型内容】
[0004]针对现有技术中存在的问题，本实用新型提供一种结构简单，设计合理，反馈交叉信号少，工作稳定的无毛刺的时钟切换电路。
[0005]本实用新型是通过以下技术方案来实现:
[0006]一种无毛刺的时钟切换电路，包括反相器I1、第一与门Ul、第二与门U2、第一同步电路A、第二同步电路B、第五寄存器R5、第六寄存器R6和门控电路；反相器Il的输入端连接时钟选择信号CLKSel ;第一与门Ul的输入端分别连接反相器Il的输出端和第六寄存器R6的反向输出端gate_ib，第一与门Ul的输出端依次连接第一同步电路A和第五寄存器R5的输入端；第二与门U2的输入端分别连接时钟选择信号CLKSel和第五寄存器R5的反向输出端gate_ia，第二与门U2的输出端依次连接第二同步电路B和第六寄存器R6的输入端；第一同步电路A和第五寄存器R5的时钟端分别连接第一时钟CLKA ;第二同步电路B和第六寄存器R6的时钟端分别连接第二时钟CLKB ;第一同步电路A和第五寄存器R5的复位端，以及第二同步电路B和第六寄存器R6的置位端，分别连接全局复位RSTn ;门控电路的输入端分别连接第五寄存器R5的正向输出端gate_a和第一时钟CLKA，以及第六寄存器R6的正向输出端gate_b和第二时钟CLKB，输出端输出无毛刺时钟CLKO。
[0007]优选的，第一同步电路A包括级联的第一寄存器Rl和第二寄存器R2 ;第一寄存器Rl的输出端连接第二寄存器R2的输入端，第一寄存器Rl和第二寄存器R2均为时钟上升沿触发且复位值为0，时钟端分别连接第一时钟CLKA，复位端分别连接全局复位RSTn。
[0008]优选的，第二同步电路B包括级联的第三寄存器R3和第四寄存器R4 ;第三寄存器R3的输出段连接第四寄存器R4的输入段，第三寄存器R3和第四寄存器R4均为时钟上升沿触发且置位值为1，时钟端分别连接第二时钟CLKB，置位端分别连接全局复位RSTn。
[0009]优选的，第五寄存器R5和第六寄存器R6均为时钟下降沿触发，第五寄存器R5的复位值为0，第六寄存器R6的置位值为I。
[0010]优选的，门控电路包括第一与非门IU1、第二与非门IU2和第三与非门IU3 ;第一与非门IUl的两个输入端分别连接第一时钟CLKA和第五寄存器R5的正向输出端geta_a，第二与非门IU2的两个输入端分别连接第二时钟CLKB和第六寄存器R6的正向输出端geta_b，第一与非门IUl输出端clkag和第一与非门IU2输出端clkbg连接至第三与非门IU3的两个输入端，第三与非门IU3的输出端输出无毛刺时钟CLKO。
[0011]与现有技术相比，本实用新型具有以下有益的技术效果:
[0012]本实用新型利用反相器形成时钟使能信号的互斥，通过同步电路以及与其连接的寄存器的设置实现对互斥时钟使能信号的延迟，利用互斥时钟使能信号和与门实现对时钟使能信号的互锁；综上所述的互斥的延迟互锁机制产生不会同时有效的两个时钟使能信号，并且两个时钟使能的有效之间具有一定的时间间隔，根据两个时钟使能信号有效的序列决定最终的输出时钟；其中的互斥的延迟互锁机制从根本上避免了时钟切换时毛刺的产生，电路结构简单，设计合理，工作稳定，电路中的反馈交叉信号少，效果显著。
【附图说明】
[0013]图1为本实用新型中时钟切换电路原理图。
[0014]图2为本实用新型中时钟切换电路的时序图。
【具体实施方式】
[0015]下面结合附图对本实用新型做进一步的详细说明，所述是对本实用新型的解释而不是限定。
[0016]本实用新型基于互斥的延迟互锁机制实现，在全局复位RSTn复位期间输出第二时钟CLKB，在复位结束之后，根据时钟选择信号CLKSel在第一时钟CLKA和第二时钟CLKB之间实现无毛刺的切换。
[0017]如图1所示，一种无毛刺的时钟切换电路，包括反相器II，第一、二与门Ul、U2，第一、二同步电路A、B、第五、六寄存器R5、R6和门控电路。时钟切换电路的输入为第一时钟CLKA和第二时钟CLKB、时钟选择信号CLKSel和全局复位RSTn，输出为无毛刺时钟CLKO。其中第一时钟CLKA连接至第一同步电路A和第五寄存器R5的时钟端，以及门控电路；第二时钟CLKB连接至第二同步电路B和第六寄存器R6的时钟端，以及门控电路；全局复位RSTn连接至第一同步电路A和第五寄存器R5的复位端，以及第二同步电路B和第六寄存器R6的置位端；时钟选择信号CLKSel连接至第二与门U2的一个输入端以及反相器Il的输入端，第二与门U2输出端pre_b进入第二同步电路B，第二同步电路B的输出端级联第六寄存器R6，第六寄存器R6的输出端gate_b连接至门控电路，同时第六寄存器R6的输出取反后gate_ib连接至第一与门Ul的一个输入端；反相器Il的输出连接至与门Ul的另一个输入端，第一与门Ul输出端pre_a进入第一同步电路A，第一同步电路A的输出端级联第五寄存器R5，第五寄存器R5的输出端gate_a连接至门控电路，同时第五寄存器R5的输出取反后gate_ia连接至第二与门U2的另一个输入端；门控电路根据第五、六寄存器R5、R6的输出gate_a和gate_b，以及第一、二时钟CLKA和CLKB，输出最终的无毛刺时钟CLKO。
[0018]第五寄存器R5和第六寄存器R6的反相输出用于关闭互斥的另一条通路。
[0019]所述的第一同步电路A，为级联的第一寄存器Rl和第二寄存器R2，第一寄存器Rl的输出连接至第二寄存器R2的输入，第一、二寄存器Rl和R2均为时钟上升沿触发且复位值为O，第一、二寄存器Rl和R2时钟端连接第一时钟CLKA，复位端连接全局复位RSTn。
[0020]所述的第二同步电路B，为级联的第三寄存器R3和第四寄存器R4，第三寄存器R3的输出连接至第四寄存器R4的输入，第三、四寄存器R3和R4均为时钟上升沿触发且置位值为1，第三、四寄存器R3和R4时钟端连接第二时钟CLKB，置位端连接全局复位RSTn。
[0021]所述的第五、六寄存器R5和R6，均为时钟下降沿触发，第五寄存器R5的复位值为0，第六寄存器R6的置位值为I。
[0022]所述的门控电路，包括三个与非门IU1、IU2和IU3组成，第一与非门IUl的两个输入为第一时钟CLKA和第五寄存器R5的输出geta_a，第二与非门IU2的两个输入为第二时钟CLKB和第六寄存器R6的输出geta_b，第一、二与非门IUl和IU2输出clkag和clkbg又连接至第三与非门IU3的两个输入，第三与非门IU3的输出CLKO即 是最终输出时钟。
[0023]所述的寄存器Rl、R2、R3、R4、R5和R6，凡是未明确说明如何连接的复位端和置位端，均将其置为无效。
[0024]一种无毛刺的时钟切换电路工作时序如图2所示，参考图1和图2，Tl时刻之前，全局复位信号RSTn有效，复位第一同步电路A和第五寄存器R5同时，对第二同步电路B和第六寄存器R6进行置位，因此第二时钟CLKB的使能信号gate_b有效，允许CLKB输出，同时使能信号gate_b的反向信号gate_ib反馈输入到第一与门U1，用以关断第一时钟CLKA的使能通路。明显的，第五寄存器R5和第六寄存器R6的反相输出使第一、二时钟CLKA和CLKB的使能通路不能同时导通，具有互斥的特性。
[0025]T2时刻，时钟选择信号CLKSel由高变低，由于第一时钟CLKA的使能通路关闭，故第一时钟CLKA的使能通路中第一与门Ul的输出持不变；同时由于第二时钟CLKB的使能通路处于打开的状态，第二时钟CLKB的使能通路中第二与门U2的输出pre_b变低，pre_b输入到第二时钟CLKB时钟域的第二同步电路B。
[0026]T3时刻，第二同步电路B输出端sc_b变低，sc_b级联至第六寄存器R6的输入端。
[0027]T4时刻，由于第六寄存器R6下降沿触发，在第二时钟CLKB的下降沿，第六寄存器R6的输出第二时钟CLKB的使能信号gate_b无效，即在下降沿关闭第二时钟CLKB的输出，门控电路将CLKO维持为稳定的低电平。与此同时，使能信号gate_b的反向信号gate_ib开通第一时钟CLKA的使能通路，第一时钟CLKA的使能通路中第一与门Ul的输出pre_a有效，pre_a输入到第一时钟CLKA时钟域的第一同步电路A。
[0028]T5时刻，pre_a经过第一时钟CLKA时钟域两个半时钟的延时，包括第一同步电路A的两个时钟，以及下降沿触发寄存器R5的半个时钟；第五寄存器R5的输出第一时钟CLKA的使能信号gate_a有效，门控电路根据gate_a输出第一时钟CLKA。与此同时，使能信号gate_a的反向信号gate_ia关断第二时钟CLKB的使能通路。
[0029]T6时刻，时钟选择信号CLKSel由低拉高，由于第二时钟CLKB的使能通路关闭，故第二时钟CLKB的使能通路中第二与门U2的输出pre_b维持不变；同时由于第一时钟CLKA的使能通路处于打开的状态，第一时钟CLKA的使能通路中第一与门Ul的输出pre_a变低，pre_a输入到第一时钟CLKA时钟域的第一同步电路A。
[0030]T7时刻，pre_a经过第一时钟CLKA时钟域两个半时钟的延时，包括第一同步电路A的两个时钟，下降沿触发第五寄存器R5的半个时钟；第五寄存器R5的输出第一时钟CLKA的使能信号gate_a变低无效，门控电路根据第一时钟CLKA的使能信号gate_a，在第一时钟CLKA的下降沿禁止第一时钟CLKA的输出，门控电路将CLKO维持为稳定的低电平。与此同时，使能信号gate_a的反向信号gate_ia打开第二时钟CLKB的使能通路，第二 CLKB的使能通路中第二与门U2的输出pre_b有效，pre_b输入到第二时钟CLKB时钟域的第二同步电路B。
[0031]T8时刻，pre_b经过第二时钟CLKB时钟域两个半时钟的延时，包括第二同步电路B的两个时钟，下降沿触发第六寄存器R6的半个时钟；第六寄存器R6的输出第二时钟CLKB的使能信号gate_b有效，门控电路根据gate_b输出第二时钟CLKB。与此同时，使能信号gate_b的反向信号gate_ib关断第一时钟CLKA的使能通路。
【主权项】
1.一种无毛刺的时钟切换电路，其特征在于，包括反相器I1、第一与门U1、第二与门U2、第一同步电路A、第二同步电路B、第五寄存器R5、第六寄存器R6和门控电路； 反相器Il的输入端连接时钟选择信号CLKSel ； 第一与门Ul的输入端分别连接反相器Il的输出端和第六寄存器R6的反向输出端gate_ib，第一与门Ul的输出端依次连接第一同步电路A和第五寄存器R5的输入端； 第二与门U2的输入端分别连接时钟选择信号CLKSel和第五寄存器R5的反向输出端gate_ia，第二与门U2的输出端依次连接第二同步电路B和第六寄存器R6的输入端； 第一同步电路A和第五寄存器R5的时钟端分别连接第一时钟CLKA ;第二同步电路B和第六寄存器R6的时钟端分别连接第二时钟CLKB ;第一同步电路A和第五寄存器R5的复位端，以及第二同步电路B和第六寄存器R6的置位端，分别连接全局复位RSTn ; 门控电路的输入端分别连接第五寄存器R5的正向输出端gate_a和第一时钟CLKA，以及第六寄存器R6的正向输出端gate_b和第二时钟CLKB，输出端输出无毛刺时钟CLKO。
2.根据权利要求1所述的一种无毛刺的时钟切换电路，其特征在于，第一同步电路A包括级联的第一寄存器Rl和第二寄存器R2 ;第一寄存器Rl的输出端连接第二寄存器R2的输入端，第一寄存器Rl和第二寄存器R2均为时钟上升沿触发且复位值为O，时钟端分别连接第一时钟CLKA，复位端分别连接全局复位RSTn。
3.根据权利要求1所述的一种无毛刺的时钟切换电路，其特征在于，第二同步电路B包括级联的第三寄存器R3和第四寄存器R4 ;第三寄存器R3的输出段连接第四寄存器R4的输入段，第三寄存器R3和第四寄存器R4均为时钟上升沿触发且置位值为1，时钟端分别连接第二时钟CLKB，置位端分别连接全局复位RSTn。
4.根据权利要求1所述的一种无毛刺的时钟切换电路，其特征在于，第五寄存器R5和第六寄存器R6均为时钟下降沿触发，第五寄存器R5的复位值为O，第六寄存器R6的置位值为I。
5.根据权利要求1所述的一种无毛刺的时钟切换电路，其特征在于，门控电路包括第一与非门IU1、第二与非门IU2和第三与非门IU3 ;第一与非门IUl的两个输入端分别连接第一时钟CLKA和第五寄存器R5的正向输出端geta_a，第二与非门IU2的两个输入端分别连接第二时钟CLKB和第六寄存器R6的正向输出端geta_b，第一与非门IUl输出端clkag和第一与非门IU2输出端clkbg连接至第三与非门IU3的两个输入端，第三与非门IU3的输出端输出无毛刺时钟CLKO。
【专利摘要】一种无毛刺的时钟切换电路包括反相器，第一、二与门，第一、二同步电路，第五、六寄存器和门控电路；反相器输入端连接时钟选择信号；第一与门输入端连接反相器输出端和第六寄存器反向输出端，输出端连接第一同步电路和第五寄存器的输入端；第二与门输入端连接时钟选择信号和第五寄存器反向输出端，输出端依次连接第二同步电路和第六寄存器输入端；第一同步电路和第五寄存器时钟端连接第一时钟；第二同步电路和第六寄存器时钟端连接第二时钟；第一同步电路和第五寄存器复位端，第二同步电路和第六寄存器置位端，分别连接全局复位；门控电路输入端连接第五寄存器正向输出端和第一时钟，以及第六寄存器正向输出端和第二时钟，输出端输出无毛刺时钟。
【IPC分类】G06F1-06
【公开号】CN204613809
【申请号】CN201520337686
【发明人】陈庆宇, 赵鲲鹏, 马徐瀚, 吴龙胜, 盛廷义
【申请人】中国航天科技集团公司第九研究院第七七一研究所
【公开日】2015年9月2日
【申请日】2015年5月22日...