半导体芯片和半导体芯片封装的制作方法

半导体芯片和半导体芯片封装的制作方法
【专利说明】
【技术领域】
[0001]本发明关于半导体芯片，更具体地，关于平衡半导体芯片的时序偏移(timingskew)ο
【【背景技术】】
[0002]在现代高速超大规模集成(high-speedvery-large-scale integrated, VLSI)电路中，时钟设计在决定芯片性能和促进时序及设计收敛中起着至关重要的作用。时钟布线(clock routing)在同步系统的布局设计中很重要，因为它影响合成系统(synthesizedsystem)的功能、面积、速度和功耗。因此，最小化时钟的时序偏移对于VLSI设计的高性能和高速电路来说一直是一个关键问题。
[0003]通常，考虑到时序偏移、电路面积和功率消耗方面，执行时钟树合成(clock treesynthesis,CTS)以插入缓冲器来减少时序偏移以及构造时钟树来到达优化的解决方案。然而，时钟树的时序偏移对于不同的工艺、温度和电压转角(corner)变化相当明显。对于先进的技术，这种影响会变得更糟。处理此问题的一种方式是使用所提出的半导体芯片和封装。
【
【发明内容】
】
[0004]为了解决上述问题，本发明提出了一种半导体芯片和半导体芯片封装。
[0005]根据本发明的第一方面，提供一种半导体芯片，包含第一电路，第二电路，第三电路，第一信号路径和第二信号路径。第一电路提供参考信号；第一信号路径包括第一导电迹线以及从所述第一电路传送所述参考信号至所述第二电路；第二信号路径从所述第一电路传送所述参考信号至所述第三电路，其中，所述第一信号路径和所述第二信号路径的时序偏移是平衡的，并且所述第一信号路径和所述第二信号路径是全局布线。
[0006]根据本发明的第二方面，提供一种半导体芯片封装，包含封装基板和半导体芯片。封装基板包括:第一接触焊盘；第二接触焊盘；以及第三接触焊盘。半导体芯片，安装在所述封装基板上，包括:第一焊盘；第二焊盘；第三焊盘；第一电路，通过所述第一焊盘和第一连接单元耦接于所述第一接触焊盘，用于提供参考信号；第二电路，通过所述第二焊盘和第二连接单元耦接于所述第二接触焊盘；以及第三电路，通过所述第三焊盘和第三连接单元耦接于所述第三接触焊盘。所述封装基板还包括:第一信号路径，从所述第一接触焊盘传送所述参考信号至所述第二接触焊盘；以及第二信号路径，从所述第一接触焊盘传送所述参考信号至所述第三接触焊盘；其中所述第一信号路径和所述第二信号路径的时序偏移是平衡的。
[0007]上述半导体芯片和半导体芯片封装降低了设计复杂度并减少了设计时间，半导体芯片的设计更可靠。
【【附图说明】】
[0008]图1表示根据本发明实施例的半导体芯片100。
[0009]图2表示根据本发明另一实施例的半导体芯片200。
[0010]图3A表示根据本发明实施例的延迟单元300A。
[0011]图3B表示根据本发明另一实施例的延迟单元300B。
[0012]图3C表示根据本发明另一个实施例的延迟单元300C。
[0013]图4表示根据本发明实施例的半导体芯片封装400的横截面图。
[0014]图5表示图4的半导体芯片封装400的上视图的范例。
[0015]图6表示图5的封装基板410的上视图的范例。
【【具体实施方式】】
[0016]下面的描述是实施本发明的较佳预期模式。这种描述是为了说明本发明的一般原理的目的，而不应被理解成具有限制性的意义。本发明的范围参考所附权利要求书来确定。
[0017]图1示出了根据本发明实施例的半导体芯片100。半导体芯片100包括集成电路区域110、屏蔽区域(shielding reg1n) 120和迹线(trace) trl, tr2和tr3。集成电路区域110包括时钟发生器130、指令(command)处理电路140和数据处理电路150。在该实施例中，指令处理电路140和数据处理电路150被分别用于处理所述指令信号和数据信号以用于存储器设备，诸如存储器(LDDR2或LDDR3)。此外，在集成电路区域110中，指令处理电路140和数据处理电路150被设置在相对的边缘，以便符合所述存储器装置的引脚序列(pinsequence)要求。例如，指令处理电路140被设置在半导体芯片100的左侧，以及数据处理电路150被设置在半导体芯片100的右侧。迹线trl和迹线tr2形成信号路径SI，以及迹线trl和迹线tr3迹形成信号路径S2，其中迹线trl是信号路径SI和S2中的公共部分。在本实施例中，时钟发生器130提供参考时钟CLK经由信号路径SI到指令处理电路140，以及时钟发生器130还提供参考时钟CLK经由信号路径S2到数据处理电路150。具体地，参考时钟CLK是指令处理电路140和数据处理电路150的时钟源(clock source)，并且指令处理电路140和数据处理电路150的内部电路，例如锁相环(Phase lock loop，PLL)，能根据参考时钟CLK产生多个内部时钟信号。应该指出的是，迹线trl、tr2和tr3被设置在集成电路区域110的外部。另外，信号路径SI和S2由屏蔽区域120包围。例如，信号路径SI和S2被设置在集成电路区域110和屏蔽区域120之间，从而保护了信号路径SI和S2中的参考时钟CLK。在一个实施方案中，第一附加屏蔽区域被设置在集成电路区域110和信号路径SI之间，并且第二附加屏蔽区域被设置在集成电路区域110和信号路径S2之间。此夕卜，在一个实施例中，迹线trl、tr2和tr3由相同导电层(conductive layer)(例如，顶部金属层)实现，并且信号路径SI和S2的长度大致相同。通常而言，“大致”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果，“大致相同”是指在不影响结果正确性时，技术人员能够接受的与“完全相同”有一定误差的方式。因此，信号路径SI和S2的时序偏移现象是平衡的，而无需时钟树合成，从而降低了设计复杂度并减少了设计时间。在另一个实施方案中，迹线trl、tr2和tr3由不同的导电层实现，并且信号路径SI和S2的阻抗大致匹配。具体地，信号路径SI和S2的时序偏移是平衡的并且信号路径SI和S2为全局布线。换句话说，信号路径SI和S2是由全局布线产生的。术语全局布线(global routing)被用来区分本地布线(local routing)。对于本地布线，布线的规模相对于芯片的规模来说相当小且布线通常是在功能块内。举例来说，半导体芯片的一侧可以是几毫米(mm)的长度，而布线的长度可以是几微米(um)并且布线可以将一个加法器的输出连接至另一加法器的输入，其中两个输入加法器均属于同一个功能单元以实现相加操作。与此相反，全局布线通常涉及在芯片不同的主要功能模块或不同的时钟域间跨越的布线。对于达到平方毫米(_2)的芯片尺寸，全局布线可以是几毫米的长度。此外，必须被阐述的是，半导体芯片100通常可被称为晶片(die)。根据半导体的制造技术，晶圆(wafer)可被切成多个晶片。在晶片内，所有的功能电路被放置在一个区域内，此区域被称为本实施方式中的集成电路区域。晶片的边界和集成电路区域的边界之间通常有一些边缘区域(margin area)，以便在晶圆切片(wafer slicing)期间不损害功能电路。屏蔽区域120、信号路径SI和信号路径S2可以被置于该边缘区域内。
[0018]注意，在前面的段落中公开了发明的示例性实施例，并且还有其它修改也落入本发明的范围之内。例如，首先，时钟发生器130可以由参考信号发生器代替，产生不限于时钟信号的参考信号。此外，指令处理电路140和数据处理电路150可以分别由第一电路和第二电路来代替，不限于执行指令或数据处理的功能。其次，信号路径SI和S2不一定在集成电路区域110外部并且任一个可被彻底或部分布线于集成电路区域110内，只要布线约束仍可得到满足。第三，屏蔽区域120被用于保护信号路径SI和S2免受干扰，争取更好的信号质量，并且当干扰不强时可以被完全或部分地移除。第四，信号路径SI和S2可以是彼此不重叠但两个完全独立的路径。另一点要注意的是，时钟发生器130、指令处理电路140和数据处理电路150可以不都被放置在集成电路区域110的不同侧上。此外，三个电路的任一个都不需要被放置在或靠近集成电路区域110的边界。
[0019]图2示出根据本发明另一实施例的半导体芯片200。半导体芯片200包括集成电路区域210、屏蔽区域220、延迟单元260和迹线tr4，tr5, tr6和tr7。集成电路区域210包括第一电路230、第二电路240和第三电路250。如图2所示，第一电路230的端口 Pl被用来提供参考信号REF给第二电路240的端口 P2和第三电路250的端口 P3，其中，第二电路240和第三电路250被设置在集成电路区域210的不同边缘。具体来说，第二电路240与第三电路250分离。参考信号REF经由信号路径S3从第一电路230的端口 Pl被传送到第二电路240的端口 P2，其中，信号路径S3由迹线tr4和tr5形成。此外，参考信号REF经由信号路径S4从第一电路230的端口 Pl被传送至第三电路250的端口 P3，其中，信号路径S4由迹线tr4、迹线tr6、延迟单元260和迹线tr7形成。如上所述，迹线tr4是信号路径S3和S4的公共部分。在本实施例中，集成电路区域210周围的端口 Pl和P2之间的最短距离长于集成电路区域210周围的端口 Pl和P3之间的最短距离。因此延迟单元260被用来延迟信号路径S4中的参考信号REF的传输，以使得参考信号REF可以同时到达第二电路240的端口 P2和第三电路250的端口 P3。此外，迹线tr6和迹线tr7的总和比迹线tr5短。此外，迹线tr4、tr5、tr6和tr7可以用相同的导电层或不同的导电层来实现，且信号路径S3和S4的阻抗大致匹配。因此，信号路径S3和S4的时序偏移都是未经时钟树合成而平衡的，并且信号路径S3和S4被全局布线。
[0020]上段示出了延迟单元260的实施方式，必须强调的是，根据图1所示实施例的其它各种修改在适当的时候也可以适用于图2所示实施例。此外，端口 P1、P2、P3可以不是必需的，并对于有些情况可被移除。
[0021]图3A示出了根据本发明实施例的延迟单元300A。参照图2和图3A—起，延迟单元300A包括蛇状(snake-shaped)迹线310，其是形成为具有多个段(sect1n)的蛇状结构的导电层，其中，所述段的数量是根据迹线tr5与迹线tr6和tr7的总和之间的差来确定的。如前所述，迹线tr4-tr7和蛇状迹线310可以用相同的导电层或不同的导电层实现。图3B示出了根据本发明另一实施例的延迟单元300B。参照图2和图3B—起， 延迟单元300B是包括多个反相器320的缓冲器链，其中，反相器320的数量根据迹线tr5与反相器320的传播延迟之间的差来确定。在本实施例中，反相器的数量是偶数。在一个实施方案中，缓冲器链由多个缓冲器构成。图3C示出了根据本发明另一个实施例的延迟单元300C。在图3C中，延迟单元300C由低通滤波器330形成。
[0022]图4示出根据本发明实施例的半导体芯片封装400的横截面图。半导体芯片封装400包括封装基板410、多个引脚420、安装在封装基板410上的半导体芯片430、接合线(bonding wire) 440，450和460以及传输线470，其中接合线440，450和460经传输线470彼此耦接。
[0023]图5示出图4的半导体芯片封装400的上视图的范例。如图5所示，半导体芯片430包括多个焊盘(pad)510、第一电路520、第二电路530和第三电路540。半导体芯片封装400还包括设置在封装基板410上的多个接触焊盘(contact pad) 550。第一电路520用于提供参考信号REF经由封装基板410至第二电路530和第三电路540。在该实施例中，接合线440被耦接于多个接触焊盘550的特定接触焊盘(标记为550a)与多个焊盘510的特定焊盘(标记为510a)之间，其中，焊盘510a被耦接到第一电路520，用于经由接合线440从第一电路520传送参考信号REF至接触焊盘550a。结合线450被耦接于多个接触焊盘550的特定接触焊盘(标记为550b)与多个焊盘510的特定焊盘(标记为510b)之间，其中，焊盘510b被耦接到第二电路530，用于经由接合线450从接触焊盘550b传送参考信号REF至第二电路530。接合线460被耦接于多个接触焊盘550的特定接触焊盘(标记为550c)与多个焊盘510的特定焊盘(标记为510c)之间，其中，焊盘510c被耦接到第三电路540，用于经由接合线460从接触焊盘550c传送参考信号REF至第三电路540。
[0024]图6示出图5的封装基板410的上视图的范例。参照图4、图5和图6，传输线470是由延迟单元610和导电迹线620，630，640和650形成，其中传输线470被用来将参考信号REF从接触焊盘550a传输到接触焊盘550b和550c。因此，参考信号REF依次经由焊盘510a、接合线440、接触焊盘550a、信号路径S5、接触焊盘550b、接合线450和焊盘510b，从第一电路520传送至第二电路530，其中信号路径S5由导电迹线620和630形成。此外，参考信号REF依次经由焊盘510a、接合线440、接触焊盘550a、信号路径S6、接触焊盘550c、接合线460和焊盘510c，从第一电路520传送至第三电路540，其中信号路径S6由导电迹线620、导电迹线640、延迟单元610和导电迹线650形成。在本实施例中，接触焊盘550a和550b之间的最短布局路径长于接触焊盘550a和550c之间的最短布局路径，因此，延迟单元610被用来延迟信号中路径S6中的参考信号REF的传输，以使得参考信号REF可以同时到达第二电路530和第三电路540。具体地，信号路径S5和S6的时序偏移是平衡的并且信号路径S5和S6被全局布线。在本实施例中，迹线620是信号路径S5和S6的公共部分。此外，延迟单元610包括蛇状迹线，其中所述蛇状迹线是形成为具有多个段的蛇状结构的导电线，其中所述段的数量是根据迹线630与迹线640和650的总和之间的差来确定的。如上所述，如果接触焊盘550a和550b之间的最短布局路径大致上等于接触焊盘550a和550c之间的最短布局路径，则延迟单元610可以从信号路径S6移除。此外，应当注意的是，图4或图5中的接合线440，450和460的长度关系是用作说明的目的，而不应限制本发明的范围。
[0025]对于图5和图6呈现的实施例，仍然要被提及的是，根据图1的实施例提出的各种修改在任何适当的时候都可被应用。例如，当信号路径S5和S6的长度大致相同时，延迟单元610可被移除，但时序偏移仍然是平衡的。此外，还有几种方法，为了时序平衡，利用封装基板而不是使用上述接合线方法。其中之一是倒装芯片技术(flip chip technology)。请再次参考图5和图6，并着眼于从第一电路520到第三电路540的参考信号REF的传输。通过使用接合线，参考信号REF经由焊盘510a、接合线440、接触焊盘550a、信号路径S6、接触焊盘550c、接合线460、最后是焊盘510c，从第一电路520传送到第三电路540。与此相反，通过使用倒装片方法，接合线440和460可以被移除。另外，接触焊盘550a和550c可以不再是必要的。相反，第一连接单元例如第一凸块(bump)，被设置为将焊盘510a直接连接到封装基板410，以及第三连接单元例如第三凸块，被设置为将焊盘510c直接连接到封装基板。以这种方式，信号路径S6可从耦接到第一电路的焊盘510a的第一凸块向耦接到第三电路的焊盘510c的第三凸块传送参考信号REF。从第一电路520到第二电路530的参考信号REF的传输可用类似的方式来实现，并且信号路径S5可从耦接到第一电路的焊盘510a的第一凸块向耦接到焊盘510b的第二凸块传送参考信号REF。本领域的技术人员可以很容易理解上述描述，为了简洁，不重新绘示图5和图6来说明倒装芯片的方法。
[0026]根据本实施方式，通过使用半导体芯片的信号路径(例如，图1的SI和S2或图2的S3和S4)或在封装基板中实施的信号路径(例如，图4的470)，参考信号的时钟偏移可被控制而不需时钟树合成，并且导电迹线和延时单元在不同的工艺电压温度(processvoltage temperature, PVT)拐角中具有微小的差异。因此，半导体芯片的设计更可靠，并获得了很大的时序余量(timing margin)。
[0027]虽然本发明已经通过举例的方式以及根据优选实施例作了描述，但应当理解的是本发明不限于此。本领域技术人员还可以做各种变化和修改而不脱离本发明的范围和精神。因此本发明的保护范围当视权利要求所界定者为准。
【主权项】
1.一种半导体芯片，其特征在于，包含: 第一电路，提供参考信号； 第二电路； 第三电路； 第一信号路径，包括第一导电迹线以及从所述第一电路传送所述参考信号至所述第二电路；以及 第二信号路径，从所述第一电路传送所述参考信号至所述第三电路， 其中，所述第一信号路径和所述第二信号路径的时序偏移是平衡的，并且所述第一信号路径和所述第二信号路径是全局布线。2.如权利要求1所述的半导体芯片，其特征在于，所述第二信号路径包括第二导电迹线，其中所述第一导电迹线和所述第二导电迹线的长度大致相同。3.如权利要求1所述的半导体芯片，其特征在于，所述第二信号路径由第二导电迹线和延迟单元形成，其中所述第二导电迹线的长度不同于所述第一导电迹线的长度。4.如权利要求1、2或3所述的半导体芯片，其特征在于，所述第一信号路径和所述第二信号路径还包括公共导电迹线。5.如权利要求3所述的半导体芯片，其特征在于，所述延迟单元从蛇状导电迹线、缓冲器链和低通滤波器其中之一选择。6.如权利要求1所述的半导体芯片，其特征在于，所述第一电路、所述第二电路和所述第三电路被设置在集成电路区域的内部，以及所述第一信号路径和所述第二信号路径被设置在所述集成电路区域外部。7.如权利要求6所述的半导体芯片，其特征在于，还包括: 围绕所述第一信号路径和所述第二信号路径的屏蔽区域。8.如权利要求1所述的半导体芯片，其特征在于，所述第一电路、所述第二电路和所述第三电路被设置在所述集成电路区域的不同边缘。9.如权利要求1所述的半导体芯片，其特征在于，所述参考信号是时钟源。10.一种半导体芯片封装，其特征在于，包含: 封装基板，包括: 第一接触焊盘； 第二接触焊盘；以及 第三接触焊盘；以及 半导体芯片，安装在所述封装基板上，包括: 第一焊盘； 第二焊盘； 第三焊盘； 第一电路，通过所述第一焊盘和第一连接单元耦接于所述第一接触焊盘，用于提供参考is号; 第二电路，通过所述第二焊盘和第二连接单元耦接于所述第二接触焊盘；以及 第三电路，通过所述第三焊盘和第三连接单元耦接于所述第三接触焊盘； 其中，所述封装基板还包括: 第一信号路径，从所述第一接触焊盘传送所述参考信号至所述第二接触焊盘；以及 第二信号路径，从所述第一接触焊盘传送所述参考信号至所述第三接触焊盘； 其中所述第一信号路径和所述第二信号路径的时序偏移是平衡的。11.如权利要求10所述的半导体芯片封装，其特征在于，所述第一连接单元包括第一凸块，所述第二连接单元包括第二凸块以及所述第三连接单元包括第三凸块。12.如权利要求10所述的半导体芯片封装，其特征在于，所述第一连接单元包括第一接合线，所述第二连接单元包括第二接合线以及所述第三连接单元包括第三接合线。13.如权利要求10所述的半导体芯片封装，其特征在于，所述第一信号路径包括第一导电迹线，以及所述第二信号路径包括第二导电迹线，其中所述第一导电迹线和所述第二导电迹线的长度大致相同。14.如权利要求10所述的半导体芯片封装，其特征在于，所述第一信号路径包括第一导电迹线，以及所述第二信号路径包括第二导电迹线和延迟单元，其中所述第二导电迹线的长度不同于所述第一导电迹线的长度。15.如权利要求10、13或14所述的半导体芯片封装，其特征在于，所述第一信号路径和所述第二信号路径还包括公共导电迹线。16.如权利要求15所述的半导体芯片封装，其特征在于，所述延迟单元包括蛇状导电迹线。17.如权利要求10所述的半导体芯片封装，其特征在于，所述第一焊盘、所述第二焊盘和所述第三焊盘被设置在所述半导体芯片的不同边缘。18.如权利要求10所述的半导体芯片封装，其特征在于，所述参考信号是时钟源。
【专利摘要】本发明提供一种半导体芯片，包含第一电路，第二电路，第三电路，第一信号路径和第二信号路径。第一电路提供参考信号；第一信号路径包括第一导电迹线以及从所述第一电路传送所述参考信号至所述第二电路；第二信号路径从所述第一电路传送所述参考信号至所述第三电路，其中，所述第一信号路径和所述第二信号路径的时序偏移是平衡的，并且所述第一信号路径和所述第二信号路径是全局布线。本发明还提供一种半导体芯片封装。本发明降低了设计复杂度并减少了设计时间，半导体芯片的设计更可靠。
【IPC分类】G06F1/10, H01L23/498, G06F17/50, H01L23/488
【公开号】CN104881079
【申请号】CN201410848251
【发明人】刘得平, 卢台佑
【申请人】联发科技股份有限公司
【公开日】2015年9月2日
【申请日】2014年12月31日
【公告号】EP2916459A1, US20150243595