一种近阈值8管静态随机存储器单元的制作方法

一种近阈值8管静态随机存储器单元的制作方法
【技术领域】
[0001] 本发明属于集成电路设计技术领域，设及一种工作在近阔值工作电压下的新型静 态随机存储器（SRAM)单元拓扑结构设计，尤其设及该结构新颖的读写操作分离方案和独 特的写能力增强方案。
【背景技术】
[0002] 随着MOS制造工艺的不断进步和集成度的提高，晶体管的尺寸变得越来越小，在 现代集成电路设计中，电路的功耗已经成为一个巨大挑战。在降低功耗的方法中，最直接的 方法就是降低工作电压。使电路能够工作在近阔值区域已经成为一种发展趋势。
[0003] 静态随机存储器（SRAM)是现在微处理器的关键组件，它的面积、功耗、稳定性将 决定性的影响整个巧片系统。为了满足低功耗的性能要求，近阔值电源电压技术被应用到 SRAM的阵列级设计中。然而，在近阔值工作电压下传统的SRAM单元结构对噪声越来越敏 感，该直接的降低了SRAM的稳定性并增加了漏电。同时，更小的工艺尺寸所带来的不确定 性比如工艺浮动，在近阔值工作电压下变得更加明显，显著地导致了晶体管参数产生随机 偏差从而进一步影响SRAM的稳定性和成品率。在一个片上系统（SoC)中，SRAM拥有最小 的特征尺寸，因此相比于其它电路结构（组合逻辑单元等），SRAM更加容易失效。
[0004] 对于SRAM该样由大量重复SRAM单元所构成的电路结构往往需要很低的失效率W 保证整个巧片系统处于可接受的良率范围，即对SRAM单元性能要求是十分严格。综上，保 证SRAM单元能够工作在近阔值工作电压下已经成为了一种发展趋势。
[0005] 传统的6管SRAM单元读写操作采用的是直接存取机理。其SRAM单元拓扑结构如 图1所示，6管SRAM单元电路结构包括2个PM0S管、4个NM0S管，一组位线化和BR、写 字线WWL;其中由两个交叉禪合的反相器（即由NM0S管NUPM0S管P1构成一个反相器，由 NM0S管N2、PM0S管P2构成另一个反相器）组成的锁存器和两个传输NM0S管N3和M连 接而成，其中两个交叉禪合反相器的输入端和输出端交叉互连接，互连后的两个节点对应 的是单元的数据存储点L和R，两个传输NM0S管的栅极连接到字线WWU源极和漏极分别 连接数据存储点L和R和对应的位线化和BR。在由大量重复SRAM单元构成阵列规模的 SRAM中，位于同一列的SRAM单元共用同一组位线化和BR，位于同一行的单元共用同一个 字线WWL。上述6管SRAM单元采用的是对称结构，因此往往将6个管子分成=组考虑，即 上拉PM0S管P1和P2,下拉NM0S管N1和N2W及传输NM0S管N3和M。在读操作的过程 中，数据存储点通过传输晶体管与位线相连形成放电支路，由于分压和外部噪声的影响，存 储的数据很不稳定，该就是"读破坏"现象。为了避免该一现象，一般对传输NM0S管和下拉 NM0S管有严格的尺寸约束：
[0006]
[0007] CR通常被称为下拉比，它是传统6管SRAM单元中很重要的一个参数，简单地理解 就是下拉管和传输管在读操作过程中的放电支路上分压的限制，即下拉管的电阻要小于传 输管的电阻，该样才能保证数据存储点电位不会被拉高。一般来说CR应该保持在1到3之 间，比如0. 25um工艺下，CR要求至少大于1. 2。
[000引相比于传统的工作电压，对于近阔值SRAM单元来说，首先出现的问题就是SRAM单 元对噪声越来越敏感，从而导致噪声容限的下降，稳定性大大降低，漏电流变得很大，传统 的CRCR比已不能确保不发生"读破坏"。其次，在制造过程中沟道区域渗杂、沟道长度W及 氧化层厚度的随机波动所带来的晶体管阔值电压的不可预知变化、栅极长度变化所引起的 漏电流W及驱动电流的变化等、热载流子效应W及栅极氧化层击穿等现象所带来的不稳定 性，该些不稳定因素的相互制约最终会使得传统的6管SRAM单元有非常高的失效率，即使 构建很小规模的阵列也是不能被接受的。W上问题都很大程度的限制了传统结构在近阔值 环境下的应用。
[0009] 为了解决"读破坏"即稳定性差等问题，学术界提出了新型的7管SRAM单元拓扑 结构，该结构采用了数据存储点与位线分离的方法，消除了电压分压及外部噪声的问题，使 得SRAM的稳定性得到了提升。然而，对于新结构来说，写操作只能有单边进行，也即只有一 个传输晶体管用于写操作，加上阔值电压损失的影响，写操作的稳定性和速度远不能达标。 对于学术上的其它新型单元拓扑结构来说，有些W牺牲面积为代价融合了传统双边写操作 的6管SRAM单元和7管SRAM单元的优点，但是该些结构目的其实都仅仅是提升近阔值环 境下的读操作能力和数据存储稳定性，写操作能力没有得到任何提升甚至有些结构还W牺 牲写操作性能为前提而提升了读能力及稳定性。
[0010] 综上，如何在不牺牲面积且不破坏写操作能力的基础上提升近阔值工作电压下SRAM单元的读能力和稳定性显得越来越重要，如果能在此基础上同时提升写操作能力将会 更适应未来SRAM的发展需求。

【发明内容】

[0011] 本发明的目的是克服已有技术的不足之处，提出一种近阔值8管静态随机存储器 单元，本发明除采用了读写分离技术进而解除"读破坏"的影响外，还在两个交叉禪合的反 相器之间加入了一个PMOS管增强了写操作能力。在数据保持过程和读操作过程中，PMOS是 导通的，两个反相器组成一个锁存器结构（Latch)从而保持数据稳定。在写操作过程中，加 入的PMOS管处于关断状态，保持数据稳定性的锁存器被打断为串行相连的两个反相器，进 而使得数据更容易写进去，写操作得W增强。
[0012] 本发明提出的一种近阔值8管静态随机存储器单元，其特征在于，该单元结构包 括3个PMOS管、5个NM0S管，一组位线化和BR、写字线WWL和读字线RWL;其中由第一 NM0S管和第一PMOS管组成第一反相器，由第二NM0S管和第二PMOS管组成第二反相器，该 两个反相器串行相连后的输入端和输出端分别连接第=PMOS管的源极和漏极，从而通过 交叉禪合形式组成锁存器结构，W保证数据存储稳定性；第=、第四和第五NM0S管为传输 NM0S管，其中，第SNM0S管的源极和漏极分别连接位线化和数据存储点L第二NM0S管的 栅极和第=PM0S管的栅极共同连接至写字线WWU第四NM0S管的漏极和源极分别连接位线 BR和第五NM0S管的源极，第四NM0S管的栅极连接至读字线RWU第五NM0S管的栅极连接 至数据存储点R，第五NM0S管漏极连接至地即d。
[0013] 本发明特点W及有益效果：
[0014] 本发明结构的特点在于；读写分离技术解决"读破坏"现象；为了提升写能力，在 两个交叉禪合反相器之间增加了一个PMOS管，该管在不同情况下可W连接过打断两个反 相器，在写操作过程中，打断交叉禪合反相器的反馈，消除锁存器的数据保持能力，从而使 新数据更容易写入单元；所有管子均可采用最小尺寸W节省面积损耗；通过调整分别用于 读写操作的管子的设计参数可W有针对性的提升读写能力。该结构可W增强SRAM在近阔 值工作电压下的稳定性和读写能力，同时降低功了耗，无下拉比等尺寸约束进而简化设计 难度，且无面积牺牲的代价。
[0015] 本发明中的8个管子并不存在传统6管SRAM单元结构的严格尺寸约束，从而可W 都用最小尺寸，即面积基本和传统6管SRAM单元一致。
[0016] 本发明除了用于写操作的一个传输管（NMO巧夕F，其它7个管子均可W采用高阔值 管，从而有效地降低SRAM单元功耗。
[0017] 本发明的8管SRAM单元在读写操中都采用了单位线的方法，而传统的结构都是采 用的双位线的方法，位线电容充放电次数的减少降低了动态功耗。
【附图说明】 [0018] 图1为传统的6管SRAM单元拓扑结构原理图。
[0019] 图2为本发明的8管SRAM单元拓扑结构原理图。
【具体实施方式】
[0020] 下面结合附图及实施例的电路结构详细说明本发明。
[0021] 本发明提出的一种近阔值8管静态随机存储器单元结构实施例如图2所示；包括 3个PMOS管、5个NMOS管，一组位线化和BR、写字线WWL和读字线RWL;其中由第一NMOS 管N1和第一PMOSP1管组成第一反相器，由第二NMOS管N2和第二PMOS管P2组成第二反 相器，该两个反相器串行相连后的输入端和输出端分别连接第=PMOS管P3的源极和漏极， 从而通过交叉禪合形式组成锁存器结构，W保证数据存储稳定性；第=、第四和第五NMOS 管N3、M和N5为传输NMOS管，其中，第S醒OS管N3的源极和漏极分别连接位线化和数 据存储点以第二NMOS管N3的栅极和第SPMOS管P3的栅极共同连接至写字线WWU第四 NM0S管M的漏极和源极分别连接位线BR和第五NM0S管N5的源极，第四NM0S管M的栅 极连接至读字线RWU第五NM0S管N5的栅极连接至数据存储点R，第五NM0S管N5漏极连 接至地即d。
[0022] 由于传统6管SRAM单元中读写操作共用同一根字线，而在8管SRAM单元中，读操 作和写操作分别使用读字线RWL和写字线WWL。在由大量重复单元构成阵列规模的SRAM 中，位于同一列的单元共用同一组位线炬L和BR)，位于同一行的单元共用同一组字线（WWL 和祖）。
[0023] 相比于传统的6管SRAM单元结构，本发明增加了一根读字线RWL和一个NM0S管 N5W及一个PMOS管P3。
[0024] 本发明结构的工作原理如下：
[0025] 1)根据参与操作的不同，本发明的8管SRAM单元结构分成S部分：
[0026] 数据存储支路；N1管、N2管、PI管、P2管；
[0027] 读操作支路；读字线RWL、位线BR、M管、N5管；
[002引 写操作支路；写字线WWL、位线化、N3管、P3管。
[0029] 对于数据存储支路部分，两个交叉禪合的反相器（N1、P1和N2、P2)组成的锁存器 结构W保证数据存储稳定性。在数据存储支路中，P3管处于导通状态相当于一根导线。
[0030] 对于读操作支路部分，数据存储点R用于控制N5管开关状态巧为高电平时开启， R为低电平时关闭），读字线RWL用于控制读操作（高电平有效）。当进行读操作时，N3管 关闭，位线化处于高电平，字线RWL有效，M管导通，此时如果数据存储点R存高电平，贝U M和N5形成读操作路径（放电操作），位线BR被放电，两条位线形成电压差，如果数据存 储点R存低电平，则位线BR保持高电平，根据两条位线是否存在压差完成读操作。并无"读 破坏"的现象，故管子并无下拉比尺寸约束。在读操作支路中，P3管处于导通状态相当于一 根导线。
[0031] 对于写操作支路部分，写字线WWL用于控制写操作（高电平有效）。在两个交叉禪 合反相器之间增加了一个P3管，该管在不同情况下可W连接或打断两个反相器的反馈。读 操作时P3管处于导通状态，并不影响数据存储稳定性。写操作时，N3管开启，由位线化对 数据存储点L进行写入操作，此时P3管断开，打断了交叉禪合反相器的反馈，很大程度的增 强了写操作能力。
[0032] 2)本发明8个管子的参数要求，如下：
[0033] N3管只参与写操作过程，NMOS管在传输高电平时会存在一定的阔值损失，特别是 在近阔值工作电压下，写操作会越来越困难，所WN3管得阔值电压不能过高，故应采用所 使用工艺下的低阔值管。
[0034] M管和N5管仅参与读操作，故在需要的情况下可W增加管子尺寸或采用低阔值 管减小读操作路径的电阻来加速读操作。
[0035] 一方面为了增强数据稳定性，另一方面为了降低功耗，两个交叉禪合反相器的四 个MOS管（N1、N2、P1、P2)采用所使用工艺下的高阔值管和最小尺寸。
[0036] 不存在"读破坏"，故无下拉比尺寸约束。当需要最大限度的减小SRAM阵列面积 时，所有管子均可采用所使用工艺下的最小尺寸。
[0037] 实施例
[003引下面给出一个本发明的具体实施例
[0039] 本实施例为在近阔值工作电压下读写能力均衡且面积和传统6管SRAM单元保持 在同一数量级的8管SRAM单元，工作电压选取0. 6V，工艺采用40皿。
[0040] 各管的参数；N3管采用40nm工艺下低阔值管，其它7个管子均采用高阔值管；所 有8个晶体管均采用40nm工艺下最小设计尺寸；
[0041] 同传统6管SRAM单元性能指标仿真结果比对：
[0042] 传统6管SRAM单元静态噪声容限（存储单元所能承受的最大直流噪声信号的幅 值）仅有0. 0135V，本实施例的8管SRAM单元有0. 193V;写噪声容限（改变数据存储节点 L为"0"状态的最大位线化电压）；
[0043] 传统6管SRAM单元仅有0. 12V，本实施例的8管SRAM单元有0. 21V;
[0044] 静态功耗（数据保持状态下的漏电功耗）传统6管SRAM单元约为23. 22PW，本实 施例的8管SRAM单元约为20.14Pw;动态功耗（完成写"1"读"1"写"0"读"0"四个操 作的平均功耗）；
[0045] 传统6管SRAM单元约为0. 739yW，本实施例的8管SRAM单元约为0. 4yW。
【主权项】
1. 一种近阈值8管静态随机存储器单元，其特征在于，该单元结构包括3个PMOS管、5 个NMOS管，一组位线BL和BR、写字线WffL和读字线RWL ;其中由第一 NMOS管和第一 PMOS 管组成第一反相器，由第二NMOS管和第二PMOS管组成第二反相器，该两个反相器串行相 连后的输入端和输出端分别连接第三PMOS管的源极和漏极，从而通过交叉耦合形式组成 锁存器结构，以保证数据存储稳定性；第三、第四和第五NMOS管为传输NMOS管，其中，第三 NMOS管的源极和漏极分别连接位线BL和数据存储点L，第二NMOS管的栅极和第三PMOS管 的栅极共同连接至写字线WWL，第四NMOS管的漏极和源极分别连接位线BR和第五NMOS管 的源极，第四NMOS管的栅极连接至读字线RWL，第五NMOS管的栅极连接至数据存储点R，第 五NMOS管漏极连接至地gnd。
【专利摘要】本发明涉及一种近阈值8静态随机存储器单元，属于集成电路设计领域。该单元结构包括由第一NMOS管和第一PMOS管组成第一反相器，由第二NMOS管和第二PMOS管组成第二反相器，该两个反相器串行相连后的输入端和输出端分别连接第三PMOS管的源极和漏极组成锁存器结构；第三NMOS管的源极和漏极分别连接位线BL和数据存储点L，第二NMOS管的栅极和第三PMOS管的栅极共同连接至写字线WWL，第四NMOS管的漏极和源极分别连接位线BR和第五NMOS管的源极，第四NMOS管的栅极连接至读字线RWL，第五NMOS管的栅极连接至数据存储点R，第五NMOS管漏极连接至地gnd。该结构可以增强SRAM在近阈值工作电压下的稳定性和读写能力，同时降低功了耗，无下拉比等尺寸约束进而简化设计难度，且无面积牺牲的代价。
【IPC分类】G11C11/416
【公开号】CN104882159
【申请号】CN201510251343
【发明人】蒋承志, 叶佐昌, 王燕
【申请人】清华大学
【公开日】2015年9月2日
【申请日】2015年5月15日...