一种半导体器件及其制作方法

一种半导体器件及其制作方法
【技术领域】
[0001]本发明涉及半导体制造工艺，尤其涉及一种MOS管互连形式及其制作的方法。
【背景技术】
[0002]当今，在生产和生活中大量使用无线射频(RF)遥控装置，比如汽车安全系统、车库控制、数码遥控门铃、遥控玩具和工业控制等等，使生产效率和生活质量得到很大提高。在电子工业中一个主要的驱动力是希望获得更大的功能集成，使得生产更自动化并降低每单位的成本。当然，附加的优点是减小的尺寸以及由此更高的电路密度。更重要的是，对于电池应用来说，由于降低的寄生电容，所以更高的集成通常导致更低的能耗。
[0003]对超大规模集成电路制造产业而言，随着MOSFET (金属氧化物半导体场效应晶体管)装置尺寸的不断减小，半导体制作工艺已经进入深亚微米时代，且向超深亚微米发展，此时，半导体器件可靠性越来越直接影响着制作的IC芯片的性能和使用寿命。但是，由于MOS器件尺寸等比例缩小时，器件工作电压并没有相应等比例减少，所以，相应的器件内部的电场强度随器件尺寸的减小反而增强。
[0004]MOS (金属氧化物半导体器件)晶体管之间的互连工艺广泛的应用于生活中的电子领域，例如应用于无线技术中。但是在MOS晶体管之间的直接互连会占用半导体器件一部分面积，例如，采用共用源漏极的方式制作的半导体器件，如图1所示，在半导体衬底100上形成的栅极101和栅极102采用共用源漏极103的工艺形成互连，从图1中可以看出，采用共用源漏的方式形成的栅极互连结构占用了半导体器件一部分的面积，这样不利于半导体器件尺寸的缩小和影响半导体器件的性能。同时，根据该方法形成的串联或者并联的MOS晶体管栅极之间的间隔也不能避免。
[0005]因此，需要一种新的MOS晶体管的互连形式以及制作的方法，以解决现有技术中的问题。

【发明内容】

[0006]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0007]为了解决现有技术中存在的问题，本发明提出了一种半导体器件的制作方法，包括:提供半导体衬底；在所述半导体衬底上依次形成第一栅极介质层和第一栅极材料层；刻蚀去除部分的所述第一栅极介质层和第一栅极材料层露出所述半导体衬底，以形成第一组栅极；在所述半导体衬底上依次形成第二栅极介质层和第二栅极材料层，所述第二栅极介质层和所述第二栅极材料层覆盖所述第一组栅极的表面以及侧面；执行平坦化工艺露出所述第一组栅极，以形成第二组栅极；图案化所述第一组栅极和所述第二组栅极，以形成串联或者并联的MOS管图形结构；其中，所述第一组栅极和所述第二组栅极之间形成有所述第二栅极介质层。
[0008]优选地，还包括在形成串联或者并联的MOS管图形结构之后执行LDD工艺的步骤。
[0009]优选地，还包括在执行LDD工艺之后形成侧墙的步骤。
[0010]优选地，还包括在形成所述侧墙之后形成源漏区的步骤。
[0011]优选地，所述第一栅极材料层和所述第二栅极材料层的材料为多晶硅或者金属栅极材料或者全硅化物。
[0012]优选地，所述第一栅极介质层和所述第二栅极介质层的材料为氧化硅或者氮氧化硅或者高介电常数介质。
[0013]本发明还提出了一种半导体器件，包括:半导体衬底；位于所述半导体衬底上的第一栅极结构和第二栅极结构，所述第一栅极结构和所述第二栅极结构串联或者所述第一栅极结构和所述第二栅极结构并联；位于所述半导体衬底上所述第一栅极结构和所述第二栅极结构之间的隔离介质层；以及位于所述半导体衬底中所述第一栅极结构和所述第二栅极结构两侧的源漏极。
[0014]优选地，所述第一栅极结构和所述第二栅极结构串联时，所述隔离介质层的方向与位于所述半导体衬底中的沟道方向垂直。
[0015]优选地，所述第一栅极结构和所述第二栅极结构并联时，所述隔离介质层的方向与位于所述半导体衬底中的沟道方向平行。
[0016]优选地，所述第一栅极结构包括第一栅极材料层和第一栅极介质层，所述第二栅极结构包括第二栅极材料层和第二栅极介质层。
[0017]优选地，所述第一栅极材料层和所述第二栅极材料层的材料为多晶硅或者金属栅极材料或者全硅化物。
[0018]优选地，所述第一栅极介质层和所述第二栅极介质层的材料为氧化硅或者氮氧化硅或者高介电常数介质，所述隔离介质的材料为氧化硅或者氮氧化硅或者高介电常数介质层。
[0019]综上所述，在本发明所述半导体器件以及制备方法中，两个或者两个以上晶体管串联或者并联时，栅极分为互不相邻的两组，分两次制备。晶体管的栅极之间用薄层介质隔离，减小占用面积。根据本发明提出的新的版图及工艺集成方法，实现MOS管串联和并联形成，进一步，减小了 MOS管串联和并联占用的面积，提高了半导体器件的集成度。
【附图说明】
[0020]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0021]图1为根据现有技术制作的MOS管互连结构的示意图；
[0022]图2A为根据本发明制作的MOS管串联结构的示意图；
[0023]图2B为根据本发明制作的MOS管并联结构的示意图；
[0024]图3A-3H为根据本发明一个实施方式制作串联MOS管结构的相关步骤所获得的器件的剖视图；
[0025]图4为根据本发明一个实施方式制作串联MOS管结构的工艺流程图。
【具体实施方式】
[0026]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0027]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0028]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0029]为了解决现有技术中的问题，本发明提出了一种新型的MOS晶体管的互连形式。下面结合图2A、图 2B和图3A-3H对本发明的【具体实施方式】做详细说明，其中图2A为根据本发明制作的MOS管串联结构的版图，图2B为根据本发明制作的MOS管并联结构的版图；图3A-3H为沿附图2A中的A-A方向做截面所得到的根据本发明制作的半浮栅存储器结构的截面结构示意图。
[0030]根据本发明制作的MOS管串联结构(图2A)或者MOS管并联结构(图2B)与根据现有技术制作的采用共用源漏的方式形成的MOS管互连结构(图1)相比，减小了互连结构所占的面积，并且提高了集成度。如图2A和图2B所示，在半导体衬底200上形成有第一栅极结构Gl和第二栅极结构G2，如图2A所示，所述第一栅极结构Gl和所述第二栅极结构G2串联，如图2B所示，所述第一栅极结构Gl和所述第二栅极结构G2并联，位于所述半导体衬底200上所述第一栅极结构Gl和所述第二栅极结构G2之间的隔离介质层201，以及位于所述半导体衬底200中所述第一栅极结构Gl和所述第二栅极结构G2两侧的源漏极S/D。当所述第一栅极结构Gl和所述第二栅极结构G2串联时，所述隔离介质层201的方向与位于所述半导体衬底200中的沟道方向垂直。当所述第一栅极结构Gl和所述第二栅极结构G2并联时，所述隔离介质层201的方向与位于所述半导体衬底200中的沟道方向平行。所述第一栅极结构Gl包括第一栅极材料层和第一栅极介质层，所述第二栅极结构G2包括第二栅极材料层和第二栅极介质层。所述第一栅极材料层和所述第二栅极材料层的材料为多晶硅或者金属栅极材料或者全硅化物。所述第一栅极介质层和所述第二栅极介质层的材料为氧化硅或者氮氧化硅或者高介电常数介质。所述隔离介质201的材料为氧化硅或者氮氧化硅或者高介电常数介质层。
[0031]下面结合附图3A-3H对本发明的【具体实施方式】做详细的说明。参照图3A至图3H，示出根据本发明一个方面的实施例的相关步骤的剖视图。
[0032]如图3A所示，提供半导体衬底300，在所述半导体的衬底300中形成有阱；
[0033]半导体衬底300可包括任何半导体材料，此半导体材料可包括但不限于:S1、SiC、SiGe, SiGeC, Ge合金、GeAs, InAs, InP,以及其它II1- V或I1- VI族化合物半导体。
[0034]半导体衬底300包括各种隔离结构301，例如浅沟槽绝缘。半导体衬底300可以是以下所提到的材料中的至少一种:娃、绝缘体上娃(SOI)、绝缘体上层叠娃(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI )、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，半导体衬底上可以被定义有源区。
[0035]在所述半导体衬底300中形成有阱，在本发明的一【具体实施方式】中所述衬底选用N型衬底，具体地，本领域技术人员选用本领域常用的N型衬底即可，接着在所述N型衬底中形成P阱，在本发明的实施例中，首先在所述N型衬底上形成P阱窗口，在所述P阱窗口中进行离子注入，然后执行退火步骤推进以形成P阱。
[0036]如图3B所示，在所述半导体衬底300上依次形成栅极介质层302和栅极材料层303。具体地，首先，在所述半导体衬底上形成栅极介质层302，接着，在所述栅极介质层302上形成栅极材料层303，所述栅极材料层303可以包括各个材料，作为优选，所述栅极材料层可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物(polycide)材料。
[0037]栅极介质层302可以通过热氧化、化学气相沉积(CVD)或氧氮化工艺形成。栅极介质层302可以包括如下的任何传统电介质:Si02、S1N, S1N2、以及包括钙钛矿型氧化物的其它类似氧化物。在本发明一具体实施例中，所述栅极介质层302的材质可以是二氧化硅，其可利用热氧化的方式形成，利用氧原子与半导体衬底中的硅发生反应，从而生成硅的氧化物，最后在半导体衬底上选择性的形成栅极介质层302。所述栅极介质层302可作为后续进行的离子注入工艺的遮蔽层，同时其可防止污染物沾污到所述半导体衬底300上，以防止所述半导体衬底300的表面被污染。所述栅极介质层302的厚度为100埃至150埃。
[0038]示例性地，栅极介质层302的材料包含但不限于氧化硅、也可以是氮氧化硅、高介电常数介质等其他材料。
[0039]所述栅极材料层303的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，例如低压等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。栅极材料层303的厚度为800到3000埃。
[0040]示例性地，栅极材料层303包含但不限于多晶硅、也可以为金属栅材料或者硅化物栅。
[0041]在本发明中优选形成多晶硅栅极结构，多晶硅层的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括:反应气体为硅烷(SiH4),所述硅烧的流量范围可为100?200立方厘米/分钟(sccm),如150sccm ;反应腔内温度范围可为700?750摄氏度；反应腔内压力可为250?350毫毫米汞柱(mTorr)，如300mTorr ;所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5?20升/分钟(slm),如8slm、10slm或15slm。
[0042]需要说明的是，上述形成栅极介质层和栅极材料层的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。
[0043]如图3C所示，刻蚀去除掉部分的栅极材料层303和栅极介质层302露出所述半导体衬底300，剩余部分的栅极介质层302’和栅极材料层303’。在本发明一具体实施例中，首先在栅极材料层303上形成图案化的光刻胶层，所述图案化的光刻胶层用于定义需要去除的栅极材料层和栅极介质层，以所述光刻胶层为掩膜蚀刻所述栅极材料层303和所述栅极介质层302，最后灰化去除所述光刻胶层，但是所述去除部分的栅极材料层303和栅极介质层302的方法并不局限于上述示例。
[0044]在本发明一具体实施例中，可以采用干法刻蚀工艺蚀刻所述栅极材料层303和所述栅极介质层302，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。例如，等离子体刻蚀，刻蚀气体包括氯化硼、氯气，和一些添加气体如氮气、氩气。所述氯化硼和氯气的流量范围可为O?150立方厘米/分钟(sccm)和50?200立方厘米/分钟(sccm)，反应室内压力可为5?20毫托(mTorr)。
[0045]如图3D所示，在上述半导体器件结构上形成栅极介质层304，栅极介质层304可以通过热氧化、化学气相沉积(CVD)或氧氮化工艺形成。栅极介质层304可以包括如下的任何传统电介质:Si02、S1N, S1N2、以及包括钙钛矿型氧化物的其它类似氧化物。在本发明一具体实施例中，所述栅极介质层304的材质可以和栅极介质层302的材质相同，其可利用热氧化的方式形成，利用氧原子与半导体衬底中的硅发生反应，从而生成硅的氧化物，最后在半导体衬底上选择性 的形成栅极介质层304。所述栅极介质层304可作为后续进行的离子注入工艺的遮蔽层，同时其可防止污染物沾污到所述半导体衬底300上，以防止所述半导体衬底300的表面被污染。所述栅极介质层304的厚度为100埃至150埃。
[0046]示例性地，栅极介质层304的材料包含但不限于氧化硅、也可以是氮氧化硅、高介电常数介质等其他材料。
[0047]如图3E所示，在所述栅极介质层304上形成所述栅极材料层305可以包括各个材料，作为优选，所述栅极材料层可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属娃化物(polycide)材料。
[0048]示例性地，栅极材料层305包含但不限于多晶硅、也可以为金属栅材料或者硅化物栅。
[0049]所述栅极材料层305的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，例如低压等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。栅极材料层305的厚度为800到3000埃。
[0050]在本发明中优选形成多晶硅栅极结构，多晶硅层的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括:反应气体为硅烷(SiH4),所述硅烧的流量范围可为100?200立方厘米/分钟(sccm),如150sccm ;反应腔内温度范围可为700?750摄氏度；反应腔内压力可为250?350毫毫米汞柱(mTorr)，如300mTorr ;所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5?20升/分钟(slm),如8slm、10slm或15slm。
[0051]需要说明的是，上述形成栅极介质层和栅极材料层的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。
[0052]如图3F所示，执行平坦化工艺，以去除掉多余的栅极材料层305和栅极介质层304露出栅极材料层303’。执行所述平坦化工艺之后剩余的栅极材料层305’、栅极介质层304’和栅极材料层303’的顶部齐平。
[0053]所述平坦化步骤，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。
[0054]如图3G所示，图案化所述栅极材料层305’、栅极介质层304’、栅极材料层303’和栅极介质层302’露出所述半导体衬底300，以形成串联的MOS管图形结构，具体的，第一栅极结构306和第二栅极结构307，第一栅极结构306和第二栅极结构307之间形成有隔离介质层308。
[0055]在本发明一具体实施例中，在上述半导体器件结构上形成底部抗反射涂层和光刻胶层，采用光刻工艺经曝光显影等步骤后形成图案化的光刻胶层。图案化的光刻胶层用于定义第一栅极结构、第二栅极结构以及位于两者之间的隔离介质层的图案。根据具有图案的光刻胶层刻蚀栅极材料层305’、栅极介质层304’、栅极材料层303’和栅极介质层302’露出半导体衬底。采用灰化工艺去除底部抗反射涂层和图案化的光刻胶层。以所述被图形化的光刻胶层为掩膜，在通入CF4和CHF3的刻蚀条件下，对所述栅极介质层和栅极材料层进行刻蚀，在该步骤中所述蚀刻压力:50-150mTorr ;功率:300_800W ;时间:5_15s ;其中气体流量:CF4，10-30sccm ；CHF3,10-30sccm,需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法
[0056]如图3H所示，以所述第一栅极结构306、隔离介质层308和第二栅极结构307的为掩膜执行LDD离子注入，以形成轻掺杂区域309，所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；在本发明的一【具体实施方式】中形成的器件为PMOS器件，注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。
[0057]在完成所述离子注入后，为了消除高能量的入射离子会与半导体晶格上的原子碰撞、晶格原子发生位移，造成大量的空位，将所述器件在一定的温度下进行退火，以恢复晶体的结构和消除缺陷。退火的温度为200_800°C。
[0058]在露出的所述第一栅极结构306和第二栅极结构307的两侧形成间隙壁310a、310b,间隙壁的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，间隙壁的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。在露出的所述第一栅极结构306和第二栅极结构307的两侧形成间隙壁的工艺例如化学气相沉积，本实施例中，所述间隙壁的厚度可以小到80埃，是通过沉积和刻蚀形成的。
[0059]所述隙壁结构可以包括至少一层氧化物层和/或至少一层氮化物层，其用于在后续进行蚀刻或离子注入时保护第一栅极结构306和第二栅极结构307的侧壁不受损伤。
[0060]接着，进行离子注入工艺，以于第一栅极结构306和第二栅极结构307周围的半导体衬底300中形成源极/漏极区域311A、311B。紧接着进行快速升温退火工艺，利用900至1050°C的高温来活化源极/漏极区域内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。此外，亦可视产品需求及功能性考量。
[0061]具体地，可以通过离子注入或者扩散的方法来形成所述源漏区，作为进一步的优选，在进行离子注入或者扩散后还可以进一步包括一热退火的步骤。
[0062]所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或惰性气体，所述热退火步骤的温度为800-1200°C，优选为1050°C，所述热退火步骤时间为l_300s。作为进一步的优选，在本发明中可以选用快速热退火，可以选用以下几种方式中的一种:脉冲激光快速退火、脉冲电子书快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火等，但并非局限于所举示例。
[0063]进一步的，根据本发明的方法实现MOS管串联和并联，本发明的制作方法包含但不限于两个MOS管串联和并联，大于两个晶体管实施串联和并联时，栅极分为互补相邻的两组，分两次制备。
[0064]优选地，先制备第一个或者第一组栅极，光刻刻蚀后通过氧化、沉积或其他方法形成第二层栅极介质层，再沉积第二组栅极材料层。
[0065]优选地，由于衬底完成第二组栅极材料层表面平整度差，可采用平坦化方法磨平表面。
[0066]优选地，第一组和第二组栅极通过第二次光刻刻蚀得到需要的图形，以形成串联或者并联的MOS管图形结构，其后续步骤与传统的CMOS工艺相同。
[0067]示例性地，所涉及到 的栅极材料层的材料包含但不限于多晶硅、也可以为金属栅材料或者硅化物栅，栅极介质层的材料包含但不限于氧化硅、也可以是氮氧化硅、高介电常数介质等其他材料。
[0068]参照图4，示出了根据本发明一个实施方式制作串联MOS管结构的工艺流程图，用于简要示出整个制造工艺的流程。具体地包括以下步骤:
[0069]步骤401提供半导体衬底，所述半导体衬底具有浅沟槽；
[0070]步骤402在所述半导体衬底上依次形成第一栅极介质层和第一栅极材料层；
[0071]步骤403刻蚀去除部分的所述第一栅极介质层和第一栅极材料层露出所述半导体衬底；
[0072]步骤404在所述半导体衬底上依次形成第二栅极介质层和第二栅极材料层，以覆盖第一栅极材料层和露出的半导体衬底；
[0073]步骤405执行平坦化工艺，以露出剩余的第一栅极材料层；
[0074]步骤406刻蚀所述剩余的第一栅极介质层和第一栅极材料层和第二栅极介质层和第二栅极材料层，以形成第一栅极结构和第二栅极结构，以及位于第一栅极结构和第二栅极结构之间的隔离介质层；
[0075]步骤407执行LDD离子注入；
[0076]步骤408在所述半导体衬底上露出的所述第一栅极结构和所述第二栅极结构的侧壁上形成间隙壁；
[0077]步骤409执行离子注入，在所述第一栅极结构和所述第二栅极结构两侧形成源漏区并进行退火。
[0078]需要说明的，上述实施方式仅是以串联MOS管结构为例，本发明的制作方法也可以应用于并联MOS管结构，本发明技术人员仅需做简单变形即可实现。
[0079]此外，本发明提供了一种半导体器件的制备方法以外，还提供了一种半导体器件，包括:
[0080]半导体衬底；
[0081]位于所述半导体衬底上的第一栅极结构和第二栅极结构，所述第一栅极结构和所述第二栅极结构串联或者所述第一栅极结构和所述第二栅极结构并联；
[0082]位于所述半导体衬底上所述第一栅极结构和所述第二栅极结构之间的隔离介质层；
[0083]以及位于所述半导体衬底中所述第一栅极结构和所述第二栅极结构两侧的源漏极。
[0084]优选地，所述第一栅极结构和所述第二栅极结构串联时，所述隔离介质层的方向与位于所述半导体衬底中的沟道方向垂直。
[0085]优选地，所述第一栅极结构和所述第二栅极结构并联时，所述隔离介质层的方向与位于所述半导体衬底中的沟道方向平行。
[0086]优选地，所述第一栅极结构包括第一栅极材料层和栅极介质层，所述第二栅极结构包括第二栅极材料层和栅极介质层。
[0087]优选地，所述第一栅极材料层和所述第二栅极材料层的材料为多晶硅或者金属栅极材料或者全硅化物。
[0088]优选地，所述栅极介质层的材料为氧化硅或者氮氧化硅或者高介电常数介质，所述隔离介质的材料为氧化硅或者氮氧化硅或者高介电常数介质层。
[0089]综上所述，在本发明所述半导体器件以及制备方法中，两个或者两个以上晶体管串联或者并联时，栅极分为互不相邻的两组，分两次制备。晶体管的栅极之间用薄层介质隔离，减小占用面积。根据本发明提出的新的版图及工艺集成方法，实现MOS管串联和并联形成，进一步，减小了 MOS管串联和并联占用的面积，提高了半导体器件的集成度。
[0090]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。
【主权项】
1.一种半导体器件的制作方法，包括: 提供半导体衬底； 在所述半导体衬底上依次形成第一栅极介质层和第一栅极材料层； 刻蚀去除部分的所述第一栅极介质层和第一栅极材料层露出所述半导体衬底，以形成第一组栅极； 在所述半导体衬底上依次形成第二栅极介质层和第二栅极材料层，所述第二栅极介质层和所述第二栅极材料层覆盖所述第一组栅极的表面以及侧面； 执行平坦化工艺露出所述第一组栅极，以形成第二组栅极； 图案化所述第一组栅极和所述第二组栅极，以形成串联或者并联的MOS管图形结构； 其中，所述第一组栅极和所述第二组栅极之间形成有所述第二栅极介质层。2.如权利要求1所述的方法，其特征在于，还包括在形成串联或者并联的MOS管图形结构之后执行LDD工艺的步骤。3.如权利要求2所述的方法，其特征在于，还包括在执行LDD工艺之后形成侧墙的步骤。4.如权利要求3所述的方法，其特征在于，还包括在形成所述侧墙之后形成源漏区的步骤。5.如权利要求1所述的方法，其特征在于，所述第一栅极材料层和所述第二栅极材料层的材料为多晶硅或者金属栅极材料或者全硅化物。6.如权利要求1所述的方法，其特征在于，所述第一栅极介质层和所述第二栅极介质层的材料为氧化硅或者氮氧化硅或者高介电常数介质。7.一种半导体器件，包括: 半导体衬底； 位于所述半导体衬底上的第一栅极结构和第二栅极结构，所述第一栅极结构和所述第二栅极结构串联或者所述第一栅极结构和所述第二栅极结构并联； 位于所述半导体衬底上所述第一栅极结构和所述第二栅极结构之间的隔离介质层； 以及位于所述半导体衬底中所述第一栅极结构和所述第二栅极结构两侧的源漏极。8.如权利要求7所述的器件，其特征在于，所述第一栅极结构和所述第二栅极结构串联时，所述隔离介质层的方向与位于所述半导体衬底中的沟道方向垂直。9.如权利要求7所述的器件，其特征在于，所述第一栅极结构和所述第二栅极结构并联时，所述隔离介质层的方向与位于所述半导体衬底中的沟道方向平行。10.如权利要求7所述的器件，其特征在于，所述第一栅极结构包括第一栅极材料层和第一栅极介质层，所述第二栅极结构包括第二栅极材料层和第二栅极介质层。11.如权利要求10所述的器件，其特征在于，所述第一栅极材料层和所述第二栅极材料层的材料为多晶硅或者金属栅极材料或者全硅化物。12.如权利要求10所述的器件，其特征在于，所述第一栅极介质层和所述第二栅极介质层的材料为氧化硅或者氮氧化硅或者高介电常数介质，所述隔离介质层的材料为氧化硅或者氮氧化硅或者高介电常数介质层。
【专利摘要】本发明公开了一种半导体器件及其制作方法，在本发明所述半导体器件以及制备方法中，两个或者两个以上晶体管串联或者并联时，栅极分为互不相邻的两组，分两次制备。晶体管的栅极之间用薄层介质隔离，减小占用面积。根据本发明提出的新的版图及工艺集成方法，实现MOS管串联和并联形成，进一步，减小了MOS管串联和并联占用的面积，提高了半导体器件的集成度。
【IPC分类】H01L21/28, H01L27/088, H01L21/8234
【公开号】CN104882411
【申请号】CN201410073314
【发明人】王文博
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年9月2日
【申请日】2014年2月28日