鳍式场效应晶体管sram的结构和方法

鳍式场效应晶体管sram的结构和方法
【技术领域】
[0001] 本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件。
【背景技术】
[0002] 半导体集成电路（1C)工业经历了快速发展。在1C发展过程中，功能密度（即，单 位芯片面积上互连器件的数量）通常已经增加，而几何尺寸（即，可使用制造工艺制造的最 小部件（或线））却已减小。这种按比例缩小工艺通常通过增加生产效率和降低相关成本 而带来益处。这种按比例缩小还增加了处理和制造1C的复杂性，并且为实现这些进步，需 要1C制造过程中的类似的发展。
[0003] 例如，通常将逻辑电路和嵌入式静态随机存取存储器（SRAM)单元集成到半导体 器件中来增加功能密度。这些应用的范围覆盖工业和科学子系统、汽车电子、手机、数码相 机、和微处理器等。仅仅按比例缩小半导体部件尺寸已经不足以满足更高SRAM密度的需 求。例如，当被制造成具有较小半导体几何尺寸时，具有平面型晶体管的传统SRAM单元结 构已经经历了器件性能降低和泄漏增加。应对这种挑战的一种方法是使用具有单鳍或多鳍 结构（例如，FinFET)的三维晶体管。例如，FinFET能够实施为控制金属氧化物半导体场效 应晶体管（M0SFET)的短沟道效应。为实现最优地短沟道控制和面积减小，期望鳍结构尽可 能薄。制造极薄的鳍结构的技术之一是间隔件光刻。例如，在芯轴图案的侧壁上形成间隔 件。在去除芯轴图案之后，间隔件在形成鳍结构的过程中成为蚀刻硅衬底的蚀刻掩模。芯 轴图案和间隔件的尺寸控制鳍结构的宽度和间距。芯轴图案和间隔件的临界尺寸（CD)均 匀性的严格控制是嵌入式鳍式场效应晶体管FinFET SRAM的设计挑战。

【发明内容】

[0004] 为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种集成电路 (1C)布局，包括：第一矩形区域，其中，所述第一矩形区域具有沿第一方向的较长边和沿第 二方向的较短边，所述第二方向垂直于所述第一方向；并且沿所述第一方向穿过所述第一 矩形区域的几何中心的第一虚线和沿所述第二方向穿过所述几何中心的第二虚线以逆时 针顺序将所述第一矩形区域划分为第一子区域、第二子区域、第三子区域和第四子区域，所 述第一子区域位于所述第一矩形区域的右上部分处；至少八个第一图案，位于所述1C布局 的第一层中，其中，每个所述第一图案均为沿所述第二方向在所述第一矩形区域上方纵向 地延伸的矩形形状；所述第一图案沿所述第一方向彼此地间隔开；所述第一图案的第一部 分、第二部分、第三部分和第四部分分别与所述第一子区域、所述第二子区域、所述第三子 区域和所述第四子区域重叠；所述第一图案的第一部分和第二部分为所述第一图案的相应 的第四部分和第三部分关于所述第一虚线的镜像；并且所述第一图案的第一部分和第四部 分为所述第一图案的相应的第二部分和第三部分的平移；至少八个第二图案，位于所述1C 布局的第二层中，其中，每个所述第二图案均为沿所述第二方向纵向地延伸的矩形形状，所 述第二图案沿所述第一方向彼此间隔开，当所述第一层与所述第二层叠置时，每个所述第 二图案均与所述第一图案中的一个部分地重叠并完全覆盖相应的第一图案的较长边；以及 多个第三图案，位于所述1C布局的第三层中，其中，每个所述第三图案均为矩形形状，所述 第三图案彼此间隔开，当所述第一层、所述第二层和所述第三层叠置时，每个所述第三图案 均与所述第一图案中的一个部分地重叠并覆盖所述相应的第一图案中未被所述第二图案 覆盖的较长边的一部分，其中：所述第一图案、所述第二图案和所述第三图案用于共同地限 定多个有源区域以形成晶体管；并且当所述第一层、所述第二层和所述第三层叠置时，沿着 所述第一图案中未被所述第二图案和所述第三图案覆盖的较长边限定所述多个有源区域。
[0005] 在该1C布局中，所述有源区域是用于形成FinFET型晶体管的鳍式有源线。
[0006] 该1C布局还包括：位于所述1C布局的栅极层中的多个栅极部件，其中，每个所述 栅极部件均为沿所述第一方向纵向地延伸的矩形形状；所述栅极部件沿所述第二方向彼此 间隔开栅极间距；所述栅极部件的第一部分、第二部分、第三部分和第四部分分别与所述第 一子区域、所述第二子区域、所述第三子区域和所述第四子区域重叠；所述栅极部件的第一 部分和第二部分为所述栅极部件的相应的第四部分和第三部分关于所述第一虚线的镜像； 所述栅极部件的第一部分和第四部分为所述栅极的相应的第二部分和第三部分关于所述 第二虚线的镜像；一些所述栅极部件用于形成具有相应的有源区域的P型晶体管而一些所 述栅极部件用于形成具有相应的有源区域的N型晶体管。
[0007] 在该1C布局中，所述栅极部件和所述有源区域在每个子区域中形成至少六个晶 体管，并且所述每个子区域中的所述至少六个晶体管形成SRAM单元。
[0008] 在该1C布局中，所述每个子区域中的所述至少六个晶体管为FinFET晶体管。
[0009] 该1C布局还包括第二矩形区域，所述第二矩形区域与所述第一矩形区域基本上 相同并且与沿所述第二方向延伸的所述第一矩形区域并排设置，其中，所述第一图案和所 述第二图案至少在所述第一矩形区域和所述第二矩形区域上方延伸。
[0010] 在该1C布局中，八个第一图案在所述第一矩形区域上方延伸，并且当所述第一层 与所述第二层叠置时，所述八个第一图案中的每个均与所述第二图案中的一个重叠。
[0011] 在该1C布局中，十个第一图案在所述第一矩形区域上方延伸，并且当所述第一层 与所述第二层叠置时，所述十个第一图案中的两个与所述第二图案中的任意一个都不重 叠。
[0012] 根据本发明的另一方面，提供了一种半导体器件，包括：第一SRAM宏，其中，所述 第一SRAM宏包括第一多个单端口SRAM单元和第二多个外围逻辑电路，所述第一多个单 端口SRAM单元布置成具有沿第一方向的第一间距和沿第二方向的第二间距，所述第二方 向垂直于所述第一方向，所述第一多个单端口SRAM单元包括由第一栅极部件和第一鳍式 有源线所形成的FinFET晶体管，所述第二多个外围逻辑电路包括由第二栅极部件和第二 鳍式有源线所形成的FinFET晶体管，所述第二栅极部件布置成具有沿所述第二方向的第 三间距，并且所述第二鳍式有源线布置成具有沿所述第一方向的第四间距；以及第二SRAM 宏，其中，所述第二SRAM宏包括第三多个单端口SRAM单元和第四多个外围逻辑电路，所述 第三多个单端口SRAM单元布置成具有沿所述第一方向的第五间距和沿所述第二方向的第 六间距，所述第三多个单端口SRAM单元包括由第三栅极部件和第三鳍式有源线所形成的 FinFET晶体管，所述第四多个外围逻辑电路包括由第四栅极部件和第四鳍式有源线所形成 的FinFET晶体管，所述第四栅极部件布置成具有沿所述第二方向的第三间距，并且所述第 四鳍式有源线布置成具有沿所述第一方向的第四间距，其中：所述第二间距为所述第三间 距的约两倍；所述第六间距大约与所述第二间距相同；并且所述第五间距比所述第一间距 大大约两倍的所述第四间距。
[0013] 在该半导体器件中，所述第一间距与所述第四间距之间的比率为以下其中之一： 8、8. 5 和 9。
[0014] 在该半导体器件中，所述第一间距与所述第四间距之间的比率为以下其中之一： 10、10. 5 和 11。
[0015] 在该半导体器件中，所述第一间距与所述第二间距之间的比率在约2. 25至约 2. 28的范围内。
[0016] 在该半导体器件中，所述第一间距和所述第四间距之间的比率不是整数；以及所 述比率的两倍为整数。
[0017] 在该半导体器件中，所述第一多个单端口 SRAM单元中的电源线、位线和位线条在 第一金属层中进行布线；所述第一多个单端口 SRAM单元中的字线和地线在第二金属层中 进行布线；以及所述第一金属层位于所述第二金属层和具有所述第一鳍式有源线的半导体 器件的层之间。
[0018] 在该半导体器件中，所述第一多个单端口 SRAM单元中的字线在第一金属层中进 行布线；所述第一多个单端口 SRAM单元中的电源线、位线、位线条和地线在第二金属层中 进行布线；以及所述第一金属层位于所述第二金属层和具有所述第一鳍式有源线的半导体 器件的层之间。
[0019] 根据本发明的又一方面，提供了一种半导体器件，包括：第一 SRAM宏，其中，所述 第一 SRAM宏包括第一多个单端口 SRAM单兀和第二多个外围逻辑电路，所述第一多个单端 口 SRAM单元布置成具有沿第一方向的第一间距和沿第二方向的第二间距，所述第二方向 垂直于所述第一方向，所述第一多个单端口 SRAM单元包括由第一栅极部件和第一鳍式有 源线所形成的第一 FinFET晶体管，所述第二多个外围逻辑电路包括由第二栅极部件和第 二鳍式有源线所形成的第二FinFET晶体管，所述第二栅极部件布置成具有沿所述第二方 向的第三间距，并且所述第二鳍式有源线布置成具有沿所述第一方向的第四间距；以及第 二SRAM宏，其中，所述第二SRAM宏包括第三多个两端口 SRAM单元和第四多个外围逻辑电 路，所述第三多个两端口 SRAM单元布置成具有沿所述第一方向的第五间距和沿所述第二 方向的第六间距，所述第三多个两端口 SRAM单元包括由第三栅极部件和第三鳍式有源线 所形成的第三FinFET晶体管，所述第四多个外围逻辑电路包括由第四栅极部件和第四鳍 式有源线所形成的第四FinFET晶体管，所述第四栅极部件布置成具有沿所述第二方向的 第三间距，并且所述第四鳍式有源线布置成具有沿所述第一方向的第四间距，其中：所述第 二间距为所述第三间距的约两倍；所述第六间距大约与所述第二间距相同；所述第一间距 与所述第四间距之间的第一比率不是整数；并且所述第五间距与所述第四间距之间的第二 比率是整数。
[0020] 在该半导体器件中，所述第一比率为10. 5并且所述第二比率为15。
[0021] 在该半导体器件中，每个所述第一 FinFET晶体管均形成有位于一条鳍式有源线 上方的一个栅极部件。
[0022] 在该半导体器件中，所述第一 FinFET晶体管中的至少两个形成有位于两条鳍式 有源线上方的一个栅极部件。
[0023] 在该半导体器件中，所述两端口 SRAM单元包括写入端口部分和读出端口部分；以 及所述写入端口部分与所述单端口 SRAM单元基本上相同。
【附图说明】
[0024] 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方 面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清 楚的论述，各种部件的尺寸可以被任意增大或缩小。
[0025] 图1是根据本发明的各个方面具有嵌入式SRAM单元的集成电路（1C)的简化框 图。
[0026] 图2根据本发明的各个方面示出具有外围逻辑电路的嵌入式SRAM单元。
[0027] 图3根据实施例示出图2的外围逻辑电路的一些部件。
[0028] 图4A和图4B根据实施例示出了六晶体管（6T)单端口（SP)SRAM单元的示意图。
[0029] 图5至图7根据一些实施例示出了图4A的6TSPSRAM单元的布局的一部分。< br>[0030] 图8根据实施例示出了两端口（TP) SRAM单元的示意图。
[0031] 图9根据实施例示出了图8的TPSRAM单元的布局的一部分。
[0032] 图10A和图10B根据本发明的各个方面示出了嵌入式SRAM设计的金属层布线。
[0033] 图11是根据本发明的各个方面的具有嵌入式SRAM单元的集成电路（1C)的简化 框图。
[0034] 图12A根据本发明的各个方面示出四个SRAM单元的鳍式有源线的布局。
[0035] 图12B根据本发明的实施例示出了图12A的鳍式有源线布局的三层分区 (partition)〇
[0036] 图12C根据实施例示出了图12A中的四个SRAM单元与其鳍式有源线重叠的栅极 部件。
[0037] 图13根据本发明的各个方面示出了形成具有嵌入式SRAM单元的1C的方法。
[0038] 图14至图20B根据实施例示出了利用图13中的方法所制造的嵌入式SRAM单元 的一部分的俯视图和/或截面图。
[0039] 图21根据本发明的各个方面示出了形成具有嵌入式SRAM单元的1C的方法。
[0040] 图22A至图24C根据实施例示出了利用图21中的方法所制造的嵌入式SRAM单元 的一部分的俯视图和/或截面图。
[0041] 图25A根据本发明的各个方面示出了四个SRAM单元的鳍式有源线的布局。
[0042] 图25B根据实施例示出了图25A的鳍式有源线布局的三层分区（partition)。
[0043] 图25C根据实施例示出了图25A中的四个SRAM单元与其鳍式有源线重叠的栅极 部件。
【具体实施方式】
[0044] 以下公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或 实例。以下描述部件和配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限 制。例如，在以下描述中第一部件形成在第二部件上方或第二部件上可以包括以直接接触 的方式形成第一和第二部件的实施例，并且还可以包括在第一和第二部件之间形成附加部 件，使得第一和第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参考标号 和/或字符。该重复是为了简明和清楚，而且其本身没有规定所述的各个实施例和/或结 构之间的关系。
[0045] 此外，为了便于描述，诸如"在…之下"、"在…下面"、"下部"、"在…之上"、"上部" 等的空间相对位置术语在本文中可用于描述如图所示的一个元件或部件与另一个（或另 一些）元件或部件的关系。除了图中描述的方位外，这些空间相对位置术语意在包含器件 在使用或操作中的不同方位。该装置可以其他方式定向（转动90度或在其他方位上），并 因此对本文中使用的空间相对位置描述符进行同样的解释。
[0046] 图1示出了具有SRAM宏102的半导体器件100。例如，该半导体器件可以是微处 理器、专用集成电路（ASIC)、现场可编程门阵列（FPGA)或数字信号处理器（DSP)。半导体 器件100的确切功能不限于所提供的主题。
[0047] 图2根据本发明的各个方面示出了 SRAM宏102的一部分的更详细的示图。参考 图2, SRAM宏102包括多个SRAM单元202和多个外围逻辑电路210。每个SRAM单元202均 用以存储一个存储位，而外围逻辑电路210用于实施诸如写入和/或读出地址译码器、字/ 位选择器、数据驱动器、存储器自测试等的各种逻辑功能。逻辑电路210包括具有栅极部件 218和鳍式有源线212的多个FinFET。虽然未示出，但是每个SRAM单元202也都包括具有 栅极部件和鳍式有源线的多个FinFET。此外，尽管图2仅示出16个SRAM单元202,但是对 于给定的半导体器件100, SRAM宏102可包括大量的SRAM单元202。例如，SRAM宏102可 包括成千或上万个SRAM单元202。
[0048] 如图2所示，在多个P阱或P扩散区（例如，对于n型FinFET或N-FinFET)和N 阱或N扩散区（例如，对于p型FinFET或P-FinFET)上方形成SRAM单元202,其中，P阱和 N阱为在X方向上以交替顺序布置的矩形半导体区域。如稍后所示，每个SRAM单元202均 包括多个N-FinFET和多个P-FinFET。此外，SRAM单元202布置在SRAM单元彼此邻接的阵 列中。每个SRAM单元202均占据SRAM宏102的矩形区域，其中，该矩形区域在X方向上具 有第一尺寸204和在与X方向垂直的Y方向上具有第二尺寸206。在下面的论述中，还将第 一尺寸204称作SRAM单元202的X间距，并且将第二尺寸206称作SRAM单元202的Y间 距。
[0049] 此外，每个SRAM单元202均配置在四个方向的其中一个方向上。如图2所示，组 203包括2X 2阵列中的四个SRAM单元202,为便于讨论，四个SRAM单元202分别标记为单 元R0、单元Mx、单元My和单元R180。在实施例中，单元R0的栅极部件和鳍式有源线为单元 Mx的那些相应的部件关于虚线A-A的镜像（或映射），其中，虚线A-A沿X方向穿过组203 的几何中心。类似地，单元R0的栅极部件和鳍式有源线为单元My的那些相应的部件关于 虚线B-B的镜像，其中，虚线B-B沿Y方向穿过组203的几何中心。类似地，单元R180为单 元Mx关于虚线B-B的镜像，且同时为单元My关于虚线A-A的镜像。
[0050] 因为半导体技术已发展到诸如32纳米（nm)、20纳米甚至更小的小部件尺寸，通常 要遵守受限制的设计规则以改进设计可制造性。如图2所示，SRAM宏102的结构允许外围 逻辑电路210的部件（例如，栅极部件218和鳍式有源线212)与SRAM单元202的那些相 应的部件对准。这可通过仔细考虑X间距204与鳍间距214之间的比率及Y间距206与栅 极间距216之间的比率来实现。鉴于光学邻近效应，这种对准能够定义并形成密集的鳍式 有源线，从而提供诸多益处，诸如较高的SRAM单元密度、较高制造可靠性等。此外，在Y间 距206与栅极间距216之间具有固定比率允许自动地生成某些的外围逻辑电路（例如，字 线驱动器、译码器等）作为电路块，然后沿着SRAM单元重复地放置某些的外围逻辑电路。类 似地，在X间距204与鳍间距214之间具有固定比率允许自动地生成并放置某些逻辑电路 (例如，列选择器、位线预充电电路、译码器等）。
[0051] 图3示出了外围逻辑电路210的一部分的俯视图。每条鳍式有源线212均具有矩 形形状，其长边沿Y方向延伸而其短边沿X方向延伸。在本实施例中，将鳍间距214限定为 两条相邻鳍式有源线212之间的边与边间隔。可选地，可将鳍间距214限定为两条相邻鳍式 有源线212之间的中心线与中心线间隔。栅极部件218被定向为与鳍式有源线212垂直。 每个栅极部件218均具有矩形形状，其长边沿X方向延伸而其短边Y沿方向延伸。在本实 施例中，将栅极间距216限定为两个相邻栅极部件218之间的边与边间隔。可选地，可将栅 极间距216限定为两个相邻栅极部件218之间的中心线与中心线间隔。外围逻辑电路210 还包括连接多条鳍式有源线212的多个有源接触件220,以形成各个FinFET的共同漏极/ 源极。
[0052] 图4A示出了可以实施为图2的SRAM单元202的六晶体管（6T)单端口（SP) SRAM单 元的示意图。参考图4A，该6T SP SRAM单元202包括作为上拉晶体管的两个P-FinFET(PU-l 和PU-2)、作为下拉晶体管的两个N-FinFET(ro-l和H)-2)以及作为传输栅极晶体管的两个 N-FinFET (PG-1和PG-2)。H)-l和PU-1连接为形成反相器（图4B中的反相器-1)。H)-2和 PU-2连接为形成另一反相器（图4B中的反相器-2)。使反相器（反相器-1和反相器-2) 交叉耦合以形成SRAM单元202的存储单元。图4A还示出了用于访问SRAM单元202的存 储单元的字线（WL)、位线（BL)和位线条（ftt, bit line bar，又称为反相位线）。
[0053] 在实践中，能够以多种方式物理地（例如，布局）实施图4A的SRAM单元202。以 下讨论会描述根据本发明的各个方面的SRAM单元202的三个实施例（即，SRAM单元202A、 202B和202C)的一些布局设计。本领域技术人员应当理解，这三个实施例仅仅为实例，且不 旨在限制所提供主题的创造性范围。
[0054] 图5示出了包括SRAM单元202A的SRAM宏102的布局的一部分的俯视图。参考图 5，SRAM单元202A被示出为具有矩形边界（虚线），该矩形边界具有第一尺寸（X间距）204A 和第二尺寸（Y间距）206A。该布局包括一个N阱有源区域和两个P阱有源区域，每个P阱 有源区域沿X方向分别位于N阱有源区域的每一侧。该布局还包括两条鳍式有源线222A和 224A，每个P阱有源区域中都具有一条鳍式有源线，两条鳍式有源线222A和224A沿Y方向 纵向地延伸并与SRAM单元202A重叠。该布局还包括位于N阱有源区域中的两条鳍式有源 线226A和228A，它们沿Y方向纵向地延伸并与SRAM单元202A部分地重叠。缩短鳍式有源 线226A和228A的长度以减小单元面积。这四条鳍式有源线222A、226A、228A和224A的边 与边间隔为鳍间距214的约两倍。在一些实施例中，这些鳍式有源线之间的间隔被设定为 鳍间距214的约2倍和2. 5倍之间，以在形成SRAM单元鳍式线时具有足够的设计裕度和工 艺裕度。在这些情况下，X间距204A仍能被维持为鳍间距214的整数倍。此外，该布局包 括两个栅极部件232A和234A，它们沿X方向纵向地延伸并与SRAM单元202A部分地重叠， 同时还在SRAM单元202A和相邻SRAM单元（未示出）之间共享；该布局还包括两个栅极部 件236A和238A，它们沿X方向在SRAM单元222A内纵向地延伸。上述栅极部件和鳍式有源 线共同限定了六个晶体管，即，图4中的PU-l/PU-2、ro-l/PD-2和PG-l/PG-2。Y间距206A 基本上等于传输栅极晶体管（PG-1或PG-2)间距与下拉晶体管（PD-1或H)-2)间距之和， 其中，晶体管的间距指的是晶体管的源极与漏极之间的距离。
[0055] 在实施例中，将Y间距206A设置为栅极间距216 (图3)的约两倍，而将X间距204A 设置为鳍间距214(图3)的约8倍、8. 5倍或9倍。这种设置考虑了下述事实：SRAM单元 202A与外围逻辑电路210之间的相应部件的适当对准提高了具有SRAM宏102 (图1和图2) 的半导体器件1〇〇的整体可制造性。例如，在光刻工艺期间，在SRAM单元202A与外围电路 210之间具有单个鳍间距的规则有助于提高鳍式有源线的临界尺寸均匀性。由于其紧凑性 布局，SRAM单元202A良好地适合于高密度嵌入式SRAM应用。在期望高存储单元密度的实 施例中，SRAM宏102 (图2)仅包括这种类型的SRAM单元，且将X间距204A设置为鳍间距 214(图3)的约8倍。在另一实施例中，将X间距204A设置为鳍间距214的约9倍。在一 些实施例中，将X间距204A设置为鳍间 距214的非整数倍，诸如8. 5倍。这通过将SRAM单 元202A配置在SRAM宏102 (图2)中可能实现：其中，四个相邻的SRAM单元202A具有的总 的X尺寸是鳍间距214的整数倍（例如，34X)。在放置SRAM单元202A时仍维持SRAM单 元202A与外围逻辑电路210之间的鳍式有源线的适当对准的这种灵活性是由本发明提供 的诸多益处中的一种。
[0056] 图6示出了 SRAM单元202B的布局的一部分，同时图7示出了 SRAM单元202C的 布局的一部分。SRAM单元202B和202C的多个方面与SRAM单元202A的多个方面类似，并 因此出于简化考虑而省略了论述。
[0057] 参考图6, SRAM单元202B示出具有矩形边界（虚线），该矩形边界具有第一尺寸 (X间距）204B和第二尺寸（Y间距）206B。SRAM单元202B与202A的一个差别在于：SRAM 单元202B包括位于两个P阱有源区域的每一个中的两条鳍式有源线222B-1/222B-2与 224B-1/224B-2。实际上，SRAM单元202B的晶体管PG-1/PG-2和PD-1/PD-2具有双鳍有源 线以增加电流源容量（current sourcing capability)。两个鳍222B-1和222B-2的边与边 间隔为一个鳍间距214,两个鳍224B-1和224B-2也同样如此。在本实施例中，X间距204B 比X间距204A(图5)大约两倍的鳍间距214(图3)。出于上文结合图5所述的相似原因， Y间距206B为栅极间距216的约两倍。在实施例中，X间距204B与Y间距206B之间的比 率在约2. 7至约2. 9的范围内。
[0058] 结合图7中的SRAM单元202C进行相似的观察：SRAM单元202C的晶体 管PG-1/PG-2和PD-1/TO-2分别具有三条鳍式有源线222C-1/222C-2/222C-3和 224C-1/224C-2/224C-3以增加电流源容量；X间距204C比X间距204A (图5)大约四倍的 鳍间距214(图3);并且Y间距206C为栅极间距216(图3)的约两倍。这三个鳍222C-1、 222C-2和222C-3的边与边间隔为一个鳍间距214,另三条鳍224C-l、224C-2和224C-3也 同样如此。
[0059] 图8示出了可以实施为如图2的SRAM单元202的两端口（TP) SRAM单元202D的 示意图。如图8所示，SRAM单元202D包括写入端口部分802和读出端口部分804。写入端 口部分802实际上为图4A所示的6T SP SRAM单元。读出端口部分804包括读出下拉晶体 管R_H)和读出传输栅极晶体管R_PG。
[0060] 在实践中，图8的SRAM单元202D能够以多种方式物理地（例如，布局）实施。图 9根据实施例示出了 SRAM单元202D的布局的一部分的俯视图。参考图9,写入端口部分 802的布局与SRAM单元202B (图6)的布局基本上相同，而读出端口部分804的布局包括均 为双鳍FinFET的晶体管R_H)和R_PG。两条鳍式有源线902-1和902-2的边与边间隔为 一个鳍间距214。SRAM单元202D的很多方面与上面结合图5至图7进行的论述相似，并因 此出于简化考虑而省略了其论述。在实施例中，为提高具有SRAM单元202D的SRAM宏102 的可制造性和电路密度，可将Y间距206D设置为栅极间距216的约两倍，而将X间距204D 设置为鳍间距214的整数倍（例如，15倍）。
[0061] 图10A和图10B根据一些实施例示出了到目前为止所论述的SRAM单元的金属布 线。图10A示出了电源线（CVdd)、位线（BL)和位线条（M )在第一金属层中进行布线，而 字线（WL)和地线（Vss)在第二金属层中进行布线。图10B示出字线（WL)在第一金属层中 进行布线；而电源线（CVdd)、位线（BL)、位线条（H )和地线（Vss)在第二金属层中进行 布线。在实施例中，第一金属层设置在第二金属层和相应的SRAM单元的有源区域之间。在 实施例中，通过层间通孔连接第一和第二金属层。
[0062] 在一些应用中，半导体器件可包括一个以上的SRAM宏。必须仔细考虑来确保每个 SRAM宏的可制造性和电路密度以及每个SRAM宏所在的器件层。本发明很好地适用于解决 这种问题。图11示出半导体器件100包括除SRAM宏102之外的另一 SRAM宏104。尽管 SRAM宏102与SRAM宏104在图11中并排示出，但是在实践中，两个SRAM宏可放置在半导 体器件100中的任何位置处。此外，这两个宏102和104可包括相同或不同类型的SRAM单 元。例如，SRAM宏102包括SRAM单元202A的阵列，而SRAM宏104包括SRAM单元202A、 202B、202C或202D的阵列。下面为半导体100的一些实施例，其中，将SRAM宏和外围逻辑 电路的各个尺寸设计为用于提高全芯片布局自动化、鳍式有源线临界尺寸均匀性和整体器 件可制造性。
[0063] 在实施例中，SRAM宏102包括SRAM单元202A(图5)的阵列，而SRAM宏104包 括SRAM单元202B (图6)的阵列。将X间距204B设置成约等于X间距204A与两倍的鳍间 距214 (图3)之和。在实施例中，将X间距204A设置为鳍间距214的约8倍并且将X间距 204B设置为鳍间距214的约10倍。在另一实施例中，将X间距204A设置为鳍间距214的 约8.5倍并且将X间距204B设置为鳍间距214的约10. 5倍。在又一实施例中，将X间距 204A设置为鳍间距214的约9倍并且将X间距204B设置为鳍间距214的约11倍。将Y间 距206A和Y间距206B都设置为栅极间距216的约两倍。此外，X间距204B与Y间距206B 的比率在约2. 7至约2. 9的范围内（诸如2. 8);并且X间距204A与Y间距206A的比率在 约2. 25至约2. 28的范围内（诸如2. 2667)。
[0064] 在实施例中，SRAM宏102包括SRAM单元202B (图6)的阵列，而SRAM宏104包括 SRAM单元202D (图9)的阵列。将X间距204B设置为鳍间距214 (图3)的约10. 5倍并且 将X间距204D设置为鳍间距214的约15倍。将Y间距206B和Y间距206D都设置为栅极 间距216的约两倍。
[0065] 在实施例中，SRAM宏102包括SRAM单元202B (图6)的阵列而SRAM宏104包括 SRAM单元202C(图7)的阵列。将X间距204C设置成约为X间距204B与两倍的鳍间距 214 (图3)之和。例如，将X间距204B设置为鳍间距214的约10倍并且将X间距204C设 置为鳍间距214的约12倍。又例如，将X间距204B设置为鳍间距214的约10. 5倍并且将 X间距204C设置为鳍间距214的约12. 5倍。
[0066] 图12A示出了组203(图2)的鳍式有源线，该组203包括四个相邻的SRAM单元 202A (图5)，即，单元R0、单元My、单元Mx和单元R180。将这四个单元布置成两行和两列。 虚线A-A表示它们沿X方向的边界，并且虚线B-B表示它们沿Y方向的边界。关于鳍式有源 线结构（单元内的有源线的形状、尺寸和位置），单元R0和单元My为单元Mx和单元R180 沿着线A-A的镜像，而单元R0和单元Mx为单元My和单元R180沿着线B-B的镜像。在本 发明中，如图12B所示，利用三个掩模（或中间掩模）1202、1204和1206使用间隔件光刻工 艺形成这些鳍式有源线。
[0067] 参考图12B，三个掩模1202、1204和1206为SRAM宏102 (及半导体器件100)的设 计布局的三个层。掩模1202限定用于形成间隔件的芯轴图案，掩模1204限定用于去除伪 间隔件（或伪鳍式线）的伪鳍切割图案，以及掩模1206限定了鳍端切割图案，例如，用来缩 短上拉晶体管（例如，图5中的PU-1和PU-2)的鳍式线。每个芯轴图案均具有沿Y方向纵 向地延伸的矩形形状（俯视图）。在实施例中，尽管未示出，但是每个芯轴图案都在至少四 个SRAM单元202A(参见图2)上方延伸。在实施例中，具有在每个SRAM单元202A上方延 伸的四个芯轴图案。关于芯轴图案结构（每个单元内的芯轴图案的形状、尺寸和位置），单 元R0和单元My为单元Mx和单元R180沿着线A-A的镜像,而单元R0和单元Mx为单元My 和单元R180的平移，即，沿X方向移动一个X间距204A。每个伪鳍切割图案1204同样为 沿Y方向纵向地延伸的矩形形状（俯视图）。鳍端切割图案1206设置在SRAM单元沿Y方 向的边界处以切割鳍式线，例如，用于减小PU-1和PU-2晶体管的有源区域。将图12A的布 局划分为三个掩模1202、1204和1206允许利用每个掩模1202、1204和1206制造密集和/ 或规则的图案，从而在光刻期间大大地提高了图案临界尺寸均匀性。
[0068] 图12C示出了叠置（superimpose)于组203的鳍式有源线上的相同组的栅极部 件。每个栅极部件均为沿X方向纵向地延伸的矩形形状。该栅极部件沿Y方向间隔开Y间距 206A的一半的间距。该栅极部件在鳍式有源线上方延伸以形成多个P-FinFET和N-FinFET。 关于栅极部件结构（每个单元内的栅极部件的形状、尺寸和位置），单元R0和单元My为单 元Mx和单元R180沿线A-A的镜像，而单元R0和单元Mx为单元My和单元R180沿线B-B 的镜像。
[0069] 图13根据实施例示出了采用掩模1202、1204和1206 (图12B)形成组203的鳍式 有源线（图12A)的方法1300。在方法1300之前、期间或之后，可进行额外的操作，而对于 该方法的附加实施例，可替换、省略或前后移动本文中所述的一些操作。结合图14至图24C 对方法1300进行描述。
[0070] 在操作1302中，方法1300 (图13)将介电层1404和1406沉积在硅衬底1402上 方（例如，半导体晶圆）。参考图14,图中示出了硅衬底1402和形成在其上的第一介电层 1404 (诸如氧化娃）和第二介电层1406 (诸如氮化娃）。适用于介电层1404和1406的材 料包括但不限于氧化硅、氮化硅、多晶硅、Si3N 4、SiON、TE0S、含氮氧化物、氮氧化物、高K材 料（K > 5)或它们的组合。由包括沉积的工序来形成介电层1404和1406。例如，通过热 氧化来形成氧化硅的第一介电层1404。由化学汽相沉积（CVD)来形成氮化硅（SiN)的第 二介电层1406。例如，使用包括六氯乙硅烷（HCD或Si2Cl6)、二氯硅烷（DCS或SiH 2Cl2)、双 (叔丁基氨基）硅烷（BTBAS或C8H22N2Si)和乙硅烷（DS或Si 2H6)的化学物质通过CVD来形 成SiN层。在实施例中，介电层1406的厚度为约20nm至约200nm。
[0071] 方法1300 (图13)继续进行操作1304,以在介电层1406中形成芯轴图案1502。参 考图15A(俯视图）和图15B(沿着图15A中的线A-A所截取的截面图），芯轴图案1502沿 着X方向均匀地分布。通过 利用包括光刻工艺和蚀刻工艺的工序图案化介电层1406来形 成芯轴图案1502。在本实施例中，使用旋涂工艺和软烘工艺在介电层1406上形成光刻胶 层。然后，使用掩模1202 (图12B)将光刻胶层曝光于辐射。使用曝光后烘焙（PEB)、显影和 硬烘使曝光的光刻胶层显影，从而在介电层1406上方形成图案化的光刻胶层。随后，穿过 图案化的光刻胶层的开口蚀刻介电层1406,从而形成图案化的介电层1406。此后，使用诸 如湿法剥离或等离子体灰化的合适工艺去除图案化的光刻胶层。在一个实例中，蚀刻工艺 包括应用干（或等离子体）蚀刻来去除图案化的光刻胶层的开口内的介电层1406。在另 一实例中，蚀刻工艺包括通过利用氢氟酸（HF)溶液的湿蚀刻来去除开口内的SiN层1406。 在上述光刻工艺期间，鉴于光学邻近效应，芯轴图案1502的图案规律性有助于提高图案临 界尺寸均匀性。
[0072] 方法1300 (图13)继续进行操作1306以形成间隔件1602。参考图16A (俯视图） 和图16B (沿图16A中的线A-A所截取的截面图），图中示出了形成在芯轴图案1502的侧壁 上的间隔件1602。间隔件1602包括与芯轴图案1502不同的一种或多种材料。在实施例 中，间隔件1602可包括介电材料，诸如氮化钛、氮化硅或氧化钛。适用于间隔件1602的其 他材料包括但不限于多晶硅、Si0 2、Si3N4、SiON、TE0S、含氮氧化物、氮氧化物、高K材料（K > 5)或它们的组合。通过包括沉积工艺和蚀刻工艺的多种工艺来可以形成间隔件1602。例 如，沉积工艺包括化学汽相沉积（CVD)工艺或物理汽相沉积（PVD)工艺。例如，蚀刻工艺包 括诸如等离子体蚀刻的各向异性蚀刻。
[0073] 方法1300 (图13)继续进行操作1308以去除芯轴图案1502。参考图17A (俯视 图）和图17B (沿着图17A中的A-A线所截取的截面图），例如，在通过选择性地调整的蚀刻 工艺以去除介电材料1406但没有去除间隔件材料，去除芯轴图案1502之后，间隔件1602 保持在介电层1404上方。蚀刻工艺可以是湿蚀刻、干蚀刻或它们的组合。
[0074] 方法1300 (图13)继续进行操作1310以在硅衬底1402中形成鳍式线1802。参考 图18B，图18B是沿着图18A中的A-A线所截取的截面图，利用间隔件1602作为蚀刻掩模来 蚀刻硅衬底1402。随后去除间隔件1602和介电层1404,从而在硅衬底1402中形成鳍式线 1802(图 18C)。
[0075] 方法1300 (图13)继续进行操作1312以利用掩模1204 (图12B)执行第一鳍切割 工艺，从而去除伪鳍式线。参考图19A(俯视图）和图19B(沿图19A中的A-A线所截取的 截面图），去除伪鳍式线1802D，从而使鳍式线1802A保留在硅衬底1402上。在本实施例 中，通过包括光刻工艺和蚀刻工艺的工序去除伪鳍式线1802D。例如，使用旋涂工艺和软烘 工艺在硅衬底上形成光刻胶层。然后，使用掩模1204使光刻胶层曝光于辐射，其中，图19A 的虚线表示要形成的开口。随后显影和剥离曝光的光刻胶层，从而形成图案化的光刻胶层。 由图案化的光刻胶层保护鳍式线1802A，而没有同样地保护伪鳍式线1802D。随后，通过图 案化的光刻胶层的开口来蚀刻伪鳍式线1802D。之后，使用诸如湿法剥离或等离子体灰化的 合适的工艺来去除图案化的光刻胶层。
[0076]方法1300 (图13)进行操作1314以利用掩模1206 (图12B)执行第二鳍切割工 艺，从而切割诸如图5的PU-1和PU-2的上拉晶体管的鳍式线。参考图20A(俯视图）和图 20B (沿图20A的A-A线所截取的截面图），去除鳍式线1802A横跨SRAM单元202A的边界 的多个部分，从而形成上拉晶体管TO-1和PU-2的缩短的鳍式线。在本实施例中，除第二鳍 切割工艺使用掩模1206外，第二鳍切割工艺与结合图19A和图19B论述的第一鳍切割工艺 类似。
[0077] 方法1300 (图13)继续进行操作1316以形成具有鳍式线1802A的最终器件。例 如，操作1316可包括注入用于阱和沟道掺杂的掺杂剂、形成栅极介电层、形成轻掺杂源极/ 漏极、形成栅叠层等。
[0078] 图21根据实施例示出了利用图12B的三个掩模1202U204和1206形成组203(图 12A)的鳍式有源线的方法2100。在方法2100之前、期间或之后，可进行附加操作，且对于该 方法的附加实施例，可替换、省略或前后移动一些操作。方法2100的一些操作与方法1300 的相应操作相同或相似，并因此出于简化考虑而省略其论述。
[0079] 在操作1308之后，方法2100(图21)已经形成了间隔件1602A和1602D (图22A和 图22B)，其中，间隔件1602A将用于形成鳍式有源线而间隔件1602D (伪间隔件）则不会。
[0080] 在操作2110中，方法2100 (图21)在掩模1204的帮助下例如通过上面参考图19A 和图19B所论述的光刻工艺和蚀刻工艺去除伪间隔件1602D，其中，选择性地调整蚀刻工艺 以去除间隔件材料（图22C)。
[0081] 在操作2112中，方法2100(图21)在掩模1206的帮助下切割横跨SRAM单元202A 的边界的间隔件1602A(图23A和图23B)。这可通过与上面参考图20A和图20B所论述的 光刻工艺和蚀刻工艺相似的工艺来完成，其中，选择性地调整蚀刻工艺以去除间隔件材料 (图 23B)。
[0082] 在操作2114中，方法2100 (图21)利用剩余的间隔件1602A作为蚀刻掩模来蚀刻 硅衬底1402(图24A和图24B)。随后去除间隔件1602A和介电层1404,从而在硅衬底1402 中形成用于晶体管TO-1/PU-2和PG-1/PG-2的鳍式线1802A(图24C)。
[0083] 方法2100 (图21)继续进行操作1316以形成如上所述的具有鳍式线1802A的最 终器件。
[0084] 图25A示出了组203(图2)的鳍式有源线，组203包括四个相邻的SRAM单元 202B (图6)，即，单元R0、单元My、单元Mx和单元R180。这四个单元被布置成两行和两列。 虚线A-A表示它们沿X方向的边界，而虚线B-B表示它们沿Y方向的边界。关于鳍式有源 线结构（单元内的有源线的形状、尺寸和位置），单元R0和单元My为单元Mx和单元R180 沿着线A-A的镜像，而单元R0和单元Mx为单元My和单元R180沿着线B-B的镜像。在本 发明中，如图25B所示，利用三个掩模2502、2504和2506使用间隔件光刻工艺形成这些鳍 式有源线。
[0085] 参考图25B，与图12B中的三个掩模1202U204和1206类似，三个掩模2502、2504 和2506为SRAM宏102 (及半导体器件100)的设计布局的三个层。掩模2502限定了用于 形成间隔件的芯轴图案，掩模2504限定了用于去除伪鳍式线（或伪间隔件）的伪鳍切割图 案，和掩模2506限定了用于缩短上拉晶体管（例如，图5中的PU-1和PU-2)的鳍式线的鳍 端切割图案。如图25B所示，芯轴图案沿X方向均匀地分布。每个芯轴图案均具有沿Y方 向纵向地延伸的矩形形状（俯视图）。在实施例中，尽管未示出，但每个芯轴图案均在至少 四个SRAM单元202B(参见图2)上方延伸。在本实施例中，布局包括在每个SRAM单元202B 上方延伸的五个芯轴图案。关于芯轴图案结构（每个单元内的芯轴图案的形状、尺寸和位 置），单元R0和单元My为单元Mx和单元R180沿着线A-A的镜像，而单元R0和单元Mx为 单元My和单元R180的平移，即，沿X方向移动一个X间距204B。每个伪鳍切割图案同样 为沿Y方向纵向地延伸的矩形形状（俯视图）。该鳍端切割图案沿Y方向设置在SRAM单 元202B的边界处并用于切割鳍式线，例如用于减小PU-1和PU-2晶体管的有源区域。将图 25A的布局划分为图25B的三个掩模允许利用掩模制造密集和/或规则的图案，从而在光刻 期间提高了图案临界尺寸均匀性。可利用图25B的掩模使用上述的方法1300 (图13)或方 法2100 (图21)的实施例来形成图25A的鳍式有源线。
[0086]图25C示出了叠置于组203中的鳍式有源线（图25A)上的相同组的栅极部件。每 个栅极部件均为沿X方向纵向地延伸的矩形形状。该栅极部件沿Y方向间隔开的间距约为 Y间距206B的一半。栅极部件在鳍式有源线上方延伸以形成多个P-FinFET和N-FinFET。 关于栅极部件结构（每个单元内的栅极部件的形状、尺寸和位置），单元R0和单元My为单 元Mx和单元R180沿着线A-A的镜像，而单元R0和单元Mx为单元My和单元R180沿着线 B-B的镜像。
[0087]尽管并非意欲进行限制，但本发明提供了诸多益处。例如，本发明限定了嵌入式 FinFET SRAM宏结构，其使得SRAM单元与外围逻辑电路之间的相应部件（例如，鳍式有源 线、栅极部件等）对准。例如，这种对准能够形成密集的鳍式有源线并实现单个鳍间距设 计。这种嵌入式FinFET SRAM宏结构的灵活性在于其可包括高密度SRAM单元、高电流SRAM 单元、单端口 SRAM单元、两端口 SRAM单元或它们的组合。因此，其能够配置于非常广泛的 应用中，诸如计算、通讯、手机和车载电子。本发明还教导了用于SRAM单元的一些实施例的 鳍式有源区域的布局设计及其制造方法。在一些实施例中，将鳍式有源区域布局划分为芯 轴图案层（掩模）和两个切割图案层（掩模）。芯轴图案为密集、平行的矩形形状，从而在 光刻工艺期间增强了临界尺寸均匀性。
[0088]在一个示例性方面中，本发明涉及集成电路（1C)布局。该1C布局包括第一矩形 区域，其中，第一矩形区域具有沿第一方向的较长边和沿第二方向的较短边，第二方向垂直 于第一方向；并且沿第一方向穿过第一矩形区域的第一虚线和沿第二方向穿过该几何中心 的第二虚线以逆时针顺序将第一矩形区域划分成第一、第二、第三和第四子区域，其中，第 一子区域位于第一矩形区域的右上方部分。该1C布局还包括位于1C布局的第一层中的至 少八个第一图案，其中，每个第一图案均为在第一矩形区域上方沿第二方向纵向地延伸的 矩形形状；第一图案沿第一方向彼此间隔开；第一图案的第一、第二、第三和第四部分分别 与第一、第二、第三和第四子区域重叠；第一图案的第一和第二部分为第一图案的相应的第 四部分和第三部分关于第一虚线的镜像；并且第一图案的第一和第四部分为第一图案的相 应的第二和第三部分的平移。该1C布局还包括位于1C布局的第二层的至少八个第二图 案，其中，每个第二图案均为沿第二方向纵向地延伸的矩形形状，第二图案沿第一方向彼此 间隔开，当第一和第二层叠置时，每个第二图案均与第一图案中的一个部分地重叠并完全 覆盖相应的第一图案的较长边。1C布局还包括位于1C布局的第三层的多个第三图案，其 中，每个第三图案均为矩形形状，第三图案彼此间隔开，当第一、第二和第三层叠置时，每个 第三图案均与第一图案中的一个部分地重叠并覆盖相应的第一图案中未被第二图案覆盖 的较长边的一部分。在上述1C布局中，第一、第二和第三图案用于共同地限定多个有源区 域以 形成晶体管；并且当第一、第二和第三层叠置时，多个有源区域被限定为沿着第一图案 中未被第二和第三图案覆盖的较长边。
[0089] 在另一示例性方面中，本发明涉及一种半导体器件。该半导体器件包括第一 SRAM 宏，其中，第一 SRAM宏包括第一多个单端口 SRAM单元和第二多个外围逻辑电路，第一多个 单端口 SRAM单元布置成具有沿第一方向的第一间距和沿第二方向的第二间距，第二方向 垂直于第一方向，第一多个单端口 SRAM单元包括由第一栅极部件和第一鳍式有源线形成 的FinFET晶体管，第二多个外围逻辑电路包括由第二栅极部件和第二鳍式有源线形成的 FinFET晶体管，第二栅极部件布置成具有沿第二方向的第三间距，并且第二鳍式有源线布 置成具有沿第一方向的第四间距。该半导体器件还包括第二SRAM宏，其中，第二SRAM宏包 括多个第三单端口 SRAM单元和第四多个外围逻辑电路，第三多个单端口 SRAM单元布置成 具有沿第一方向的第五间距和沿第二方向的第六间距，第三多个单端口 SRAM单元包括由 第三栅极部件和第三鳍式有源线形成的FinFET晶体管，第四多个外围逻辑电路包括由第 四栅极部件和第四鳍式有源线形成的FinFET晶体管，第四栅极部件布置成具有沿第二方 向的第三间距，第四鳍式有源线布置成具有沿第一方向的第四间距。在上述半导体器件中， 第二间距为第三间距的约两倍；第六间距大约与第二间距相同；并且第五间距比第一间距 大第四间距的约两倍。
[0090] 在另一示例性方面中，本发明涉及一种半导体器件。该半导体器件包括第一 SRAM 宏，其中，第一 SRAM宏包括第一多个单端口 SRAM单元和第二多个外围逻辑电路，第一多个 单端口 SRAM单元布置成具有沿第一方向的第一间距和沿第二方向的第二间距，第二方向 垂直于第一方向，第一多个单端口 SRAM单元包括由第一栅极部件和第一鳍式有源线形成 的第一 FinFET晶体管，第二多个外围逻辑电路包括由第二栅极部件和第二鳍式有源线形 成的第二FinFET晶体管，第二栅极部件布置成具有沿第二方向的第三间距，并且第二鳍式 有源线布置成具有沿第一方向的第四间距。该半导体器件还包括第二SRAM宏，其中，第二 SRAM宏包括第三多个两端口 SRAM单元和第四多个外围逻辑电路，第三多个两端口 SRAM单 元布置成具有沿第一方向的第五间距和沿第二方向的第六间距，第三多个外围逻辑电路包 括由第三栅极部件和第三鳍式有源线形成的第三FinFET晶体管，第四多个外围逻辑电路 包括由第四栅极部件和第四鳍式有源线形成的第四FinFET晶体管，该第四栅极部件布置 成具有沿第二方向的第三间距，并且第四鳍式有源线布置成具有沿第一方向的第四间距。 在上述半导体器件中，第二间距为第三间距的约两倍；第六间距大约与第二间距相同；第 一间距与第四间距之间的第一比率不是整数；而第五间距与第四间距之间的第二比率为整 数。
[0091] 前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本发明的 各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修 改用于与本文中介绍的实施例执行相同的目的和/或实现相同优点的其他工艺和结构。本 领域的技术人员还应该意识到，这种等效结构不背离本发明的精神和范围，并且在不背离 本发明的精神和范围的情况下，他们可以对本发明作出各种改变、替换和变更。
【主权项】
1. 一种集成电路（IC)布局，包括： 第一矩形区域，其中，所述第一矩形区域具有沿第一方向的较长边和沿第二方向的较 短边，所述第二方向垂直于所述第一方向；并且沿所述第一方向穿过所述第一矩形区域的 几何中心的第一虚线和沿所述第二方向穿过所述几何中心的第二虚线以逆时针顺序将所 述第一矩形区域划分为第一子区域、第二子区域、第三子区域和第四子区域，所述第一子区 域位于所述第一矩形区域的右上部分处； 至少八个第一图案，位于所述IC布局的第一层中，其中，每个所述第一图案均为沿所 述第二方向在所述第一矩形区域上方纵向地延伸的矩形形状；所述第一图案沿所述第一方 向彼此地间隔开；所述第一图案的第一部分、第二部分、第三部分和第四部分分别与所述第 一子区域、所述第二子区域、所述第三子区域和所述第四子区域重叠；所述第一图案的第一 部分和第二部分为所述第一图案的相应的第四部分和第三部分关于所述第一虚线的镜像； 并且所述第一图案的第一部分和第四部分为所述第一图案的相应的第二部分和第三部分 的平移； 至少八个第二图案，位于所述IC布局的第二层中，其中，每个所述第二图案均为沿所 述第二方向纵向地延伸的矩形形状，所述第二图案沿所述第一方向彼此间隔开，当所述第 一层与所述第二层叠置时，每个所述第二图案均与所述第一图案中的一个部分地重叠并完 全覆盖相应的第一图案的较长边；以及 多个第三图案，位于所述IC布局的第三层中，其中，每个所述第三图案均为矩形形状， 所述第三图案彼此间隔开，当所述第一层、所述第二层和所述第三层叠置时，每个所述第三 图案均与所述第一图案中的一个部分地重叠并覆盖所述相应的第一图案中未被所述第二 图案覆盖的较长边的一部分， 其中： 所述第一图案、所述第二图案和所述第三图案用于共同地限定多个有源区域以形成晶 体管；并且 当所述第一层、所述第二层和所述第三层叠置时，沿着所述第一图案中未被所述第二 图案和所述第三图案覆盖的较长边限定所述多个有源区域。2. 根据权利要求1所述的IC布局，其中，所述有源区域是用于形成FinFET型晶体管的 鳍式有源线。3. 根据权利要求1所述的IC布局，还包括： 位于所述IC布局的栅极层中的多个栅极部件， 其中，每个所述栅极部件均为沿所述第一方向纵向地延伸的矩形形状；所述栅极部件 沿所述第二方向彼此间隔开栅极间距；所述栅极部件的第一部分、第二部分、第三部分和第 四部分分别与所述第一子区域、所述第二子区域、所述第三子区域和所述第四子区域重叠； 所述栅极部件的第一部分和第二部分为所述栅极部件的相应的第四部分和第三部分关于 所述第一虚线的镜像；所述栅极部件的第一部分和第四部分为所述栅极的相应的第二部分 和第三部分关于所述第二虚线的镜像；一些所述栅极部件用于形成具有相应的有源区域的 P型晶体管而一些所述栅极部件用于形成具有相应的有源区域的N型晶体管。4. 根据权利要求3所述的IC布局，其中，所述栅极部件和所述有源区域在每个子区域 中形成至少六个晶体管，并且所述每个子区域中的所述至少六个晶体管形成SRAM单元。5. 根据权利要求4所述的IC布局，其中，所述每个子区域中的所述至少六个晶体管为 FinFET晶体管。6. 根据权利要求1所述的IC布局，还包括第二矩形区域，所述第二矩形区域与所述第 一矩形区域基本上相同并且与沿所述第二方向延伸的所述第一矩形区域并排设置，其中， 所述第一图案和所述第二图案至少在所述第一矩形区域和所述第二矩形区域上方延伸。7. 根据权利要求1所述的IC布局，其中，八个第一图案在所述第一矩形区域上方延伸， 并且当所述第一层与所述第二层叠置时，所述八个第一图案中的每个均与所述第二图案中 的一个重叠。8. 根据权利要求1所述的IC布局，其中，十个第一图案在所述第一矩形区域上方延伸， 并且当所述第一层与所述第二层叠置时，所述十个第一图案中的两个与所述第二图案中的 任意一个都不重叠。9. 一种半导体器件，包括： 第一 SRAM宏，其中，所述第一 SRAM宏包括第一多个单端口 SRAM单元和第二多个外围 逻辑电路，所述第一多个单端口 SRAM单元布置成具有沿第一方向的第一间距和沿第二方 向的第二间距，所述第二方向垂直于所述第一方向，所述第一多个单端口 SRAM单元包括由 第一栅极部件和第一鳍式有源线所形成的FinFET晶体管，所述第二多个外围逻辑电路包 括由第二栅极部件和第二鳍式有源线所形成的FinFET晶体管，所述第二栅极部件布置成 具有沿所述第二方向的第三间距，并且所述第二鳍式有源线布置成具有沿所述第一方向的 第四间距；以及 第二SRAM宏，其中，所述第二SRAM宏包括第三多个单端口 SRAM单元和第四多个外围 逻辑电路，所述第三多个单端口 SRAM单元布置成具有沿所述第一方向的第五间距和沿所 述第二方向的第六间距，所述第三多个单端口 SRAM单元包括由第三栅极部件和第三鳍式 有源线所形成的FinFET晶体管，所述第四多个外围逻辑电路包括由第四栅极部件和第四 鳍式有源线所形成的FinFET晶体管，所述第四栅极部件布置成具有沿所述第二方向的第 三间距，并且所述第四鳍式有源线布置成具有沿所述第一方向的第四间距， 其中： 所述第二间距为所述第三间距的约两倍； 所述第六间距大约与所述第二间距相同；并且 所述第五间距比所述第一间距大大约两倍的所述第四间距。10. -种半导体器件，包括： 第一 SRAM宏，其中，所述第一 SRAM宏包括第一多个单端口 SRAM单元和第二多个外围 逻辑电路，所述第一多个单端口 SRAM单元布置成具有沿第一方向的第一间距和沿第二方 向的第二间距，所述第二方向垂直于所述第一方向，所述第一多个单端口 SRAM单元包括由 第一栅极部件和第一鳍式有源线所形成的第一 FinFET晶体管，所述第二多个外围逻辑电 路包括由第二栅极部件和第二鳍式有源线所形成的第二FinFET晶体管，所述第二栅极部 件布置成具有沿所述第二方向的第三间距，并且所述第二鳍式有源线布置成具有沿所述第 一方向的第四间距；以及 第二SRAM宏，其中，所述第二SRAM宏包括第三多个两端口 SRAM单元和第四多个外围 逻辑电路，所述第三多个两端口 SRAM单元布置成具有沿所述第一方向的第五间距和沿所 述第二方向的第六间距，所述第三多个两端口 SRAM单元包括由第三栅极部件和第三鳍式 有源线所形成的第三FinFET晶体管，所述第四多个外围逻辑电路包括由第四栅极部件和 第四鳍式有源线所形成的第四FinFET晶体管，所述第四栅极部件布置成具有沿所述第二 方向的第三间距，并且所述第四鳍式有源线布置成具有沿所述第一方向的第四间距， 其中： 所述第二间距为所述第三间距的约两倍； 所述第六间距大约与所述第二间距相同； 所述第一间距与所述第四间距之间的第一比率不是整数；并且 所述第五间距与所述第四间距之间的第二比率是整数。
【专利摘要】本发明提供了一种嵌入式FinFET SRAM结构及其制造方法。该嵌入式FinFET SRAM结构包括SRAM单元的阵列。该SRAM单元具有沿第一方向的第一间距和沿第二方向的第二间距，其中第二方向垂直于第一方向。第一和第二间距被配置为以便SRAM单元的鳍式有源线和栅极部件与外围逻辑电路的鳍式有源线和栅极部件对准。SRAM结构的布局包括三层，其中，第一层限定了用于形成鳍的芯轴图案，第二层限定了用于去除伪鳍的第一切割图案，和第三层限定了用于缩短鳍端的第二切割图案。这三层共同地限定了SRAM结构的鳍式有源线。
【IPC分类】H01L29/10, H01L21/8244, H01L27/11, H01L29/78
【公开号】CN104882444
【申请号】CN201410187533
【发明人】廖忠志
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年9月2日
【申请日】2014年5月5日
【公告号】US20150243667