一种漏区嵌入反型层的半浮栅器件及制造方法

一种漏区嵌入反型层的半浮栅器件及制造方法
【技术领域】
[0001]本发明属于半导体存储器技术领域。本发明涉及一种采用漏区嵌入反型层作的半浮栅器件(Sem1-Floating Gate transistor)及制造方法。
【背景技术】
[0002]存储器为电子产品的基础核心芯片之一，广泛应用于各类电子产品，包括手机、移动手持产品等，其中非挥发性存储器(Nonvolatile memory, NVM)具有可以在断电情况的长期存储数据的特点。现有技术中非挥发性存储器的主流结构是浮栅晶体管。
[0003]为了进一步提高浮栅半导体存储器的性能，提出了半浮栅晶体管(Sem1-FloatingGate Transistor, SFGT)的概念，在器件漏区与浮栅晶体管的绝缘层处开一个窗口，通过嵌入隧穿场效应晶体管(Tunneling Field Effect Transistor, TFET)对浮栅进行充放电。半浮栅晶体管利用隧穿晶体管的带间隧穿机制(Band-to-Band Tunneling)降低了器件的工作电压，提高了器件的存储速度。
[0004]作为传统静态存储器的SRAM，需用6个MOSFET晶体管才能构成一个存储单元，所以集成度较低，占用面积大。半浮栅晶体管可以由单个晶体管构成一个存储单元，存储速度接近由6个晶体管构成的SRAM存储单元。半浮栅存储器能够取代部分的静态随机存储器(SRAM)。由半浮栅晶体管(SFGT)构成的SRAM单元面积更小，密度相比传统SRAM大约可提高10倍。
[0005]作为传统动态随机存储器(DRAM)，其基本单元由ITlC构成，也就是一个晶体管加一个电容的结构。由于该电容需要保持一定电荷量来有效地存储数据信息，因此无法像MOSFET那样持续缩小尺寸。现有技术上，通常采用挖“深槽”等手段来制造特殊结构的电容以尽量缩小其占用面积。但随着存储密度的提升，电容加工的技术难度和成本大幅度提高。因此，业界一直在寻找可以用于制造DRAM的无电容器件技术，而半浮栅晶体管构成的DRAM无需电容器便可实现传统DRAM全部功能，不但成本大幅降低，而且集成度更高，读写速度更快。因此半浮栅晶体管还可以应用于动态随机存储器(DRAM)领域。
[0006]现有技术的半浮栅器件的剖面示意图如图1所示，其包括:在半导体衬底100，其材料可以是可以为单晶硅、多晶硅或者绝缘体上的硅；在衬底内形成有源区和场氧区101;在有源区内形成具有半导体衬底相反掺杂类型的源区102和漏区103 ;在半导体衬底100内、介于源区102和漏区103之间形成有器件的平面沟道区116，平面沟道区116是该半导体存储器在进行工作时形成的反型层；在源区102和漏区103内还分别形成与源、漏区相同掺杂的高浓度的掺杂区111和掺杂区112。
[0007]在源区102、沟道区116和漏区103之上形成有第一层绝缘层104 ;在漏区103范围内的第一层绝缘层104上开口，形成浮栅开口区域105 ;上面再覆盖有作为电荷存储节点的浮栅107，浮栅107具有与漏区103相反的掺杂类型；浮栅107中掺杂杂质会通过浮栅开口区域105扩散至漏区103中形成扩散区106，从而通过浮栅开口区域105在浮栅107与漏区103之间形成一个PN结二极管。
[0008]浮栅107和第一层绝缘层104侧壁由第二层绝缘层108包裹；第二层绝缘层108在衬底表面延伸至覆盖部分源区102和部分漏区103，以及整个平面沟道区116 ;在第二层绝缘层108上覆盖器件的控制栅109 ;控制栅109的两侧还形成有侧墙110。该半导体存储器还包括由导电材料形成的用于将源区102、控制栅109、漏区103、半导体衬底100与外部电极相连接的源区的接触113、控制栅的接触114、漏区接触115和衬底接触117，具体如图1所示。
[0009]实际运用中，以N型半浮栅器件为例，当控制栅109施加负偏压并且漏区103施加正偏压时，扩散区106、漏区103与漏区掺杂区112形成一个嵌入TFET，此时TFET形成P型沟道，沟道位置如图1中虚线AA’所示，带间隧穿发生在漏区103与漏区扩散区112之间，此时电流由漏区掺杂区112经过沟道流入半浮栅107之中，半浮栅中的电荷增加，该过程即为写入逻辑“I”；当控制栅109施加正偏压并且漏区103施加负偏压，扩散区106与漏区103构成的PN结二极管正偏，使得半浮栅107中存储的电荷释放，半浮栅中的电荷减少，该过程即为写入逻辑“O”的过程。这样电荷注入和释放过程不同于传统浮栅器件工作模式，使得器件的工作电压大大降低，存储速度得以提高。当控制栅未施加电压并且漏极施加正偏压时，由于沟道中价带低于漏区中导带，沟道中的电子不具备发生带间隧穿的条件。只有当控制栅施加负电压并且漏极施加正偏压时，嵌入TFET沟道中的能带随着负电压的增加而上升，当嵌入TFET沟道中的价带高于漏区中导带，沟道中的电子就直接隧穿到漏区，即发生带间隧穿。但是，半浮栅器件中由于沟道与漏区之间的杂质浓度梯度分布不是理想的突变掺杂分布，沟道区与漏区之间的横向电场强度不高，这造成了该种结构的隧穿发生率不高，从而导致整个半浮栅器件的读写速度并不快。
[0010]由此可见，现有技术的半浮栅晶体管SFGT有如下缺陷:
[0011]I)嵌入TFET的带间隧穿发生率不高，导致器件存储速度降低。2)在发生带间隧穿时，由于嵌入TFET的双极效应造成漏电较大。

【发明内容】

[0012]本发明所要解决的技术问题是提高半浮栅晶体管中嵌入隧穿场效应晶体管TFET的带间隧穿发生率，降低其发生带间隧穿时的漏电。
[0013]为解决上述技术问题，提出的解决方案为提出供一种漏区嵌入反型层的半浮栅器件，包括:半导体衬底，位于半导体衬底的有源区和场氧区，有源区内有平面沟道区和分别位于其两边的源区和漏区，漏区表面有内含浮栅开口的第一绝缘层，浮栅位于漏区上方，覆盖浮栅开口及第一绝缘层，浮栅开口下方的漏区内有扩散区，第二绝缘层覆盖整个浮栅，整个平面沟道区以及部分源区和漏区表面，控制栅位于第二绝缘层上方，控制栅两侧覆盖侧墙，重掺杂源区和重掺杂漏区分别位于侧墙外围的源区和漏区内，重掺杂漏区与浮栅开口下方的扩散区之间形成嵌入隧穿晶体管沟道区，还包括与控制栅、重掺杂源区、重掺杂漏区和衬底底部的接触孔相连，共同构成器件栅极、源极、漏极和衬底引出的金属连线，其特征在于，漏区内隧穿晶体管沟道区与重掺杂漏区之间嵌入反型层；
[0014]可选的，所述半导体衬底为单晶硅、多晶硅或绝缘体上的硅；
[0015]可选的，所述第一绝缘层和第二绝缘层由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料构成；
[0016]可选的，所述浮栅为掺杂多晶硅，所述控制栅为掺杂多晶硅、金属或者合金；
[0017]可选的，所述衬底，漏区内浮栅开口下方的扩散区，浮栅以及嵌入反型层的掺杂相同，为第一种掺杂类型，所述源漏区，重掺源漏区和控制栅的掺杂相同，为第二种掺杂类型；
[0018]优选的，所述第一种掺杂类型为P型，则第二种掺杂类型为N型，或者第一种掺杂类型为N型，则第二种掺杂类型为P型。
[0019]本发明提出一种漏区嵌入反型层的半浮栅器件的制造方法，步骤包括:
[0020]I)半导体衬底中形成有源区和场氧区；
[0021]2)在有源区两侧形成漏区和源区；
[0022]3)半导体衬底表面形成有浮栅开口的第一绝缘层，浮栅开口位于漏区内，在浮栅开口下方的漏区形成扩散区；
[0023]4)淀积、掺杂多晶硅，通过光刻和刻蚀形成浮栅，覆盖浮栅开口 ；
[0024]5)依次淀积第二绝缘层材料和控制栅材料；
[0025]6)通过光刻和刻蚀形成包裹浮栅的第二绝缘层和控制栅，叠加的第二绝缘层和控制栅一端覆盖部分漏区，另一端延伸并覆盖部分非漏区的有源区；
[0026] 7)在位于漏区内的第二绝缘层和控制栅叠加层边缘，通过斜角注入工艺形成嵌入反型层；
[0027]8)在控制栅两侧形成侧墙；
[0028]9)通过离子注入工艺，在控制栅两侧形成分别位于漏区内一侧的重掺杂漏区和位于源区内一侧的重掺杂源区；
[0029]10)形成漏区、控制栅、源区和半导体衬底的引出极；
[0030]可选的，所述步骤2仅在有源区的一侧形成漏区，有源区另一侧的源区由步骤9的重掺杂注入形成；
[0031]可选的，所述步骤5的控制栅材料是掺杂多晶硅、金属或合金；
[0032]可选的，所述步骤7中的斜角注入，其注入角度为10?45度。
[0033]本发明的半浮栅存储器，剖面结构如图2所示。与现有技术的半浮栅嵌入隧穿场效应晶体管的不同之处在于，在重掺杂漏区212面向扩散区206的侧边，通过斜角离子注入形成了嵌入式反型层218。发生隧穿的沟道沿着虚线BB’走向。
[0034]本发明的半浮栅存储器在漏区嵌入反型层，相较与现有技术的半浮栅器件，在提高隧穿发生率并由此提高存储速度方面有明显的技术优势。图3给出了本发明的半浮栅与现有技术的半浮栅嵌入TFET在未发生隧穿时沿着沟道反向的能带对比图。所述沟道分别是图1的AA’和图2的BB’位置。SFG为现有技术的半浮栅嵌入TFET，New SFG为本发明提出含漏区嵌入反型层的半浮栅存储器。以N型器件为例，从图中可以看出本发明提出存储器因为在漏区增加了嵌入反型层，其在漏区与沟道表面的能带比现有技术的能带更加陡直，这样便可以提高隧穿结的横向电场，使隧穿结的宽度减小，从而提高隧穿的发生率，进一步提高了整个半浮栅器件的读取速度。
[0035]进一步的，漏区增加了嵌入反型层同时还减小了由扩散区和漏区组成的PN结所引入的双极效应，使得隧穿发生时的漏电减小。
[0036]综上所述，本发明所提出的半浮栅器件，其器件结构上比现有技术的嵌入隧穿场效应晶体管具有如下技术优势:
[0037]I)漏区嵌入反型层形成比原先漏区掺杂更加突变的浓度分布，增加了沟道与漏区之间横向电场，减小了隧穿结的宽度，提高了提高带间隧穿的发生率，从而提高了半浮栅器件的读写速度。
[0038]2)漏区嵌入反型层可以减小嵌入TFET在发生隧穿时的双极效应，减小漏电。
[0039]本发明所提出的半浮栅器件的制造方法，与常规存储器的制造完全相兼容，易于在生产中推广。其中用于实现嵌入反型层的斜角注入，其注入的倾斜角度也是传统工艺中经常用到的条件。因此，本发明的方法不会增加制造成本，更不会提高制造难度，但按本发明方法制造的存储器确比现有技术的产品在提高读取速度和降低漏电方面有了很大的进步，O
【附图说明】
[0040]图1是现有技术的一种半导体存储器的剖面图。
[0041]图2为本发明提出的半浮栅器件的剖面图。
[0042]图3为图1中AA’剖面的能带图与图2中BB’剖面的能带对比图。
[0043]图4为为本发明提出的半浮栅器件制备方法的流程示意图。
[0044]图5至图14为本发明提出的半浮栅器件制备方法工艺步骤的示意图。
【具体实施方式】
[0045]为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
[0046]其次，本发明利用示意图进行详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。
[0047]本发明提出的漏区嵌入反型层的半浮栅器件，包括:半导体衬底，位于半导体衬底的有源区和场氧区，有源区内有平面沟道区和分别位于其两边的源区和漏区，漏区表面有内含浮栅开口的第一绝缘层，浮栅位于漏区上方，覆盖浮栅开口及第一绝缘层，浮栅开口下方的漏区内有扩散区，第二绝缘层覆盖整个浮栅，整个平面沟道区以及部分源区和漏区表面，控制栅位于第二绝缘层上方，控制栅两侧覆盖侧墙，重掺杂源区和重掺杂漏区分别位于侧墙外围的源区和漏区内，重掺杂漏区与浮栅开口下方的扩散区之间形成嵌入隧穿晶体管沟道区，还包括与控制栅、重掺杂源区、重掺杂漏区和衬底底部的接触孔相连，共同构成器件栅极、源极、漏极和衬底引出的金属连线，其特征在于，漏区内嵌入隧穿晶体管沟道区与重掺杂漏区之间嵌入反型层。
[0048]本发明提出的漏区嵌入式反型层的半浮栅存储器的具体制造步骤流程图如图4所示。
[0049]请参阅图2，图2为实施例半浮栅器件的剖面示意图，显示的是其沿着器件沟道长度方向的剖面。本实施例中的半浮栅器件包括:P型掺杂的半导体衬底200，位于半导体衬底200两侧的场氧化层201，位于半导体衬底200上的N型轻掺杂源区202和N型轻掺杂漏区203，覆盖在轻掺杂漏区203表面的第一绝缘层204，在靠近轻掺杂漏区203 —侧的上方的第一绝缘层204中具有一浮栅开口 205，位于第一绝缘层204表面和覆盖浮栅开口 205的P型掺杂的浮栅207，浮栅207中的P型掺杂杂质会通过浮栅开口 205经离子注入至轻掺杂漏区203中而形成P型掺杂浓度的扩散区206，
[0050]第二绝缘层208被N型掺杂的控制栅209包裹，两者的叠加层沿剖面两边，一端延伸覆盖部分漏区，另一端延伸并覆盖部分非漏区的有源区；控制栅209两侧有侧墙210，在侧墙210外侧的N型轻掺杂源区202和N型轻掺杂漏区203中形成具有N型重掺杂源区211、N型重掺杂漏区212、P型反型嵌入层218，重掺杂源区211、重掺杂漏区212、控制栅209作为半浮栅器件的源、漏、栅极和半导体衬底分别有金属连线引出。
[0051]本实施例中，半导体衬底200的材料可以为单晶硅、多晶硅或者绝缘体上的硅衬底；第一层绝缘层的材料可以由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料形成。浮栅的材料可以为第一种掺杂类型的多晶硅，在本实施例中为P型掺杂的多晶硅，控制栅可以由第二种掺杂类型的多晶硅、金属或者合金形成，在本实施例中可以为N型掺杂的多晶硅；第二绝缘层的材料可以由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料形成。
[0052]以下结合附图5-14和具体实施例对本发明的半浮栅存储器的制备方法作进一步详细说明。
[0053]步骤1:请参阅图5，在具有第一种掺杂类型的半导体衬底300中形成有源区和场氧区。
[0054]具体的，在P型掺杂的半导体衬底300中通过浅沟槽隔离工艺形成场氧区301和有源区302 ;这里，以半导体衬底为P型掺杂的硅衬底为例。
[0055]步骤2:请参阅图6，经光刻工艺和离子注入工艺，在有源区中一侧形成具有第二种掺杂类型的轻掺杂漏区。
[0056]具体的，在半导体衬底300表面先形成一层硬掩膜层，再涂光刻胶层；然后经光刻和刻蚀工艺，在光刻胶层和硬掩膜层中形成轻掺杂漏区图案；以光刻胶和硬掩膜层为掩膜，向有源区中注入N型掺杂离子，从而在有源区中形成N型轻掺杂和漏区303，最后，去除光刻胶层和硬掩膜层。
[0057]同样，也可以在形成轻掺杂漏区的同时在有源区中的另一侧形成相同掺杂类型的轻掺杂源区。
[0058]步骤3:请参阅图7，在半导体衬底表面形成具有浮栅开口的第一绝缘层，通过浮栅开口区域在浮栅开口下方的轻掺杂漏区中离子注入形成P型扩散区。
[0059]具体的，首先，在半导体衬底表面300淀积第一绝缘层304 ;然后，涂覆一层光刻胶和硬掩膜层，经光刻和刻蚀工艺，在第一绝缘层304中刻蚀出浮栅开口 305，浮栅开口 305位于漏区303的一侧；接着，通过离子注入工艺在浮栅开口下方的轻掺杂漏区中形成P型扩散区306 ;最后，去除残留的光刻胶和硬掩膜层。第一绝缘层的材料可以由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料形成。
[0060]步骤 4:请参阅图8，在具有浮栅开口的第一绝缘层上形成浮栅。
[0061]具体的，在完成步骤03的半导体衬底300表面淀积一层多晶娃层，并对多晶娃层进行P型掺杂离子注入工艺；然后，在多晶硅层上涂覆光刻胶，经光刻工艺，在光刻胶中形成浮栅的图案，也即是定义出浮栅的位置；接着，以光刻胶为掩膜，刻蚀多晶硅层和第一绝缘层304，从而形成P型掺杂的浮栅306。这里，多晶硅层需要填满浮栅开口 305区域，保证浮栅开口 305区域中没有孔洞；最后，去除剩余的光刻胶。
[0062]步骤5:请参阅图9，在完成步骤04的半导体衬底上依次淀积第二绝缘层材料和控制栅材料。
[0063]具体的，通过淀积工艺形成第二绝缘层和第二导电层。第二层绝缘层材料309可以由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料形成，控制栅材料310覆盖于第二绝缘层材料309上，控制栅材料310为N型多晶硅。
[0064]步骤6:请参阅图10，经光刻和刻蚀工艺，形成覆盖于浮栅和凹槽区域的第二绝缘层和控制栅。
[0065]具体的，在控制栅材料310上涂覆光刻胶，经光刻，在光刻胶中形成控制栅图案；以光刻胶为掩膜，刻蚀控制栅材料310和第二绝缘层材料309从而形成控制栅311和第二绝缘层312 ;最后，去除残余的光刻胶。
[0066]本实施例中控制栅由多晶硅构成。
[0067]步骤7:请参阅图11，通过斜角注入工艺形成漏区嵌入反型注入层。
[0068]具体的，在控制栅材料310上涂覆光刻胶，经光刻覆盖住源区和控制栅区域；以光刻胶为掩膜，通过斜角注入工艺在控制栅下方轻掺杂漏区中形成反型注入层318，注入角度为10?45° ;最后，去除残余的光刻胶。
[0069]步骤8:请参阅图12，在控制栅两侧形成侧墙。
[0070]具体的，在完成步骤07的半导体衬底300上淀积侧墙绝缘层，经光刻和刻蚀工艺，暴露出其底部的控制栅311，仅保留在控制栅311两侧的该第三绝缘层部分，从而在控制栅311两侧形成侧墙313 ;侧墙绝缘层的材料可以为氧化硅或氮化硅。
[0071]步骤9:请参阅图13，对控制栅和未被控制栅覆盖的半导体衬底进行第二种掺杂类型的离子注入，形成位于控制栅与轻掺杂漏区相对一侧的重掺杂源区314、具有第二种掺杂类型的控制栅311、以及在漏区一侧的重掺杂漏区315。
[0072]具体的，本实施例中，进行N型掺杂离子注入，在轻掺杂源区302和轻掺杂漏区303中分别形成N型重掺杂源区314和N型重掺杂漏区315 ;N型重掺杂漏区315位于轻掺杂漏区303中的与扩散区307相对的一侧。
[0073]需要说明，如果步骤2同时形成了轻掺杂的漏区和源区，注入形成的重掺杂源区314便位于轻掺杂源区内。
[0074]步骤10:请参阅图14，形成重掺杂源区、重掺杂漏区、控制栅和半导体衬底的引出极。
[0075]具体的，重掺杂源区、重掺杂漏区、控制栅和半导体衬底的引出极316、317、319、320的形成方法是为本领域技术人员可以知晓的，在这里不再赘述。
[0076]综上所述，本发明的半浮栅器件及其制备方法，由于漏区嵌入了反型层，增加了控制栅下方嵌入TFET的沟道与漏区之间横向电场，减小隧穿结的宽度，提高了隧穿发生率，提高了整个半浮栅器件的读取速度；同时漏区增加了嵌入反型层可以减小嵌入隧穿场效应晶体管的双极效应，使得漏电减小。
[0077]虽然本发明已以较佳实施例揭示如上，然所述实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。
【主权项】
1.一种漏区嵌入反型层的半浮栅器件，包括:半导体衬底，位于半导体衬底的有源区和场氧区，有源区内有平面沟道区和分别位于其两边的源区和漏区，漏区表面有内含浮栅开口的第一绝缘层，浮栅位于漏区上方，覆盖浮栅开口及第一绝缘层，浮栅开口下方的漏区内有扩散区，第二绝缘层覆盖整个浮栅，整个平面沟道区以及部分源区和漏区表面，控制栅位于第二绝缘层上方，控制栅两侧覆盖侧墙，重掺杂源区和重掺杂漏区分别位于侧墙外围的源区和漏区内，重掺杂漏区与浮栅开口下方的扩散区之间形成嵌入隧穿晶体管沟道区，还包括与控制栅、重掺杂源区、重掺杂漏区和衬底底部的接触孔相连，共同构成器件栅极、源极、漏极和衬底引出的金属连线，其特征在于，漏区内隧穿晶体管沟道区与重掺杂漏区之间嵌入反型层。2.如权利要求1所述的一种漏区嵌入反型层的半浮栅器件，其特征在于，所述半导体衬底为单晶硅、多晶硅或绝缘体上的硅。3.如权利要求1所述的一种漏区嵌入反型层的半浮栅器件，其特征在于，所述第一绝缘层和第二绝缘层由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料构成。4.如权利要求1所述的一种漏区嵌入反型层的半浮栅器件，其特征在于，所述浮栅为掺杂多晶硅，所述控制栅为掺杂多晶硅、金属或者合金。5.如权利要求1所述的一种漏区嵌入反型层的半浮栅器件，其特征在于，所述衬底，漏区内浮栅开口下方的扩散区，浮栅以及嵌入反型层的掺杂相同，为第一种掺杂类型，所述源漏区，重掺源漏区和控制栅的掺杂相同，为第二种掺杂类型。6.如权利要求5所述的一种漏区嵌入反型层的半浮栅器件，其特征在于，所述第一种掺杂类型为P型，则第二种掺杂类型为N型，或者第一种掺杂类型为N型，则第二种掺杂类型为P型。7.如权利要求1所述的一种漏区嵌入反型层的半浮栅器件的制造方法，步骤包括: 1)半导体衬底中形成有源区和场氧区； 2)在有源区两侧形成漏区和源区； 3)半导体衬底表面形成有浮栅开口的第一绝缘层，浮栅开口位于漏区内，在浮栅开口下方的漏区形成扩散区； 4)淀积、掺杂多晶硅，通过光刻和刻蚀形成浮栅，覆盖浮栅开口； 5)依次淀积第二绝缘层材料和控制栅材料； 6)通过光刻和刻蚀形成包裹浮栅的第二绝缘层和控制栅，叠加的第二绝缘层和控制栅一端覆盖部分漏区，另一端延伸并覆盖部分非漏区的有源区； 7)在位于漏区内的第二绝缘层和控制栅叠加层边缘，通过斜角注入工艺形成嵌入反型层； 8)在控制栅两侧形成侧墙； 9)通过离子注入工艺，在控制栅两侧形成分别位于漏区内一侧的重掺杂漏区和位于源区内一侧的重掺杂源区； 10)形成漏区、控制栅、源区和半导体衬底的引出极。8.如权利要求7所述的一种漏区嵌入反型层的制造方法，其特征在于，所述步骤2仅在有源区的一侧形成漏区，有源区另一侧的源区由步骤9的重掺杂注入形成。9.如权利要求7所述的一种漏区嵌入反型层的制造方法，其特征在于，所述步骤5的控制栅材料是掺杂多晶硅、金属或者合金。10.如权利要求7所述的一种漏区嵌入反型层的制造方法，其特征在于，所述步骤7中的斜角注入，其注入角度为10?45度。
【专利摘要】本发明提出一种漏区嵌入反型层的半浮栅器件及其制造方法，该器件包括：半导体衬底，位于半导体衬底有源区的平面沟道区和分别位于其两边的源区和漏区，漏区表面含浮栅开口的第一绝缘层，覆盖浮栅开口及第一绝缘层的浮栅，浮栅开口下方的漏区内有扩散区，第二绝缘层覆盖整个浮栅，部分源区和漏区表面以及整个平面沟道区，控制栅位于第二绝缘层上方，还有金属连线实现器件栅极、源极、漏极和衬底的引出，其特征在于，在漏区内位于控制栅下方嵌入隧穿晶体管沟道区与重掺杂漏区之间的漏区嵌入反型层。本发明通过增加嵌入反型层来优化嵌入隧穿晶格管沟道与漏区之间掺杂浓度梯度分布，提高带间隧穿的发生率，提高半浮栅器件的读写速度，减少器件漏电。
【IPC分类】H01L27/115, H01L21/8247
【公开号】CN104882447
【申请号】CN201510276535
【发明人】庄翔, 王全, 孙德明
【申请人】上海集成电路研发中心有限公司, 成都微光集电科技有限公司
【公开日】2015年9月2日
【申请日】2015年5月27日