电子元器件及电子元器件的制备方法

电子元器件及电子元器件的制备方法
【技术领域】
[0001]本申请涉及半导体集成电路制造技术领域，更具体地，涉及一种电子元器件及电子元器件的制备方法。
【背景技术】
[0002]横向扩散金属氧化物半导体(LDMOS,Lateral Double - diffused Metal OxideSemiconductor)是高压集成电路和功率集成电路的关键技术。其主要特征是在沟道区和漏极区之间加入一段相对较长的轻掺杂漂移区，该漂移区掺杂类型与漏极区一致，通过加入漂移区，可以起到分担击穿电压的作用。B⑶(Bipolar、CM0S、DM0S)工艺是可同时将互补型金属氧化物半导体(CMOS)器件、双极型(Bipolar)器件和双扩散金属氧化物半导体(DMOS)等器件集成在一起，以便可以将控制、模拟和功率各种功能系统集成在同一芯片上。
[0003]图1是现有技术的B⑶工艺中LDMOS的结构示意图。
[0004]如图1所示，B⑶工艺的LDMOS建立在P型衬底10上，并形成N型埋层(NBL，NType Barried Layer)20’。通过离子注入和氧化扩散等工艺形成掺杂浓度较低的N型掺杂区30。在N型掺杂区30的中部形成了 N型阱40。在N型阱40周围的N型掺杂区30形成了作为沟道区的P型阱50。在P型阱50周围的N型掺杂区30形成了 N型隔离层60，在N型隔离层60外周的P型衬底10形成了 P型防护环70。
[0005]其中，在N型阱40的顶部形成了高浓度的N+区域作为漏极区41。该漏极区41周围设置场氧化层80。
[0006]在P型阱50内从靠近中部一侧向外依次形成高浓度的N+区域作为源极区51、高浓度的P+区域52和P+区域53作为沟道接触区。其中，P+区域52和P+区域53之间也设置了场氧化层80。P型阱50和漏极区41之间的N型掺杂区30和N型阱40形成了轻掺杂的漂移区。
[0007]在N型隔离层60内形成了 N+区域作为隔离接触区61，N+区域61与P+区域53之间也设置了场氧化层80。在P型防护环70内形成了 P+区域作为防护接触区71。
[0008]另外，在图1中，S为源电极，源电极S与源极区51和沟道接触区均电连接。D为漏电极，漏电极D与漏极区41电连接。G为栅电极，栅电极G与多晶硅90电连接。NGR为与N型隔离层60的隔离接触区61电连接的隔离电极。PGR为与P型防护环70的防护接触区71电连接的防护电极。
[0009]以上现有技术中，为了让LDMOS器件具有良好的隔离效果，采用与P型衬底10隔离的N型埋层20’和水平方向的N型隔离层60进行隔离。LDMOS器件工作时，通过隔离电极NGR对N型隔离层60施加正电压，以使N型隔离层60和N型埋层20’均被加上正高压，从而N型埋层20’对P型衬底10形成反偏，N型隔离层60对P型阱50形成反偏，从而通过PN结使得LDMOS器件和周边器件隔离开。
[0010]在实现本申请的过程中，申请人发现以上现有技术至少存在以下问题:
[0011]1、采用PN结隔离的方式进行隔离，隔离效果不好；
[0012]2、寄生电容大，寄生电容容易导通。

【发明内容】

[0013]本申请目的在于提供一种电子元器件和电子元器件的制备方法，旨在提高电子元器件中半导体器件的隔离效果。
[0014]本申请的第一方面提供了一种电子元器件，包括一个或多个半导体器件，电子元器件还包括一个或多个三维绝缘层，每个三维绝缘层形成容纳空间，其中，至少一个半导体器件的全部或一部分被至少一个三维绝缘层包裹于三维绝缘层的容纳空间内。
[0015]进一步地，至少一个三维绝缘层形成多个容纳空间。
[0016]进一步地，电子元器件包括多个半导体器件，多个容纳空间中至少两个容纳空间容纳不同的半导体器件的全部或一部分。
[0017]进一步地，多个容纳空间中至少两个容纳空间容纳同一个半导体器件的不同部分。
[0018]进一步地，电子元器件包括多个三维绝缘层和多个半导体器件，多个半导体器件中至少两个半导体器件的全部或一部分分别位于不同的三维绝缘层形成的容纳空间中。
[0019]进一步地，电子元器件包括多个三维绝缘层，至少一个半导体器件的两个不同部分分别位于不同的三维绝缘层形成的容纳空间中。
[0020]进一步地，一个或多个半导体器件包括横向扩散金属氧化物半导体、轻掺杂漏高压金属氧化物半导体、互补型金属氧化物半导体和/或双极结型晶体管。
[0021]进一步地，至少一个半导体器件的沟道部分被包裹于三维绝缘层的容纳空间内。
[0022]进一步地，至少一个半导体器件为横向扩散金属氧化物半导体，横向扩散金属氧化物半导体包括源电极、漏电极、N型阱和漏极区，漏极区设置于N型阱内并与漏电极电连接，N型阱被包裹于三维绝缘层的容纳空间内。
[0023]进一步地，横向扩散金属氧化物半导体还包括设置于N型阱两侧的沟道区和源极区，源极区设置于沟道区内并与源电极电连接，三维绝缘层的两端越过N型阱的边缘并延伸至沟道区内。
[0024]进一步地,三维绝缘层包括至少一个槽形结构。
[0025]进一步地，三维绝缘层包括底壁和从底壁朝向同一侧延伸的彼此平行的两个以上侧壁，底壁和每两个侧壁围成一个容纳空间。
[0026]进一步地，三维绝缘层为半导体器件的衬底的氧化层。
[0027]本申请的第二方面还提供一种电子元器件的制备方法，电子元器件包括一个或多个半导体器件，制备方法包括:步骤SlO:制备一个或多个三维绝缘层，其中，使每个三维绝缘层形成至少一个容纳空间；步骤S30:使至少一个半导体器件的全部或一部分被至少一个三维绝缘层包裹于三维绝缘层的容纳空间内。
[0028]进一步地，步骤SlO包括:步骤Sll:制备包括P型衬底和N型掺杂区的基体结构，在基体结构的N型掺杂区所在的一侧的表面上设置包括多个沟道的带槽结构；步骤S13:在多个沟道内和各沟道底部的带槽结构内形成三维绝缘层。
[0029]进一步地，步骤Sll包括:步骤Slll:在带槽结构的具有多个沟道一侧的表面上和各沟道的侧面和底面上形成氧化层；步骤S113:在步骤Slll后，去除带槽结构的各沟道底面的氧化层；步骤S115:在步骤S113后，在各沟道底部的槽形结构内形成底部埋氧层且使底部埋氧层与所在沟道的侧面上的氧化层连接。
[0030]进一步地，在步骤S115中，各相邻的沟道底部的底部埋氧层彼此连接。
[0031]进一步地，在步骤SI 15后，步骤Sll还包括:步骤SI 17:用氧化层添满各沟道；步骤S119:在步骤S117后，去除带槽结构的具有多个沟道一侧的表面上的氧化层。
[0032]根据本申请的电子元器件，包括一个或多个半导体器件，还包括一个或多个三维绝缘层，每个三维绝缘层形成容纳空间，其中，至少一个半导体器件的全部或一部分被至少一个三维绝缘层包裹于该三维绝缘层的容纳空间内。由于设置了三维绝缘层的半导体器件以三维绝缘层进行隔离，从而，该半导体器件具有较好的隔离效果。
【附图说明】
[0033]构成本申请的一部分的附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:
[0034]图1是现有技术中BCD工艺的横向扩散金属氧化物半导体的结构示意图；
[0035]图2是根据本申请优选实施例的具有三维绝缘层的横向扩散金属氧化物半导体的电子元器件的结构示意图；
[0036]图3是图2的局部立体结构示意图；
[0037]图4是图2所示的优选实施例的电子元器件中横向扩散金属氧化物半导体的三维绝缘层的形成过程示意图。
【具体实施方式】
[0038]下面将参考附图并结合实施例来详细说明本申请。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
[0039]需要注意的是，这里所使用的术语仅是 为了描述【具体实施方式】，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
[0040]为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。
[0041]正如【背景技术】所介绍的，现有技术存在隔离效果不好、寄生电容大，寄生电容容易导通的问题，为了解决这一问题，本申请提供了一种电子元器件。本申请的电子元器件，包括一个或多个半导体器件，还包括一个或多个三维绝缘层，每个三维绝缘层形成容纳空间，其中，至少一个半导体器件的全部或一部分被至少一个三维绝缘层包裹于该三维绝缘层的容纳空间内。在本申请中，“多个”指的是“两个以上”。
[0042]以上电子元器件由于设置了三维绝缘层的半导体器件以三维绝缘层隔离，从而，该半导体器件具有较好的隔离效果。
[0043]在本申请的以下优选实施例中，仅以包括横向扩散金属氧化物半导体(下称LDMOS器件)的电子元器件为例进行说明，但是，本申请的技术思想可以应用于任何具有需要良好隔离的半导体器件的电子元器件。例如，电子元器件除可以包括LDMOS器件外，还可以包括轻掺杂漏高压金属氧化物半导体(HVMOS, High Voltage Lightly - doped - drain MetalOxide Semiconductor)、互补型金属氧化物半导体(CMOS, Complementary Metal OxideSemiconductor)、双极结型晶体管(BJT, Bipolar Junct1n Transistor)等其它半导体器件。
[0044]图2是根据本申请优选实施例的具有三维绝缘层的LDMOS器件的电子元器件的结构示意图；图3是图2的局部立体结构示意图；图4是图2所示的优选实施例的电子元器件中横向扩散金属氧化物半导体的三维绝缘层的形成过程示意图。其中，图4的方向与图2的方向相互垂直。另外，各附图仅是示意性地说明LDMOS器件的结构。例如，在图3中三维绝缘层20的底壁21表示为平壁结构，但在实际制作过程中，根据制作工艺的不同该底壁可以并非由平壁结构形成；图4中三维绝缘层与基体结构之间也并非按比例绘制，而是为了清楚地说明三维绝缘层的形成过程，将三维绝缘层表示得相对明显。
[0045]如图2和图3所示，该电子元器件中，LDMOS器件包括P型衬底10。在P型衬底10上形成掺杂浓度较低的N型掺杂区30。在N型掺杂区30的中部形成了三维绝缘层20。
[0046]结合图4所示，该三维绝缘层20形成了一个容纳空间。本实施例中，三维绝缘层20包括底壁21和从底壁21朝向同一侧延伸的彼此平行的两个侧壁22，底壁21和两个侧壁22围成一个槽形的容纳空间。在图4中仅示出了局部的三维结构层，其中仅表示了底壁21和两个侧壁22的一部分以及由该部分底壁21和两个侧壁围成的一个容纳空间的一部分。在本实施例中，LDMOS器件的一部分(N型阱40)被该三维绝缘层20包裹于前述的槽形的容纳空间内。
[0047]由于设置了三维绝缘层的LDMOS器件可以用三维绝缘层20隔离代替PN结隔离，从而，具有该LDMOS器件的电子元器件具有更好的隔离效果。进一步地，还可以减少纵向寄生电容，防止寄生三极管导通。
[0048]如图2和图3所示，在三维绝缘层20的容纳空间内形成了 LDMOS器件的N型阱40。在N型阱40以及包裹N型阱40的三维绝缘层20的周围的N型掺杂区30形成了作为沟道区的P型阱50。在P型阱50周围的N型掺杂区30形成了 N型隔离层60，在N型隔离层60外周的P型衬底10形成了 P型防护环70。
[0049]其中，在N型阱40的顶部形成了高浓度的N+区域作为漏极区41。该漏极区41周围设置场氧化层80。
[0050]在P型阱50内从中间向外侧依次形成高浓度的N+区域作为源极区51、高浓度的P+区域52和P+区域53作为沟道接触区，其中，P+区域52和P+区域53之间也设置了场氧化层80。P型阱50和漏极区41之间的N型掺杂区30和N型阱40形成了轻掺杂的漂移区。
[0051]在N型隔离层60内形成了 N+区域作为隔离接触区61，N+区域61与P+区域53之间也设置了场氧化层80。在P型防护环70内形成了 P+区域作为防护接触区71。
[0052]在图2中，S为源电极，源电极S与源极区51和沟道接触区均电连接；D为漏电极，漏电极D与漏极区41电连接而为栅电极，栅电极G与多晶硅90电连接；NGR为与N型隔离层60的隔离接触区61电连接的隔离电极，PGR为与P型防护环70的防护接触区71电连接的防护电极。
[0053]如图2所示，在本实施例中，LDMOS器件中三维绝缘层20的两端越过N型阱40的边缘并延伸至沟道区内。这样设置可以更好地实现三维绝缘层20的隔离作用。
[0054]在本实施例中，LDMOS器件的衬底材料为硅，而三维绝缘层20为硅氧化层，即，本实施例中的三维绝缘层20形成为三维结构的绝缘体上娃(3D SOI, Three Diment1nsSilicon - on -1nsulator)。
[0055]以上实施例以一个半导体器件LDMOS器件说明了本申请的电子元器件。其中，一个三维绝缘层中形成一个容纳空间，一个LDMOS器件的一部分被包裹于该三维绝缘层的容纳空间中。三维绝缘层20的容纳空间为槽形。三维绝缘层20为半导体器件的衬底的氧化层。
[0056]但是，以上实施例不应限制本申请。例如在其它未给出的实施例中，还可以:
[0057]电子元器件仅包括一个三维绝缘层，该一个三维绝缘层形成一个容纳空间，一个半导体器件的全部被该三维绝缘层包裹。
[0058]或者，电子元器件包括一个或多个三维绝缘层，至少一个三维绝缘层形成多个容纳空间。其中，电子元器件包括多个半导体器件，多个容纳空间中至少两个容纳空间容纳不同的半导体器件的全部或一部分；或者，多个容纳空间中至少两个容纳空间容纳同一个半导体器件的不同部分。
[0059]或者，电子元器件包括多个三维绝缘层。其中，电子元器件包括多个半导体器件，多个半导体器件中至少两个半导体器件的全部或一部分分别位于不同的三维绝缘层形成的容纳空间中。
[0060]三维绝缘层的结构也不限于槽形结构，而是可以根据所包裹的半导体器件或半导体器件的一部分的形状、结构和隔离需求进行变化。而三维绝缘层也可以为半导体器件的衬底的氧化层以外的其它介质材料层等等。
[0061]本申请的电子元器件的制备方法包括:制备一个或多个三维绝缘层，其中，使每个三维绝缘层形成至少一个容纳空间；使至少一个半导体器件的全部或一部分被至少一个三维绝缘层包裹于该三维绝缘层的容纳空间内。
[0062]以下结合图4说明本申请以上优选实施例的电子元器件的制备方法。该制备方法包括:制备三维绝缘层，并使三维绝缘层形成一个容纳空间；使LDMOS器件的N型阱被三维绝缘层包裹于该三维绝缘层的容纳空间内。具体包括如下步骤:
[0063]在P型衬底上形成N型掺杂区形成基体结构。可通过离子注入工艺形成掺杂浓度较低的N型掺杂区。
[0064]在具有P型衬底和N型掺杂区的基体结构的N型掺杂区所在的一侧的表面上设置包括两个沟道的带槽结构。其中优选地两个沟道位于N型掺 杂区30内。该两个沟道可通过刻蚀工艺形成。各沟道的长度可以根据隔离需求设置。本实施例中，各沟道的两端均越过N型阱40以增强隔离性能。形成两个沟道后的结构如图4的图片A所示。图片A中示出了两条沟道I1平行地设置于带槽结构100中。但是在其它的实施例中，图片A中沟道110的数量可以根据需要设置三个以上沟道以便形成更多的容纳空间。
[0065]在带槽结构100的具有沟道110 —侧的表面上和各沟道110的侧面和底面上形成氧化层。优选地通过沉积的方式形成二氧化硅氧化层。该步骤完成后的结构如图4的图片B所示。其中，120代表氧化层。
[0066]去除各沟道110底面的氧化层。可以通过刻蚀工艺实现该步骤。该步骤完成后的结构如图4的图片C所示。
[0067]在各沟道110底部的槽形结构100内形成底部埋氧层，且各沟道110底部的底部埋氧层与该沟道110侧面的氧化层连接。优选地通过干氧氧化工艺实现该步骤。优选地，各沟道110内的底部埋氧层130彼此连接在一起。各底部埋氧层连接在一起形成的整体埋氧层结构即构成以上实施例中三维绝缘层20的底壁21。该步骤完成后的结构如图4中的图片D所示。其中，130代表底部埋氧层。
[0068]在图片D中所示的沟道110的侧壁的各氧化层本身已经可以构成三维绝缘层的侧壁，只是该侧壁内部的氧化层并非完全填满。本实施例中优选地，还可以在沟道110内填满氧化层。可以通过沉积的方式沉积氧化层以填满各沟道110。该步骤完成后，包括各底部埋氧层和各沟道110内部的氧化层在内的整体氧化层190显示在图4中的图片E中。
[0069]去除整体氧化层190的位于带槽结构100的具有多个沟道110 —侧的表面上的氧化层。优选地，部分去除填充于各沟道110内的氧化层，直至与带槽结构100的具有多个沟道110—侧的表面平齐。这样即在基体结构内形成了一三维绝缘层20。该步骤完成后的结构如图4中的图片F所示，其中，填充于各沟道110内部的氧化层形成三维绝缘层20的各个侧壁22。两侧壁22之间的区域140即为形成前述N型阱40的区域。
[0070]在三维绝缘层20形成以后，即可形成N型阱40及相应的漏极区41。电子元器件中其它结构的形成方法均可以采用现有技术，在此不再赘述。
[0071]以上电子元器件中三维绝缘层的形成过程可以嵌入现有电子元器件的量产制程中。
[0072]从以上的描述中可以看出，本申请上述的实施例实现了如下技术效果:
[0073]由于设置了三维绝缘层的半导体器件以三维绝缘层进行隔离，从而，该半导体器件具有较好的隔离效果。进一步地还可以减少纵向寄生电容，防止寄生三极管导通。
[0074]以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
【主权项】
1.一种电子元器件，包括一个或多个半导体器件，其特征在于，所述电子元器件还包括一个或多个三维绝缘层，每个所述三维绝缘层形成容纳空间，其中，至少一个所述半导体器件的全部或一部分被至少一个所述三维绝缘层包裹于所述三维绝缘层的所述容纳空间内。2.根据权利要求1所述的电子元器件，其特征在于，至少一个所述三维绝缘层形成多个所述容纳空间。3.根据权利要求2所述的电子元器件，其特征在于，所述电子元器件包括多个所述半导体器件，所述多个容纳空间中至少两个所述容纳空间容纳不同的所述半导体器件的全部或一部分。4.根据权利要求2所述的电子元器件，其特征在于，所述多个容纳空间中至少两个所述容纳空间容纳同一个所述半导体器件的不同部分。5.根据权利要求1所述的电子元器件，其特征在于，所述电子元器件包括多个所述三维绝缘层和多个所述半导体器件，所述多个半导体器件中至少两个所述半导体器件的全部或一部分分别位于不同的所述三维绝缘层形成的所述容纳空间中。6.根据权利要求1所述的电子元器件，其特征在于，所述电子元器件包括多个所述三维绝缘层，至少一个所述半导体器件的两个不同部分分别位于不同的所述三维绝缘层形成的所述容纳空间中。7.根据权利要求1所述的电子元器件，其特征在于，所述一个或多个半导体器件包括横向扩散金属氧化物半导体、轻掺杂漏高压金属氧化物半导体、互补型金属氧化物半导体和/或双极结型晶体管。8.根据权利要求1所述的电子元器件，其特征在于，至少一个所述半导体器件的沟道部分被包裹于所述三维绝缘层的所述容纳空间内。9.根据权利要求1所述的电子元器件，其特征在于，至少一个所述半导体器件为横向扩散金属氧化物半导体，所述横向扩散金属氧化物半导体包括源电极、漏电极、N型阱和漏极区，所述漏极区设置于所述N型阱内并与所述漏电极电连接，所述N型阱被包裹于所述三维绝缘层的所述容纳空间内。10.根据权利要求9所述的电子元器件，其特征在于，所述横向扩散金属氧化物半导体还包括设置于所述N型阱两侧的沟道区和源极区，所述源极区设置于所述沟道区内并与所述源电极电连接，所述三维绝缘层的两端越过所述N型阱的边缘并延伸至所述沟道区内。11.根据权利要求1至10中任一项所述的电子元器件，其特征在于，所述三维绝缘层包括至少一个槽形结构。12.根据权利要求11所述的电子元器件，其特征在于，所述三维绝缘层包括底壁和从所述底壁朝向同一侧延伸的彼此平行的两个以上侧壁，所述底壁和每两个所述侧壁围成一个所述容纳空间。13.根据权利要求1至10中任一项所述的电子元器件，其特征在于，所述三维绝缘层为所述半导体器件的衬底的氧化层。14.一种电子元器件的制备方法，所述电子元器件包括一个或多个半导体器件，其特征在于，所述制备方法包括:步骤SlO:制备一个或多个三维绝缘层，其中，使每个所述三维绝缘层形成至少一个容纳空间； 步骤S30:使至少一个所述半导体器件的全部或一部分被至少一个所述三维绝缘层包裹于所述三维绝缘层的所述容纳空间内。15.根据权利要求14所述的电子元器件的制备方法，其特征在于，所述步骤SlO包括: 步骤Sll:制备包括P型衬底和N型掺杂区的基体结构，在所述基体结构的N型掺杂区所在的一侧的表面上设置包括多个沟道的带槽结构； 步骤S13:在所述多个沟道内和各所述沟道底部的所述带槽结构内形成所述三维绝缘层。16.根据权利要求15所述的电子元器件的制备方法，其特征在于，所述步骤Sll包括: 步骤Slll:在所述带槽结构的具有所述多个沟道一侧的表面上和各所述沟道的侧面和底面上形成氧化层； 步骤S113:在所述步骤Slll后，去除所述带槽结构的各所述沟道底面的氧化层； 步骤S115:在所述步骤S113后，在各所述沟道底部的所述槽形结构内形成底部埋氧层且使所述底部埋氧层与所在沟道的侧面上的氧化层连接。17.根据权利要求16所述的电子元器件的制备方法，其特征在于，在所述步骤S115中，各相邻的所述沟道底部的底部埋氧层彼此连接。18.根据权利要求16所述的电子元器件的制备方法，其特征在于，在所述步骤S115后，所述步骤Sll还包括: 步骤SI 17:用氧化层添满各所述沟道； 步骤S119:在所述步骤S117后，去除所述带槽结构的具有所述多个沟道一侧的表面上的氧化层。
【专利摘要】本申请提供了一种电子元器件及电子元器件的制备方法。电子元器件包括一个或多个半导体器件，其特征在于，电子元器件还包括一个或多个三维绝缘层，每个三维绝缘层形成容纳空间，其中，至少一个半导体器件的全部或一部分被至少一个三维绝缘层包裹于三维绝缘层的容纳空间内。由于设置了三维绝缘层的半导体器件以三维绝缘层进行隔离，从而，本申请的电子元器件的半导体器件具有较好的隔离效果。
【IPC分类】H01L21/762, H01L21/336, H01L29/06, H01L29/78
【公开号】CN104882470
【申请号】CN201410070428
【发明人】刘丽, 王刚宁, 冯喆韻, 贺吉伟, 蒲贤勇
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年9月2日
【申请日】2014年2月27日