一种用于提高写效率的分离栅闪存结构的制作方法

一种用于提高写效率的分离栅闪存结构的制作方法
【技术领域】
[0001]本发明涉及半导体制造领域，更具体地说，本发明涉及一种用于提高写效率的分离栅闪存新结构。
【背景技术】
[0002]闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研宄的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中。一般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用尤为广泛。
[0003]图1示意性地示出了根据现有技术的闪存分栅单元结构。
[0004]如图1所示，根据现有技术的闪存分栅单元结构包括含位于衬底10中的漏极及源极(未具体示出)；源极上方的双栅结构500中依次形成有第一浮栅520、第一控制栅510，漏极的双栅结构600中上方依次形成有第二浮栅620、第二控制栅610 ;所述衬底10上还形成有位于所述第一浮栅和第二浮栅之间的选择栅400 (即字线)；每个闪存分栅单元结构的第一浮栅520、第一控制栅510、第一浮栅620和第一控制栅610与所述选择栅之间还形成有一层氧化层700，以便进行隔离。随着存储器面积的不断缩小，控制栅相对于浮栅的耦合比不断减小并造成写效率的下降。

【发明内容】

[0005]本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种用于提高写效率的分离栅闪存结构，其能够改变分离栅闪存的结构来提高控制栅相对于浮栅的耦合比，从而改善存储器的写效率。
[0006]为了实现上述技术目的，根据本发明，提供了一种用于提高写效率的分离栅闪存结构，包括:布置在衬底中的沟道区上的栅极氧化层上的用于控制写操作的第一多晶硅栅极、布置在第一多晶硅栅极两侧的第一浮栅和第二浮栅、布置在第一多晶硅栅极与第一浮栅之间的第一 ONO结构、布置在第一多晶硅栅极与第二浮栅之间的第二 ONO结构、布置在第一浮栅的与第一多晶硅栅极相对的一侧的第一通道控制多晶硅栅、以及布置在第二浮栅与第一多晶硅栅极相对的一侧的第二通道控制多晶硅栅。
[0007]优选地，第一通道控制多晶硅栅与第一浮栅之间以及第二通道控制多晶硅栅与第二浮栅之间分别由二氧化硅侧墙结构隔离。
[0008]优选地，第一浮栅和第二浮栅分别与第一多晶硅栅极平行。
[0009]优选地，第一通道控制多晶硅栅以及第二通道控制多晶硅栅分别与第一多晶硅栅极平行。
[0010]优选地，第一 ONO结构的布置方式为在从第一多晶硅栅极至第一浮栅的方向上依次布置氧化物层、氮化物层和氧化物层。
[0011]优选地，第二 ONO结构的布置方式为在从第一多晶硅栅极至第二浮栅的方向上依次布置氧化物层、氮化物层和氧化物层。
[0012]优选地，第一通道控制多晶硅栅布置在第一扩散区上。
[0013]优选地，第二通道控制多晶硅栅布置在第二扩散区上。
[0014]优选地，所述用于提高写效率的分离栅闪存结构还包括直接与扩散区连接的接触孔。
[0015]本发明能够实现小尺寸结构，在小尺寸上，控制栅相对于浮栅的耦合比高，有利于写操作。而且，低的读操作电压低功耗，并与逻辑电路兼容性好。
【附图说明】
[0016]结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中:
[0017]图1示意性地示出了根据现有技术的分栅式闪存结构。
[0018]图2示意性地示出了根据本发明优选实施例的用于提高写效率的分离栅闪存结构的截面结构图。
[0019]需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
【具体实施方式】
[0020]为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
[0021]图2示意性地示出了根据本发明优选实施例的用于提高写效率的分离栅闪存结构的截面结构图。
[0022]如图2所示，根据本发明优选实施例的用于提高写效率的分离栅闪存结构包括:
[0023]布置在衬底100中的沟道区60上的栅极氧化层上的用于控制写操作的第一多晶硅栅极10、布置在第一多晶硅栅极10两侧的第一浮栅31和第二浮栅32、布置在第一多晶硅栅极10与第一浮栅31之间的第一 ONO (氧化物-氮化物-氧化物)结构21、布置在第一多晶硅栅极10与第二浮栅32之间的第二 ONO结构22、布置在第一浮栅31的与第一多晶硅栅极10相对的一侧的第一通道控制多晶硅栅41、以及布置在第二浮栅32与第一多晶硅栅极10相对的一侧的第二通道控制多晶硅栅42。
[0024]其中，第一通道控制多晶硅栅41与第一浮栅31之间以及第二通道控制多晶硅栅42与第二浮栅32之间分别由二氧化硅侧墙结构隔离。
[0025]其中，第一浮栅31、第二浮栅32、第一通道控制多晶硅栅41以及第二通道控制多晶硅栅42分别与第一多晶硅栅极10平行。
[0026]并且，第一 ONO结构21的布置方式为在从第一多晶硅栅极10至第一浮栅31的方向上依次布置氧化物层、氮化物层和氧化物层；第二 ONO结构22的布置方式为在从第一多晶硅栅极10至第二浮栅32的方向上依次布置氧化物层、氮化物层和氧化物层。
[0027]优选地，第一通道控制多晶硅栅41布置在第一扩散区51上，第二通道控制多晶硅栅42布置在第二扩散区52上；而且接触孔(未示出)可以直接与扩散区连接。
[0028]这样，两个对称的闪存器件共用一个控制写的多晶硅栅(第一多晶硅栅极10)，第一浮栅31和第二浮栅32以侧墙的方式与控制写的第一多晶硅栅极10平行；在浮栅和控制写的多晶硅栅之间用ONO结构隔离；在浮栅和控制通道的多晶硅栅之间用厚二氧化硅侧墙结构隔离。
[0029]在本发明的结构的具体制造过程中，控制通道的多晶硅栅的氧化珊和多晶硅与逻辑电路可以共用氧化珊和多晶硅工艺。
[0030]本发明能够实现小尺寸结构，在小尺寸上，控制栅相对于浮栅的耦合比高，有利于写操作。而且，低的读操作电压低功耗，并与逻辑电路兼容性好。
[0031]此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
[0032]可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种用于提高写效率的分离栅闪存结构，其特征在于包括:布置在衬底中的沟道区上的栅极氧化层上的用于控制写操作的第一多晶硅栅极、布置在第一多晶硅栅极两侧的第一浮栅和第二浮栅、布置在第一多晶娃栅极与第一浮栅之间的第一 ONO结构、布置在第一多晶硅栅极与第二浮栅之间的第二 ONO结构、布置在第一浮栅的与第一多晶硅栅极相对的一侧的第一通道控制多晶硅栅、以及布置在第二浮栅与第一多晶硅栅极相对的一侧的第二通道控制多晶硅栅。2.根据权利要求1所述的用于提高写效率的分离栅闪存结构，其特征在于，第一通道控制多晶硅栅与第一浮栅之间以及第二通道控制多晶硅栅与第二浮栅之间分别由二氧化硅侧墙结构隔离。3.根据权利要求1或2所述的用于提高写效率的分离栅闪存结构，其特征在于，第一浮栅和第二浮栅分别与第一多晶硅栅极平行。4.根据权利要求1或2所述的用于提高写效率的分离栅闪存结构，其特征在于，第一通道控制多晶硅栅以及第二通道控制多晶硅栅分别与第一多晶硅栅极平行。5.根据权利要求1或2所述的用于提高写效率的分离栅闪存结构，其特征在于，第一ONO结构的布置方式为在从第一多晶硅栅极至第一浮栅的方向上依次布置氧化物层、氮化物层和氧化物层。6.根据权利要求1或2所述的用于提高写效率的分离栅闪存结构，其特征在于，第二ONO结构的布置方式为在从第一多晶硅栅极至第二浮栅的方向上依次布置氧化物层、氮化物层和氧化物层。7.根据权利要求1或2所述的用于提高写效率的分离栅闪存结构，其特征在于，第一通道控制多晶硅栅布置在第一扩散区上。8.根据权利要求1或2所述的用于提高写效率的分离栅闪存结构，其特征在于，第二通道控制多晶硅栅布置在第二扩散区上。9.根据权利要求1或2所述的用于提高写效率的分离栅闪存结构，其特征在于还包括直接与扩散区连接的接触孔。
【专利摘要】本发明提供了一种用于提高写效率的分离栅闪存结构，包括：布置在衬底中的沟道区上的栅极氧化层上的用于控制写操作的第一多晶硅栅极、布置在第一多晶硅栅极两侧的第一浮栅和第二浮栅、布置在第一多晶硅栅极与第一浮栅之间的第一ONO结构、布置在第一多晶硅栅极与第二浮栅之间的第二ONO结构、布置在第一浮栅的与第一多晶硅栅极相对的一侧的第一通道控制多晶硅栅、以及布置在第二浮栅与第一多晶硅栅极相对的一侧的第二通道控制多晶硅栅。第一通道控制多晶硅栅与第一浮栅之间以及第二通道控制多晶硅栅与第二浮栅之间分别由二氧化硅侧墙结构隔离。第一浮栅、第二浮栅、第一通道控制多晶硅栅以及第二通道控制多晶硅栅分别与第一多晶硅栅极平行。
【IPC分类】H01L27/115, H01L29/423
【公开号】CN104882472
【申请号】CN201510309099
【发明人】张凌越
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2015年9月2日
【申请日】2015年6月7日