半导体装置的制造方法

半导体装置的制造方法
【专利说明】半导体装置
[0001][相关申请案]
[0002]本申请案享受以日本专利申请案2014-37565号(申请日:2014年2月27日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本发明的实施方式涉及一种半导体装置。
【背景技术】
[0004]作为电力用半导体装置的一例，有IGBT(Insulated Gate Bipolar Transistor,绝缘栅双极型晶体管)。在IGBT中，为了降低集极电极与射极电极之间的接通电阻，有抑制电洞从η型漂移层排出的方法。该方法中，通过抑制从η型漂移层向射极电极排出的电洞，而使电子的注入量相对地增大，从而降低IGBT的接通电阻。例如，公开了在P型基底层之间设置被沟槽式栅极电极夹着且被电性绝缘的P型层(虚设区域)的构造、即所谓的沟槽式 IEGT(Inject1n Enhanced Gate Transistor,促进注入型闸晶体管)。
[0005]沟槽式IEGT中，在断开时排出存储在虚设区域的过剩电洞。然而，有在元件区域的端部无法有效率地排出电洞的情况。于该情况下，有电流集中在元件区域端部，过大的电流流动而破坏元件之虞。

【发明内容】

[0006]本发明提供一种能够提高破坏耐量的半导体装置。
[0007]实施方式的半导体装置包括:半导体基板，其具有第一面、及与所述第一面对向的第二面；多个第一导电型的第一半导体层，其设置在所述第二面侧的所述半导体基板内部，沿着第一方向延伸，在与所述第一方向正交的第二方向上排列配置，且隔着栅极绝缘膜被栅极层包围；多个第一导电型的第二半导体层，其位于在所述第二方向上相邻的所述第一半导体层之间，并且在从所述第二面朝向所述第一面的方向上的深度比所述第一半导体层浅；第一导电型的第三半导体层，其设置在所述第二面的所述半导体基板内部，配置在所述第一半导体层的所述第一方向的端部，隔着所述栅极绝缘膜被所述栅极层包围，并且在从所述第二面朝向所述第一面的方向上的深度与所述第一半导体层相同；第二导电型的第四半导体层，其设置在所述第二半导体层的所述第二面侧；第一导电型的第六半导体层，其设置在所述第一面；第二导电型的第七半导体层，其设置在所述第一、第二及第三半导体层与所述第六半导体层之间；射极电极，其电连接于所述第三及第四半导体层；以及集极电极，其电连接于所述第六半导体层。
【附图说明】
[0008]图1 (a)及图1 (b)是第一实施方式的半导体装置的示意性俯视图。
[0009]图2是图1 (b)的AA'示意性剖视图。
[0010]图3是图1 (b)的BB'示意性剖视图。
[0011]图4是图1 (b)的CCT示意性剖视图。
[0012]图5(a)及图5(b)是第二实施方式的半导体装置的示意性俯视图。
[0013]图6是图5(b)的DD'示意性剖视图。
【具体实施方式】
[0014]下面，一边参照附图一边说明本发明的实施方式。另外，在下面的说明中，对相同的构件等标注相同的符号，对已说明过一次的构件等适当地省略其说明。另外，在下面的实施方式中，以第一导电型为P型、第二导电型为η型的情况为例进行说明。
[0015]而且，本说明书中，η+型、η型、η_型的记法表示η型的杂质浓度依次降低。同样地，P+型、P型、P—型的记法表示P型的杂质浓度依次降低。
[0016]η型杂质例如为磷⑵或砷(As)。而且，P型杂质例如为硼⑶。
[0017](第一实施方式)
[0018]本实施方式的半导体装置包括:半导体基板，具有第一面、及与第一面对向的第二面；多个第一导电型的第一半导体层，设置在第二面侧的半导体基板内部，沿着第一方向延伸，在与第一方向正交的第二方向上排列配置，且隔着栅极绝缘膜被栅极层包围；多个第一导电型的第二半导体层，位于在第二方向上相邻的第一半导体层之间，且所述第二半导体层在从第二面朝向第一面的方向上的深度比第一半导体层浅；第一导电型的第三半导体层，设置在第二面的半导体基板内部，配置在第一半导体层的第一方向的端部，隔着栅极绝缘膜被栅极层包围，且所述第三半导体层在从第二面朝向第一面的方向上的深度与第一半导体层相同；第二导电型的第四半导体层，设置在第二半导体层的第二面侧；第一导电型的第六半导体层，设置在第一面；第二导电型的第七半导体层，设置在第一、第二及第三半导体层与第六半导体层之间；射极电极，电连接于第三及第四半导体层；以及集极电极，电连接于第六半导体层。
[0019]图1是本实施方式的半导体装置的示意性俯视图。图1(a)是表示半导体装置的整体的图。而且，图1(b)是图1(a)中的圆所示的元件区域端部的放大图。
[0020]图2是图1(b)的AA^示意性剖视图。图3是图1(b)的BB^示意性剖视图。图4是图1 (b)的CCi示意性剖视图。
[0021]本实施方式的半导体装置是沟槽式IEGT，其隔着半导体基板设置射极电极与集极电极，并且具备抑制接通时载子排出的虚设区域。
[0022]如图1(a)所示，本实施方式的IEGT100在中央部设置元件区域50。元件区域50的周围形成有例如保护环等终端构造，用来防止元件区域50的端部的耐压降低。
[0023]如图2所示，本实施方式的半导体装置(IEGT)具备半导体基板10，所述半导体基板10具有第一面、及与第一面对向的第二面。半导体基板10例如为单晶硅。
[0024]如图2所示，在半导体基板10的第二面侧，设置多个P型虚设区域(第一半导体层)16，这些P型虚设区域16被内部具有栅极层12的沟槽14包围且被电性绝缘。栅极层12以在与虚设区域16之间隔着栅极绝缘膜18的方式设置。虚设区域16具备如下功能:抑制IEGT100接通时电洞排出，而有效地促进电子的注入。
[0025]虚设区域16的深度较理想为大于等于沟槽14的深度。通过将虚设区域16的深度设为大于等于沟槽14的深度，可以抑制IEGT100接通时储存在虚设区域16的电洞所导致的虚设区域的电位上升，抑制负电容的产生。
[0026]栅极层12例如为掺杂η型杂质的多晶硅。而且，栅极绝缘膜18例如为硅的热氧化膜。
[0027]如图1(b)所示，虚设区域16沿着第一方向延伸，并且在与第一方向正交的第二方向上排列配置。并且，由沟槽14包围该虚设区域16的周围。虚设区域16为经电性绝缘的状态、即浮动状态。
[0028]而且，如图2所示，在半导体基板10的第二面侧，分别设置虚设区域16及被沟槽14夹着的P型基底区域(第二半导体层)20。基底区域20的深度比虚设区域16、及沟槽14的深度浅。基底区域20作为在IEGT100接通时供电子流动的通道发挥功能。
[0029]而且，如图1(b)及图3所示，在半导体基板10的第二面侧的虚设区域16的第一方向的端部，设置载子排出区域(第三半导体层)22。载子排出区域22被内部具有栅极层12的沟槽14包围。
[0030]载子排出区域22具有与虚设区域16相同的深度。此处，所谓相同的深度，为如下概念:不仅包含深度完全一致的情况，还包含想要实现相同的深度但因制造过程的偏差而产生误差的情况。
[0031]包围载子排出区域22的沟槽14的第一方向的端部如图1(b)所示成为曲线形状。
[0032]如图1 (b)、图3所示，栅极层12被栅极引出层52从包围载子排出区域22的沟槽14的第一方向的端部引出到半导体基板10表面。栅极引出层52与未图示的栅极电极连接。
[0033]如图2所示，IEGT100在基底区域20的第二面侧具备n+型发射极层(第四半导体层)24。发射极层24具备在IEGT接通时注入电子的功能。进而，如图4所示，在基底区域20的第二面侧，与n+型发射极层24相邻地设置P+型基极接点层36。也就是说，n+型发射极层24与P+型基极接点层36在第一方向上交替地设置。
[0034]而且，如图1(b)、图3所示，IEGT100在载子排出区域22的第二面侧具备P+型连接区域(第五半导体层)26。P+型连接区域26的P型杂质浓度比载子排出区域22高。p+型连接区域26具备促进IEGT断开时排出电洞的功能。
[0035]如图2、图3、图4所示，IEGT100在半导体基板10的第一面侧具备P+型集极层(第六半导体层)28。而且，在集极层28与虚设区域16、基底区域20及载子排出区域22之间，设置n_型漂移层(第七半导体层)30。
[0036]如图2、图3、图4所示，IEGT100具备与发射极层24、基底区域20、基极接点层36及连接区域26电连接的射极电极32。而且，该IEGT100具备与集极层28电连接的集极电极34。射极电极32及集极电极34例如为金属。
[0037]在射极电极32与虚设区域16之间设置层间绝缘膜48。层间绝缘膜48例如为硅氧化膜。
[0038]而且，如图1、图3所示，在半导体基板10的第二面侧的元件区域50的第一方向端部，设置P型的第一周边区域(第八 半导体层)40。第一周边区域40具有与虚设区域16相同的深度。
[0039]如图1(b)、图4所示，在第一周边区域40，设置着P+型连接区域(第九半导体层)42。p+型连接区域42设置在相邻的沟槽14之间的一部分。P+型连接区域42的P型杂质浓度高于第一周边区域40的P型杂质浓度。P+型连接区域42具备促进IEGT断开时排出电洞的功能。
[0040]而且，如图1(b)、图2所示，在半导体基板10的第二面侧的元件区域50的第二方向端部，设置P型的第二周边区域(第十半导体层)44。第二周边区域44具有与虚设区域16相同的深度。
[0041]在第二周边区域44，设置沿着第一方向延伸且与沟槽14相邻的P+型连接区域(第十一半导体层)46。p+型连接区域46的P型杂质浓度高于第二周边区域44的p型杂质浓度。P+型连接区域46具备促进IEGT断开时排出电洞的功能。
[0042]另外，第一周边P型区域40与第二周边P型区域44既可以为连续的P+型杂质层，也可以为局部地设置的P+型杂质层。
[0043]接着，说明本实施方式的作用及效果。在接通IEGT100时，伴随着栅极层12的电位上升，在基底层20的沟槽14侧面形成通道(反转层)。通过形成通道，电子从发射极层24向集极层28流动，电洞从集极层28向发射极层24流动。
[0044]此时，为了抑制一部分电洞从发射极层24排出，而设置虚设区域16。通过设置虚设区域16，而有效地促进电子的注入，IEGT100的接通电流增大。
[0045]接下来，在断开IEGT100时，由虚设区域16存储的过剩的电洞通过基极接点层36被向射极电极32排出，所述基极接点层36与虚设区域16相邻且中间隔着沟槽14。然而，在元件区域50的端部，由于与第一周边区域40相邻，因此，虚设区域16相对于基极接点层36所占的面积比例变高。因此，有断开时过剩载子无法向射极电极32排出，电流集中在元件区域50的端部而破坏元件之虞。
[0046]本实施方式中，在虚设区域16的第一方向的端部，设置经由P+型连接区域26与射极电极32连接的载子排出区域22。通过设置载子排出区域22，可在IEGT100断开时从载子排出区域22排出过剩的电洞。因此，电流集中在元件区域50的端部的情况得到抑制，IEGT100的破坏耐量提闻。
[0047]而且，本实施方式中，在虚设区域16的第一方向的端部的第一周边P型区域40，设置与射极电极32连接的P+型连接区域42。通过将P+型连接区域42设置在第一周边P型区域40，可在IEGT100断开时排出过剩的电洞。因此，电流集中在元件区域50的端部的情况得到抑制，IEGT100的破坏耐量进一步提高。
[0048]进而，本实施方式中，在虚设区域16的第二方向的端部的第二周边区域44，设置与射极电极32连接的P+型连接区域46。通过将P+型连接区域46设置在第二周边P型区域44，可在IEGT100断开时排出过剩的电洞。因此，电流集中在元件区域50的端部的情况得到抑制，IEGT100的破坏耐量更进一步提高。
[0049]而且，本实施方式中，包围载子排出区域22的沟槽14的第一方向的端部如图1 (b)所示设为曲线形状。这样一来，将沟槽14的端部设为曲线形状且不对沟槽形成角，由此抑制电场局部地集中在栅极绝缘膜18。因此，栅极绝缘膜18被破坏的情况得到抑制，实现高可靠性的ffiGTlOO。
[0050]根据本实施方式，可以提供一种促进元件区域端部的过剩载子的排出而提高破坏耐量的IEGT。而且，可以提供一种栅极绝缘膜的耐性提高、可靠性提高的IEGT。
[0051](第二实施方式)
[0052]本实施方式的半导体装置包括:半导体基板，具有第一面、及与第一面对向的第二面；多个第一导电型的第一半导体层，设置在第二面侧的半导体基板内部，沿着第一方向延伸，在与第一方向正交的第二方向上排列配置，并且隔着栅极绝缘膜被栅极层包围；多个第一导电型的第二半导体层，位于在第二方向上相邻的第一半导体层之间，并且所述第二半导体层在从第二面朝向第一面的方向上的深度比第一半导体层浅；第一导电型的第三半导体层，设置在第二面的半导体基板内部，配置在第一半导体层的第一方向的端部，在所述第三半导体层与第一半导体层之间隔着栅极层而设置，并且所述第三半导体层在从第二面朝向第一面的方向上的深度与第一半导体层相同；一片引出用栅极层，从栅极层的第一方向的端部沿着第一方向在第三半导体层内延伸；第二导电型的第四半导体层，设置在第二半导体层的第二面侧；第一导电型的第六半导体层，设置在第一面；第二导电型的第七半导体层，设置在第一、第二及第三半导体层与第六半导体层之间；射极电极，电连接于第三及第四半导体层；以及集极电极，电连接于第六半导体层。
[0053]图5是本实施方式的半导体装置的示意性俯视图。图5(a)是表示半导体装置的整体的图。而且，图5(b)是图5(a)中的圆所示的元件区域端部的放大图。
[0054]图6是图5(b)的DN示意性剖视图。另外，IEGT的元件区域50内的构成与第一实施方式相同。因此，关于IEGT的元件区域50内的构成，参照第一实施方式的图2进行说明。
[0055]本实施方式的半导体装置与第一实施方式同样地为沟槽式IEGT，其隔着半导体基板设置射极电极与集极电极，并且具备抑制接通时载子排出的虚设区域。
[0056]如图5(a)所示，本实施方式的IEGT200在中央部设置元件区域50。元件区域50的周围形成着例如保护环等终端构造，用来防止元件区域50的端部的耐压降低。
[0057]如图6所不,本实施方式的IEGT具备半导体基板10,所述半导体基板10具有第一面、及与第一面对向的第二面。半导体基板10例如为单晶硅。
[0058]如图2所示，在半导体基板10的第二面侧，设置多个P型虚设区域(第一半导体层)16，这些P型虚设区域16被内部具有栅极层12的沟槽14包围且被电性绝缘。栅极层12以在与虚设区域16之间隔着栅极绝缘膜18的方式设置。虚设区域16具备如下功能:抑制IEGT200接通时电洞排出，而有效地促进电子的注入。
[0059]虚设区域16的深度较理想为大于等于沟槽14的深度。通过将虚设区域16的深度设为大于等于沟槽14的深度，可抑制电洞与栅极层12之间产生负电容致使栅极电压振动的情况，该电洞的排出在IEGT200接通时被虚设区域16抑制。
[0060]栅极层12例如为掺杂η型杂质的多晶硅。而且，栅极绝缘膜18例如为硅的热氧化膜。
[0061]如图5(b)所示，虚设区域16沿着第一方向延伸，在与第一方向正交的第二方向上排列配置。并且，由沟槽14包围该虚设区域16的周围。虚设区域16为经电性绝缘的状态、即浮动状态。
[0062]而且，如图2所示，在半导体基板10的第二面侧，分别设置虚设区域16及被沟槽14夹着的P型基底区域(第二半导体层)20。基底区域20的深度比虚设区域16的深度浅，并且也比沟槽14的深度浅。基底区域20作为IEGT200接通时供电子流动的通道发挥功能。
[0063]而且，如图5(b)及图6所示，设置配置在虚设区域16的第一方向的端部的载子排出区域(第三半导体层)60。载子排出区域60在与虚设区域16之间隔着内部具有栅极层12的沟槽14而设置。
[0064]载子排出区域60具有与虚设区域16相同的深度。此处，所谓相同的深度，为如下概念:不仅包含深度完全一致的情况，还包含想要实现相同的深度但因制造过程的偏差而产生误差的情况。
[0065]如图5(b)所示，载子排出区域60还配置在虚设区域16的第二方向的端部。也就是说，载子排出区域60以包围元件区域50的周围的方式设置。
[0066]本实施方式中设置一条栅极引出用沟槽64，其从包围虚设区域16且内部具有栅极层12的沟槽14的第一方向的端部，沿着第一方向在载子排出区域60内延伸，并且内部具有栅极层12。如图6所示，栅极层12被栅极引出层52从栅极引出用沟槽64的第一方向的端部引出到半导体基板10表面。栅极引出层52与未图示的栅极电极连接。
[0067]如图2所示，IEGT200在基底区域20的第二面侧具备n+型发射极层(第四半导体层)24。发射极层24具备IEGT200接通时注入电子的功能。进而，在基底区域20的第二面侦牝与n+型发射极层24相邻地设置P+型基极接点层36。
[0068]而且，如图5(b)所示，IEGT200在载子排出区域60的第二面侧具备P+型的第一连接区域(第五半导体层)70。第一连接区域(第五半导体层)70设置在元件区域50的第一端部侧。第一连接区域70具备IEGT断开时排出电洞的功能。
[0069]而且，如图5(b)所示，IEGT200在载子排出区域60的第二面侧具备P+型的第二连接区域72。P+型连接区域72设置在元件区域50的第二端部侧。P+型连接区域72的P型杂质浓度高于载子排出区域60。P+型连接区域72具备IEGT200断开时排出电洞的功能。
[0070]如图2、图6所示，IEGT200在半导体基板10的第一面侧具备P+型集极层(第六半导体层)2 8。而且，在集极层28与虚设区域16、基底区域20及载子排出区域60之间，设置n_型漂移层(第七半导体层)30。
[0071]如图2所示，IEGT200具备与发射极层24、基底区域20、基极接点层36及连接区域26电连接的射极电极32。而且，该IEGT200具备与集极层28电连接的集极电极34。射极电极32及集极电极34例如为金属。
[0072]在射极电极32与半导体基板10之间设置层间绝缘膜48。层间绝缘膜48例如为硅氧化膜。
[0073]接着，说明本实施方式的作用及效果。当IEGT200接通时，伴随着栅极层12的电位上升，在基底层20的沟槽14侧面形成通道。通过形成通道，电子从发射极层24向集极层28流动，电洞从集极层28向发射极层24流动。
[0074]此时，为了抑制一部分电洞从发射极层24排出，而设置虚设区域16。通过设置虚设区域16，而有效地促进电子的注入，IEGT200的接通电流增大。
[0075]接下来，当IEGT200断开时，由虚设区域16存储的过剩的电洞通过基极接点层36被向射极电极32排出，所述基极接点层36与虚设区域16相邻并且中间隔着沟槽14。然而，在元件区域50的端部，虚设区域16相对于基极接点层36所占的面积比例变高。因此，有断开时过剩载子无法向射极电极32排出，电流集中在元件区域50的端部而破坏元件之虞。
[0076]本实施方式中，在虚设区域16的第一方向的端部，设置经由P+型的第一连接区域70与射极电极32连接的载子排出区域60。通过设置载子排出区域60，可在IEGT200断开时将过剩的电洞从载子排出区域60排出。因此，电流集中在元件区域50的端部的情况得到抑制，IEGT200的破坏耐量提高。
[0077]而且，本实施方式中，在虚设区域16的第二方向的端部，设置经由P+型的第二连接区域72与射极电极32连接的载子排出区域60。通过设置载子排出区域60，可在IEGT200断开时将过剩的电洞从载子排出区域60排出。因此，电流集中在元件区域50的端部的情况得到抑制，IEGT200的破坏耐量进一步提高。
[0078]进而，本实施方式中，设置一条栅极引出用沟槽64，其从包围虚设区域16且内部具有栅极层12的沟槽14的第一方向的端部，沿着第一方向在载子排出区域60内延伸，并且内部具有引出用栅极层62。换言之，设置一条从栅极层12的第一方向的端部沿着第一方向在载子排出区域60内延伸的引出用栅极层62。这样一来，利用一条栅极引出用沟槽64将栅极层12从包围虚设区域16的沟槽14引出，可使P+型的第一连接区域70的面积与例如第一实施方式相比变大。因此，可促进过剩的载子的排出，电流集中在元件区域50的端部的情况进一步得到抑制，IEGT200的破坏耐量更进一步提高。
[0079]根据本实施方式，可以提供一种促进元件区域端部的过剩载子的排出而提高破坏耐量的IEGT。
[0080]以上，在实施方式中，以第一导电型为P型、第二导电型为η型的情况为例进行了说明，但也可以设为第一导电型为η型、第二导电型为P型的构成。
[0081]而且，实施方式中，作为半导体基板、半导体层的材料，以单晶硅为例进行了说明，但可以将其他半导体材料、例如碳化硅、氮化镓等应用于本发明中。
[0082]对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其他各种形态进行实施，可在不脱离发明的主旨的范围内进行各种省略、置换、变更。例如，也可以将一个实施方式的构成要素与另一个实施方式的构成要素进行置换或变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求所记载的发明及其均等的范围内。
[0083][符号的说明]
[0084]10半导体基板
[0085]12栅极层
[0086]16虚设区域(第一半导体层)
[0087]18栅极绝缘膜
[0088]20基底区域(第二半导体层)
[0089]22载子排出区域(第三半导体层)
[0090]24发射极层(第四半导体层)
[0091]26连接区域(第五半导体层)
[0092]28集极层(第六半导体层)
[0093]30漂移层(第七半导体层)
[0094]32射极电极
[0095]34集极电极
[0096]40第一周边区域(第八半导体层)
[0097]42连接区域(第九半导体层)
[0098]44第二周边区域(第十半导体层)
[0099]46连接区域(第十一半导体层)
[0100]60载子排出区域(第三半导体层)
[0101]62引出用栅极层
[0102]70第一连接区域(第五半导体层)
【主权项】
1.一种半导体装置，其特征在于包括: 半导体基板，其具有第一面、及与所述第一面对向的第二面； 多个第一导电型的第一半导体层，其设置在所述第二面侧的所述半导体基板内部，沿着第一方向延伸，在与所述第一方向正交的第二方向上排列配置，并且隔着栅极绝缘膜被栅极层包围； 多个第一导电型的第二半导体层，其位于在所述第二方向上相邻的所述第一半导体层之间，并且在从所述第二面朝向所述第一面的方向上的深度比所述第一半导体层浅； 第一导电型的第三半导体层，其设置在所述第二面的所述半导体基板内部，配置在所述第一半导体层的所述第一方向的端部，隔着所述栅极绝缘膜被所述栅极层包围，并且在从所述第二面朝向所述第一面的方向上的深度与所述第一半导体层相同； 第二导电型的第四半导体层，其设置在所述第二半导体层的所述第二面侧； 第一导电型的第六半导体层，其设置在所述第一面； 第二导电型的第七半导体层，其设置在所述第一、第二及第三半导体层与所述第六半导体层之间； 射极电极，其电连接于所述第三及第四半导体层；以及 集极电极，其电连接于所述第六半导体层。2.根据权利要求1所述的半导体装置，其特征在于:所述第一方向上的所述栅极层的端部成为曲线形状。3.根据权利要求1或2所述的半导体装置，其特征在于:还包括第一导电型的第八半导体层，其设置在所述第二面的所述半导体基板内部，配置在所述第一方向上的所述第二半导体层的端部，并且在从所述第二面朝向所述第一面的方向上的深度与所述第一半导体层相同；并且 所述射极电极电连接于所述第八半导体层。4.根据权利要求1或2所述的半导体装置，其特征在于:还包括第一导电型的第十半导体层，其设置在所述第二面的所述半导体基板内部，隔着所述栅极绝缘膜配置在所述第二方向上的所述第一半导体层的端部，沿着所述第一方向延伸，并且在从所述第二面朝向所述第一面的方向上的深度与所述第一半导体层相同；并且 所述射极电极电连接于所述第十半导体层。5.一种半导体装置，其特征在于包括: 半导体基板，其具有第一面、及与所述第一面对向的第二面； 多个第一导电型的第一半导体层，其设置在所述第二面侧的所述半导体基板内部，沿着第一方向延伸，在与所述第一方向正交的第二方向上排列配置，并且隔着栅极绝缘膜被栅极层包围； 多个第一导电型的第二半导体层，其位于在所述第二方向上相邻的所述第一半导体层之间，并且在从所述第二面朝向所述第一面的方向上的深度比所述第一半导体层浅； 第一导电型的第三半导体层，其设置在所述第二面的所述半导体基板内部，配置在所述第一半导体层的所述第一方向的端部，在与所述第一半导体层之间隔着所述栅极层而设置，并且在从所述第二面朝向所述第一面的方向上的深度与所述第一半导体层相同； 一片引出用栅极层，其从所述栅极层的所述第一方向的端部沿着所述第一方向在所述第三半导体层内延伸； 第二导电型的第四半导体层，其设置在所述第二半导体层的所述第二面侧； 第一导电型的第六半导体层，其设置在所述第一面； 第二导电型的第七半导体层，其设置在所述第一、第二及第三半导体层与所述第六半导体层之间； 射极电极，其电连接于所述第三及第四半导体层；以及 集极电极，其电连接于所述第六半导体层。
【专利摘要】本发明提供一种能够提高破坏耐量的半导体装置。实施方式的半导体装置包括：半导体基板；多个第一导电型的第一半导体层，设置在半导体基板正面，沿着第一方向延伸，并且隔着栅极绝缘膜被栅极层包围；多个第一导电型的第二半导体层，位于第一半导体层之间；第一导电型的第三半导体层，配置在第一半导体层的第一方向的端部，隔着栅极绝缘膜被栅极层包围；第二导电型的第四半导体层，设置在第二半导体层；第一导电型的第六半导体层，设置在半导体基板背面；第二导电型的第七半导体层，设置在第六半导体层与第一、第二及第三半导体层之间；射极电极，电连接于第四半导体层与第五半导体层；以及集极电极，电连接于第六半导体层。
【IPC分类】H01L29/739
【公开号】CN104882474
【申请号】CN201410452729
【发明人】镰田周次
【申请人】株式会社东芝
【公开日】2015年9月2日
【申请日】2014年9月5日
【公告号】US9111990, US20150243771