沟槽栅型igbt器件及其制造方法

沟槽栅型igbt器件及其制造方法
【技术领域】
[0001] 本发明涉及IGBT器件结构及其制造方法，尤其涉及一种沟槽栅型IGBT器件及其 制造方法。
【背景技术】
[0002] 绝缘栅双极型晶体管（IGBT)是近年来最令人瞩目而且发展很快的一种新型电力 电子器件。IGBT器件具有栅极高输入阻抗、开通和关断时具有较宽的安全工作区等特性，因 此IGBT器件在电机驱动、电焊机、电磁炉，UPS电源等方面有很广泛的应用。
[0003] 随着IGBT器件的不断发展，单位面积内的电流密度提升要求也日趋紧迫，因此在 本领域的工程技术人员提出了沟槽型IGBT器件。与最初的平面栅IGBT器件相比，沟槽栅 IGBT器件单位面积上的电流密度大幅度提高，器件的面积也相应的下降，但由于沟槽密度 增加，目前的沟槽型IGBT器件的输入电容大幅度增加，导致了不容易驱动的问题。另外，由 于常规的沟槽型IGBT器件电流比平面栅IGBT器件的电流增加很多，因此导致沟槽型IGBT 器件的鲁棒性能也较差。

【发明内容】

[0004] 本发明要解决的技术问题是提供一种沟槽栅型IGBT器件及其制造方法，能够有 效降低输入电容，还可以使得IGBT器件的鲁棒性能可调。
[0005] 为解决上述技术问题，本发明提供了一种沟槽栅型IGBT器件，包括：
[0006] N型掺杂的漂移区，具有正面以及与该正面相对的背面，所述正面和背面平行于由 相互垂直的X方向和Y方向界定的XY平面；
[0007] P型掺杂的集电区，与所述漂移区的背面直接或间接地电接触；
[0008] P型掺杂的基区，与所述漂移区的正面直接或间接地电接触；
[0009] 第一沟槽栅结构，由所述基区的表面沿Z方向纵向延伸至所述漂移区内，所述Z方 向垂直于所述XY平面；
[0010] N型掺杂的发射区，位于所述基区内且位于所述第一沟槽栅结构的一侧或两侧；
[0011] 第二沟槽栅结构，由所述基区的表面沿Z方向纵向延伸至所述漂移区内，所述第 三沟槽栅结构的一侧或两侧具有N型掺杂的类发射区，所述第二沟槽栅结构以及类发射区 与所述发射区电性连接；
[0012] 第三沟槽栅结构，由所述基区的表面沿Z方向纵向延伸至所述漂移区内，所述第 三沟槽栅结构与所述发射区电性连接。
[0013] 根据本发明的一个实施例，所述第二沟槽栅结构与所述第三沟槽栅结构在所述XY 平面内的延伸方向相互平行。
[0014] 根据本发明的一个实施例，所述第二沟槽栅结构与所述第三沟槽栅结构在所述XY 平面内的延伸方向垂直于所述第一沟槽栅结构在所述XY平面内的延伸方向。
[0015] 根据本发明的一个实施例，所述器件还包括：第四沟槽栅结构，由所述基区的表面 沿Z方向纵向延伸至所述漂移区内，所述第四沟槽栅结构在所述XY平面内的延伸方向平行 于所述第一沟槽栅结构在所述XY平面内的延伸方向，所述第二沟槽栅结构和第三沟槽栅 结构位于相邻的两个第四沟槽栅结构之间且与所述相邻的两个第四沟槽栅连通。
[0016] 根据本发明的一个实施例，所述第一沟槽栅结构与紧邻的第四沟槽栅结构之间的 距离记为W1，距离W1可调。
[0017] 根据本发明的一个实施例，相邻的两个第二沟槽栅结构之间具有一个或多个第三 沟槽栅结构。
[0018] 根据本发明的一个实施例，紧邻的两个第三沟槽栅结构之间的距离记为W2,所述 第二沟槽栅结构与紧邻的第三沟槽栅结构之间的距离记为W3,距离W2与距离W3之间的比 例可调。
[0019] 根据本发明的一个实施例，所述器件还包括：
[0020] 介质层，覆盖所述基区、发射区、第一沟槽栅结构、第二沟槽栅结构和第三沟槽栅 结构的表面，所述介质层中形成有接触孔，所述接触孔的底部露出所述第二沟槽栅结构、类 发射区和发射区；
[0021] 发射极电极，填充在所述接触孔内，所述第二沟槽栅结构、类发射区和发射区经由 所述发射极电极电性连接。
[0022] 根据本发明的一个实施例，所述漂移区的背面具有N型掺杂的缓冲区，所述集电 区经由所述缓冲区与所述漂移区的背面电接触。
[0023] 根据本发明的一个实施例，所述漂移区的正面具有N型掺杂的JFET掺杂区，所述 基区形成在所述JFET掺杂区内并经由所述JFET掺杂区与所述漂移区的正面电接触。
[0024] 为了解决上述技术问题，本发明还提供了一种沟槽栅型IGBT器件的制造方法，包 括：
[0025] 在半导体衬底的正面上生长N型掺杂的外延层，所述半导体衬底的正面平行于由 相互垂直的X方向和Y方向界定的XY平面，所述外延层作为IGBT器件的漂移区；
[0026] 在所述外延层内形成沿Z方向纵向延伸的第一沟槽栅结构、第二沟槽栅结构和第 三沟槽栅结构，所述Z方向垂直于所述XY平面；
[0027] 对所述外延层进行离子注入，以在所述外延层内形成P型掺杂的基区；
[0028] 对所述基区进行离子注入，以在所述基区内形成N型掺杂的发射区和类发射区， 所述发射区位于所述第一沟槽栅结构的一侧或两侧，所述类发射区位于所述第三沟槽栅结 构的一侧或两侧；
[0029] 移除所述半导体衬底以暴露出所述外延层的背面；
[0030] 对所述外延层的背面进行离子注入，以形成P型掺杂的集电区；
[0031] 其中，所述第二沟槽栅结构以及类发射区与所述发射区电性连接，所述第三沟槽 栅结构与所述发射区电性连接。
[0032] 根据本发明的一个实施例，所述第二沟槽栅结构与所述第三沟槽栅结构在所述XY 平面内的延伸方向相互平行。
[0033] 根据本发明的一个实施例，所述第二沟槽栅结构与所述第三沟槽栅结构在所述XY 平面内的延伸方向垂直于所述第一沟槽栅结构在所述XY平面内的延伸方向。
[0034] 根据本发明的一个实施例，在形成所述第一沟槽栅结构、第二沟槽栅结构、第三沟 槽栅结构时，还一并形成第四沟槽栅结构，所述第四沟槽栅结构由所述基区的表面沿Z方 向纵向延伸至所述漂移区内，所述第四沟槽栅结构在所述XY平面内的延伸方向平行于所 述第一沟槽栅结构在所述XY平面内的延伸方向，所述第二沟槽栅结构和第三沟槽栅结构 位于相邻的两个第四沟槽栅结构之间且与所述相邻的两个第四沟槽栅连通。
[0035] 根据本发明的一个实施例，所述第一沟槽栅结构与紧邻的第四沟槽栅结构之间的 距离记为W1，距离W1可调。
[0036] 根据本发明的一个实施例，相邻的两个第二沟槽栅结构之间具有一个或多个第三 沟槽栅结构。
[0037] 根据本发明的一个实施例，紧邻的两个第三沟槽栅结构之间的距离记为W2,所述 第二沟槽栅结构与紧邻的第三沟槽栅结构之间的距离记为W3, W2与W3之间的比例可调。
[0038] 根据本发明的一个实施例，所述制造方法还包括：
[0039] 形成介质层，所述介质层覆盖所述基区、发射区、第一沟槽栅结构、第二沟槽栅结 构和第三沟槽栅结构的表面；
[0040] 对所述介质层进行刻蚀，以形成接触孔，所述接触孔的底部露出所述第二沟槽栅 结构、类发射区和发射区；
[0041] 在所述接触孔中填充发射极电极，所述第二沟槽栅结构、类发射区和发射区经由 所述发射极电极电性连接。
[0042] 根据本发明的一个实施例，在形成所述第一沟槽栅结构、第二沟槽栅结构、第三沟 槽栅结构之前，还包括：对所述外延层进行离子注入，以在所述外延层中形成N型掺杂的 JFET掺杂区，所述基区形成在所述JFET掺杂区内。
[0043] 为了解决上述技术问题，本发明还提供了另外一种沟槽栅型IGBT器件的制造方 法，包括：
[0044] 在半导体衬底的正面上生长N型掺杂的外延层，所述半导体衬底的正面平行于由 相互垂直的X方向和Y方向界定的XY平面，所述外延层作为IGBT器件的漂移区；
[0045] 在所述外延层内形成沿Z方向纵向延伸的第一沟槽栅结构、第二沟槽栅结构和第 三沟槽栅结构，所述Z方向垂直于所述XY平面；
[0046] 对所述外延层进行离子注入，以在所述外延层内形成P型掺杂的基区；
[0047] 对所述基区进行离子注入，以在所述基区内形成N型掺杂的发射区和类发射区， 所述发射区位于所述第一沟槽栅结构的一侧或两侧，所述类发射区位于所述第三沟槽栅结 构的一侧或两侧；
[0048] 研磨所述半导体衬底的背面以将所述半导体衬底减薄至预设的厚度，保留的半导 体衬底作为所述IGBT器件的缓冲区；
[0049] 对保留的半导体衬底的背面进行离子注入，以形成P型掺杂的集电区；
[0050] 其中，所述第二沟槽栅结构以及类发射区与所述发射区电性连接，所述第三沟槽 栅结构与所述发射区电性连接。
[0051] 根据本发明的一个实施例，所述第二沟槽栅结构与所述第三沟槽栅结构在所述XY 平面内的延伸方向相互平行。
[0052] 根据本发明的一个实施例，所述第二沟槽栅结构与所述第三沟槽栅结构在所述XY 平面内的延伸方向垂直于所述第一沟槽栅结构在所述XY平面内的延伸方向。
[0053] 根据本发明的一个实施例，在形成所述第一沟槽栅结构、第二沟槽栅结构、第三沟 槽栅结构时，还一并形成第四沟槽栅结构，所述第四沟槽栅结构由所述基区的表面沿Z方 向纵向延伸至所述漂移区内，所述第四沟槽栅结构在所述XY平面内的延伸方向平行于所 述第一沟槽栅结构在所述XY平面内的延伸方向，所述第二沟槽栅结构和第三沟槽栅结构 位于相邻的两个第四沟槽栅结构之间且与所述相邻的两个第四沟槽栅连通。
[0054]根据本发明的一个实施例，所述第一沟槽栅结构 与紧邻的第四沟槽栅结构之间的 距离记为W1，距离W1可调。
[0055]根据本发明的一个实施例，相邻的两个第二沟槽栅结构之间具有一个或多个第三 沟槽栅结构。
[0056]根据本发明的一个实施例，紧邻的两个第三沟槽栅结构之间的距离记为W2,所述 第二沟槽栅结构与紧邻的第三沟槽栅结构之间的距离记为W3,W2与W3之间的比例可调。 [0057]根据本发明的一个实施例，所述制造方法还包括：
[0058] 形成介质层，所述介质层覆盖所述基区、发射区、第一沟槽栅结构、第二沟槽栅结 构和第三沟槽栅结构的表面；
[0059]对所述介质层进行刻蚀，以形成接触孔，所述接触孔的底部露出所述第二沟槽栅 结构、类发射区和发射区；
[0060]在所述接触孔中填充发射极电极，所述第二沟槽栅结构、类发射区和发射区经由 所述发射极电极电性连接。
[0061] 根据本发明的一个实施例，在形成所述第一沟槽栅结构、第二沟槽栅结构、第三沟 槽栅结构之前，还包括：对所述外延层进行离子注入，以在所述外延层中形成N型掺杂的 JFET掺杂区，所述基区形成在所述JFET掺杂区内。
[0062] 与现有技术相比，本发明具有以下优点：
[0063]本发明实施例的沟槽栅型IGBT器件相比于传统的沟槽型IGBT器件，增加了第二 沟槽栅结构、第三沟槽栅结构以及类发射区，类发射区位于第二沟槽栅结构的一侧或两侧， 第二沟槽栅结构、第三沟槽栅结构以及类发射区与第一沟槽栅结构电性连接，从而减少了 有效元胞的面积，减少了与外部栅极驱动相连的栅极数量，从而有效地降低了输入电容。 [0064]进一步地，相邻的第三沟槽栅结构之间的区域形成了电压浮置的待用伪元胞结 构，该电压浮置的待用伪元胞结构在IGBT器件导通时提供载流子注入增强效应，该载流子 增强效应可以提高沟槽栅型IGBT器件的元胞底部附近的载流子浓度，从而改善器件的导 通损耗。
[0065] 另外，第二沟槽栅结构与相邻的第三沟槽栅结构之间的区域形成了与发射极电性 连接的待用伪元胞结构，该与发射极电性连接的待用伪元胞结构使得IGBT器件的发射极 与集电极之间的电容Cce增大，能够有效地改善沟槽栅型IGBT器件在短路状态下的稳定 性，有利于增强器件的鲁棒性。
[0066]此外，本发明实施例的IGBT器件中，通过调节电压浮置的待用伪元胞结构以及发 射极电性连接的待用伪元胞结构的宽度以及两种待用伪元胞结构之间的数量比例，可以在 鲁棒性和导通损耗之间进行调节和折中，从而适用于各种不同的应用场景。而且，通过调节 第一沟槽栅结构与第四沟槽栅结构之间的间距，可以改善IGBT器件的导通损耗以及降低 芯片面积，节约成本。
【附图说明】
[0067] 图1是根据本发明实施例的沟槽栅型IGBT器件的立体结构示意图；
[0068] 图2是根据本发明实施例的沟槽栅型IGBT器件的俯视示意图；
[0069] 图3是图2所示沟槽栅型IGBT器件沿A-A'方向的剖面示意图；
[0070] 图4是图2所示沟槽栅型IGBT器件沿B-B'方向的剖面示意图；
[0071]图5是图2所示沟槽栅型IGBT器件沿C-C'方向的剖面示意图；
[0072] 图6是根据本发明实施例的沟槽栅型IGBT器件导通时的电流波形与传统的沟槽 栅型IGBT器件导通时的电流波形的对比图；
[0073] 图7是根据本发明实施例的沟槽栅型IGBT器件在发生短路时的电流电压波形 图；
[0074] 图8是传统的沟槽栅型IGBT器件在发生短路时的电流电压波形图；
[0075] 图9是根据本发明实施例的IGBT器件的制造方法的流程示意图。
【具体实施方式】
[0076] 下面结合具体实施例和附图对本发明作进一步说明，但不应以此限制本发明的保 护范围。
[0077] 参考图1至图5,本实施例的沟槽栅型IGBT器件主要包括：漂移区100、缓冲区 108、集电区109、集电极1KKJFET掺杂区101、基区105、发射区106、类发射区106'、第一沟 槽栅结构TG1、第二沟槽栅结构TG2、第三沟槽栅结构TG3、第四沟槽栅结构TG4、介质层111 以及发射极电极112。
[0078] 进一步而言，漂移区100的掺杂类型为N型。该漂移区100具有相对的正面和背 面，该正面和背面平行于XY平面。
[0079] 缓冲区108位于漂移区100的背面，缓冲区108的掺杂类型为N型。优选地，缓冲 区108的掺杂浓度高于漂移区100的掺杂浓度。
[0080] 集电区109位于缓冲区108的背面，集电区109的掺杂类型为P型。集电区109 可以经由缓冲区108间接地与漂移区100的背面电接触。需要说明的是，缓冲区108是可 选地。在另一实施例中，集电区109也可以直接与漂移区100的背面电接触。
[0081] 集电极110位于集电区109的背面，集电区110与集电区109电接触。集电极110 可以采用各种适当的导电材料，例如铝。
[0082] JFET掺杂区101位于漂移区100的正面，JFET掺杂区101的掺杂类型为N型。
[0083] 基区105位于JFET掺杂区101的正面，基区的掺杂浓度为P型。基区105可以经 由JFET掺杂区101与漂移区100的正面电接触。需要说明的是，JFET掺杂区区101是可 选的，在另一实施例中，基区105也可以直接与漂移区100的正面电接触。
[0084] 基区105可以包括有效元胞区域EC、电压浮置的待用伪元胞结构DC1以及与发射 极电性连接的待用伪元胞结构DC2等多个并列的区域。
[0085] 有效元胞区域EC内形成有常规的IGBT器件的元胞结构，第一沟槽栅结构TG1以 及发射区106位于有效元胞区域EC内。其中，第一沟槽栅结构TG1由基区105的正表面沿 Z方向纵向延伸至漂移区100内，Z方向垂直于XY平面。
[0086] 第一沟槽栅结构TG1为常规的沟槽栅结构，具体而言，可以包括：沟槽102,该沟 槽102沿Z方向纵向延伸，贯穿基区105、JFET掺杂区101并延伸至漂移区100内；栅介质 层103,该栅介质层103覆盖沟槽102的底部和侧壁，栅介质层103的材料可以是各种常规 的栅介质材料，例如氧化硅；栅电极104,填充在沟槽102内且位于栅介质层103上，栅电极 104的材料可以是各种常规的栅电极材料，例如多晶硅或掺杂的多晶硅。
[0087] 发射区106位于基区105内，发射区106的掺杂类型为N型。发射区106可以设 置在第一沟槽栅结构TG1的一侧或是两侧。作为一个非限制性的例子，第一沟槽栅结构TG1 的两侧都具有发射区106。
[0088] 第二沟槽栅结构TG2、第三沟槽栅结构TG3以及第四沟槽栅结构TG4都沿Z方向纵 向延伸，从基区105的表面纵向延伸至漂移区100内。第二沟槽栅结构TG2、第三沟槽栅结 构TG3以及第四沟槽栅结构TG4的内部结构与第一沟槽栅结构TG1相同，都包含沟槽以及 填充在沟槽内的栅介质层和栅电极。
[0089] 第二沟槽栅结构TG2-侧或两侧的基区105内具有N型掺杂的类发射区106'，而 第三沟槽栅结构TG3两侧并不具有类发射区106'，也即第三沟槽栅结构TG3两侧是基区 105〇
[0090] 第二沟槽栅结构TG2、类发射区106'以及第三沟槽栅结构TG3与发射区106电性 连接。
[0091] 作为一个优选的实施例，第二沟槽栅结构TG2、第三沟槽栅结构TG3在XY平面内的 延伸方向相互平行，例如都沿Y方向延伸。进一步地，第二沟槽栅结构TG2、第三沟槽栅结 构TG3在XY平面内的延伸方向可以垂直于第一沟槽栅结构TG1在XY平面内的延伸方向， 例如，第一沟槽栅结构TG1在XY平面内沿X方向延伸。
[0092] 第四沟槽栅结构TG4在XY平面内的延伸方向垂直于第二沟槽栅结构TG2、第三沟 槽栅结构TG3在XY平面内的延伸方向，例如第四沟槽栅结构TG4沿X方向延伸。第四沟槽 栅结构TG4与第二沟槽栅结构TG2、第三沟槽栅结构TG3连通。例如，第二沟槽栅结构TG2、 第三沟槽栅结构TG3沿Y方向延伸，其两端分别与相邻的两个第四沟槽栅结构TG4连通。 [0093] 需要说明的是，本文中沟槽栅结构之间的连通指的是两个或多个沟槽栅结构的沟 槽连通而且沟槽内填充的栅电极彼此相接。
[0094] 第一沟槽栅结构TG1与紧邻的第四沟槽栅结构TG4之间的距离记为W1，距离W1可 调，通过调节距离W1，可以改善IGTB器件的导通损耗以及降低芯片面积，从而节约成本。
[0095] 第二沟槽栅结构TG2和第三沟槽栅结构TG3可以间隔排布，相邻的两个第二沟槽 栅结构TG2之间可以具有一个或多个第三沟槽栅结构TG3。例如，相邻的两个第二沟槽栅结 构TG2之间可以设置1个、2个、三个或其他数量的第三沟槽栅结构TG3。
[0096] 紧邻的第三沟槽栅结构TG3之间的区域形成了电压浮置的待用伪元胞结构DC1。 该电压浮置的待用伪元胞结构DC1的宽度（也即紧邻的两个第三沟槽栅结构TG3之间的距 离）记为W2。
[0097] 第二沟槽栅结构TG2与紧邻的第三沟槽栅结构TG3之间的区域形成了与发射极电 性连接的待用伪元胞结构DC2。该与发射极电性连接的待用伪元胞结构DC2的宽度（也即 第二沟槽栅结构TG2与紧邻的第三沟槽栅结构TG3之间的距离）记为W3。距离W2与距离 W3之间的比例可调，例如可以通过分别调节距离W2和距离W3来调节二者的比例。
[0098]介质层111覆盖基区105、发射区106、第一沟槽栅结构TG1、第二沟槽栅结构TG2、 第三沟槽栅结构TG3和第四沟槽栅结构TG4上的表面。在发射 区106上方的介质层111中 形成有接触孔107,接触孔107的底部露出发射区106 ;在类发射区106'和第二沟槽栅结构 TG2上方的介质层111中形成有接触孔107'，接触孔107'的底部露出第二沟槽栅结构TG2 以及类发射区106'。
[0099] 发射极电极112填充在接触孔107和107'内，使得第二沟槽栅结构TG2、类发射 区106'和发射区106经由发射极电极112电性连接。由于第二沟槽栅结构TG2和第四沟 槽栅结构TG4连通，而第四沟槽栅结构TG4与第三沟槽栅结构TG4连通，从而使得第二沟槽 栅结构TG2、第三沟槽栅结构TG3以及第四沟槽栅结构TG4都和发射区106电性连接。
[0100] 需要说明的是，图1和图2仅仅示出了 IGBT器件内的局部部分，本领域技术人员 应当了解，IGBT器件内实际上包含了多个这样的局部部分。
[0101] 相比传统的沟槽栅型IGBT器件，本实施例的IGBT器件在有效元胞区域EC以外设 置了第二沟槽栅结构TG2、第三沟槽栅结构TG3、第四沟槽栅结构TG4以及由此形成的电压 浮置的待用伪元胞结构DC1以及与发射极电性连接的待用伪元胞结构DC2,这些额外设置 的结构和区域减小了有效元胞区域EC的面积，减少了 IGBT与外部栅极驱动相连的栅极数 量，从而有效地降低了输入电容。更具体而言，外部栅极驱动通常通过栅极信号线的方式与 第一沟槽栅结构TG1电性连接，如上讨论的，第二沟槽栅结构TG2至第四沟槽栅结构TG4与 发射区106电性连接，第二沟槽栅结构TG2至第四沟槽栅结构TG4相对于第一沟槽栅结构 TG1电性浮置，从而减少了与外部栅极驱动相连的栅极数量。
[0102] 此外，电压浮置的待用伪元胞结构DC1在IGBT器件导通时提供载流子注入增强效 应，该载流子增强效应可以提高沟槽栅型IGBT器件的元胞底部附近的载流子浓度，从而改 善器件的导通损耗。与发射极电性连接的待用伪元胞结构DC2使得IGBT器件的发射极与 集电极之间的电容Cce增大，能够有效地改善沟槽栅型IGBT器件在短路状态下的稳定性， 有利于增强器件的鲁棒性。
[0103] 在IGBT器件的实际应用中，针对不同的应用环境，对IGBT器件的鲁棒性以及导通 损耗有着不同的要求，例如在家庭用感应加热设备中，对IGBT器件的导通损耗有着较高的 需求，而对器件的鲁棒性要求会相应降低；而在电机驱动的应用中，既要减小IGBT器件的 导通损耗又要兼顾IGBT器件的鲁棒性能。本实施例提供的沟槽栅型IGBT器件包含电压浮 置的待用伪元胞结构DC1以及与发射极电性连接的待用伪元胞结构DC2,对于不同的应用 环境而设计的IGBT器件，可以通过调节电压浮置的待用伪元胞结构DC1和与发射极电性连 接的待用伪元胞结构DC2的数量比例进行器件性能上的折中。此外，也可以通过调节电压 浮置的待用伪元胞结构DC1的宽度W2以及与发射极电性连接的待用伪元胞结构DC2的宽 度W3进行器件性能上的折中。
[0104] 参考图6,图6示出了根据本实施例的沟槽栅型IGBT器件在导通时电流上升波形 与传统的沟槽栅型IGBT器件在导通时电流上升波形的对比。在图6所示的实例中，本实施 例提供的沟槽栅型IGBT器件中，电压浮置的待用伪元胞结构DC1的宽度W2同与发射极电 性连接的待用伪元胞结构DC2的宽度W3之间的比例为100:1。
[0105] 参考图7和图8,图7为根据本实施例的沟槽栅型IGBT器件在发生短路状态时电 流以及电压波形，图8为传统的沟槽栅型IGBT器件在发生短路状态时的电流以及电压波 形。从图7和图8的对比可以看出，传统的沟槽栅型IGBT器件在短路状态下电流波形出现 严重的振荡现象，这种振荡现象严重时可能会直接导致IGBT器件损坏，而本实施例提供的 沟槽栅型IGBT器件在短路状态下的电流波形平滑稳定，可以有效地减少或避免由于电流 波形振荡导致的器件损坏。
[0106] 参考图9,图9示出了本实施例的沟槽栅型IGBT器件的制造方法，包括如下步骤：
[0107] 步骤S11，在半导体衬底的正面上生长N型掺杂的外延层；
[0108] 步骤S12,在所述外延层内形成沿Z方向纵向延伸的第一沟槽栅结构、第二沟槽栅 结构和第三沟槽栅结构；
[0109] 步骤S13,对所述外延层进行离子注入，以在所述外延层内形成P型掺杂的基区；
[0110] 步骤S14,对所述基区进行离子注入，以在所述基区内形成N型掺杂的发射区和类 发射区，所述发射区位于所述第一沟槽栅结构的一侧或两侧，所述类发射区位于所述第三 沟槽栅结构的一侧或两侧；
[0111] 步骤S15,移除或减薄所述半导体衬底；
[0112] 步骤S16,对移除所述半导体衬底后暴露出的外延层的背面或减薄后的半导体衬 底的背面进行离子注入，以形成P型掺杂的集电区。
[0113] 下面结合图1至图5对该沟槽栅型IGBT器件的制造方法进行详细说明。
[0114] 首先提供半导体衬底108,该半导体衬底108可以是常规的〈100>晶向的直拉半导 体衬底片。该半导体衬底108的掺杂类型可以是N型，掺杂浓度可以为5E14/cm 3至5E15/ cm3之间，电阻率可以为lohm*cm至10ohm*cm之间。
[0115] 之后，在半导体衬底108上生长掺杂类型为N型的外延层100。作为一个非限制性 的例子，外延层100的厚度可以为40um至120um之间，掺杂浓度可以为5E13/cm 3至1E15/ cm3之间。
[0116] 接下来，可以对外延层100的表面进行清洗。例如，可以使用配比为1 :15的HF溶 液清洗外延层100的表面。清洗后，在外延层100上生长氧化层，例如在氧气或湿氧气氛下 生长氧化层，生长的氧化层厚度可以在4000A~1UOOOA之间。
[0117] 之后，可以通过光刻、显影、离子注入以及高温退火等常规的工艺过程，制备沟槽 栅型IGBT器件产品的分压环结构（图中未示出）。
[0118] 之后，可以通过光刻、显影、离子注入以及高温退火等工艺过程，在外延层100内 形成沟槽栅型IGBT器件的JFET掺杂区101。JFET掺杂区101下方的外延层100可以作为 IGBT器件的漂移区。需要说明的是，JFET掺杂区101是可选的，在另一实施例中，也可以不 形成JFET掺杂区101。
[0119] 之后，在已形成的JFET掺杂区101上通过光刻、显影以及刻蚀工艺形成第一沟槽 栅结构TG1、第二沟槽栅结构TG2、第三沟槽栅结构TG3以及第四沟槽栅结构TG4的沟槽 102〇
[0120] 在沟槽102内形成栅介质层103。例如可以生长栅极氧化层103,栅极氧化层103 的厚度为800A至丨500A之间。
[0121] 之后，在已生长栅极氧化层103的沟槽102内填充栅电极104。例如，可以沉积多 晶硅层，多晶硅层的厚度在5000A至20000A之间，多晶硅层的掺杂类型可以是N型，掺杂 电阻率在0. 5ohm/sqrt至50ohm/sqrt之间。通过光刻、显影以及刻蚀等工艺过程，可以对 沉积的多晶硅层进行图形化，从而形成沟槽栅型IGBT器件的栅极104。
[0122] 之后，可以通过光刻、显影、离子注入以及高温退火等工艺，在JFET掺杂区101内 形成P型掺杂的基区105。
[0123] 之后，可以通过光刻、显影、离子注入以及高温退火等工艺，在第一沟槽栅结构TG1 的一侧或两侧形成N型掺杂的发射区106,在第二沟槽栅结构TG2的一侧或两侧形成N型掺 杂的类发射区106'。发射区106和类发射区106'可以在同一离子注入工艺中形成，也可以 在不同的离子注入工艺中形成。
[0124] 之后，沉积介质层111。该介质层111的材料例如可以是BPSG，该介质层111的厚 度可以为6000A至15000A之间。
[0125] 之后，通过光刻、显影以及刻蚀等工艺，在介质层111中形成接触孔107和107'。 接触孔107的底部暴露出发射区106,接触孔107'的底部暴露出类发射区106'和第二沟槽 栅结构TG2。
[0126] 之后，通过沉积、刻蚀等工艺形成IGBT器件的发射极电极112。该发射极电极112 填充接触孔107和107'，并使得类发射区106'、第二沟槽栅结构TG2以及发射区106电性 连接。
[0127] 之后，对半导体衬底108的背面进行研磨，研磨至将半导体衬底108完全移除或者 将半导体衬底108减薄至预设厚度。在图1至5所示的例子中，半导体衬底108并未被完 全移除，保留的半导体衬底108作为IGBT器件的缓冲区。
[0128] 之后，通过光刻、显影、选择性离子注入以及低温退火等工艺，在沟槽栅型IGBT器 件的缓冲层108的背面形成P型掺杂的集电区109。
[0129] 之后，在P型集电区109的背面形成集电极110。集电极110的材料可以是各种常 用的电极材料，例如铝。
[0130] 虽然在上述实施例中半导体衬底108并未被完全移除，但是在另一实施例中，半 导体衬底108也可以被完全移除，也就是并不设置缓冲区。
[0131] 应该理解到的是上述实施例只是对本发明的说明，而不是对本发明的限制，任何 不超出本发明实质精神范围内的发明创造，包括但不限于对局部构造的变更、对元器件的 类型或型号的替换，以及其他非实质性的替换或修改，均落入本发明保护范围之内。
【主权项】
1. 一种沟槽栅型IGBT器件，包括： N型掺杂的漂移区，具有正面以及与该正面相对的背面，所述正面和背面平行于由相互 垂直的X方向和Y方向界定的XY平面； P型掺杂的集电区，与所述漂移区的背面直接或间接地电接触； P型掺杂的基区，与所述漂移区的正 面直接或间接地电接触； 第一沟槽栅结构，由所述基区的表面沿Z方向纵向延伸至所述漂移区内，所述Z方向垂 直于所述XY平面； N型掺杂的发射区，位于所述基区内且位于所述第一沟槽栅结构的一侧或两侧； 其特征在于，还包括： 第二沟槽栅结构，由所述基区的表面沿Z方向纵向延伸至所述漂移区内，所述第三沟 槽栅结构的一侧或两侧具有N型掺杂的类发射区，所述第二沟槽栅结构以及类发射区与所 述发射区电性连接； 第三沟槽栅结构，由所述基区的表面沿Z方向纵向延伸至所述漂移区内，所述第三沟 槽栅结构与所述发射区电性连接。2. 根据权利要求1所述的沟槽栅型IGBT器件，其特征在于，所述第二沟槽栅结构与所 述第三沟槽栅结构在所述XY平面内的延伸方向相互平行。3. 根据权利要求2所述的沟槽栅型IGBT器件，其特征在于，所述第二沟槽栅结构与所 述第三沟槽栅结构在所述XY平面内的延伸方向垂直于所述第一沟槽栅结构在所述XY平面 内的延伸方向。4. 根据权利要求3所述的沟槽栅型IGBT器件，其特征在于，还包括： 第四沟槽栅结构，由所述基区的表面沿Z方向纵向延伸至所述漂移区内，所述第四沟 槽栅结构在所述XY平面内的延伸方向平行于所述第一沟槽栅结构在所述XY平面内的延伸 方向，所述第二沟槽栅结构和第三沟槽栅结构位于相邻的两个第四沟槽栅结构之间且与所 述相邻的两个第四沟槽栅连通。5. 根据权利要求4所述的沟槽栅型IGBT器件，其特征在于，所述第一沟槽栅结构与紧 邻的第四沟槽栅结构之间的距离记为W1，距离Wl可调。6. 根据权利要求2所述的沟槽栅型IGBT器件，其特征在于，相邻的两个第二沟槽栅结 构之间具有一个或多个第三沟槽栅结构。7. 根据权利要求6所述的沟槽栅型IGBT器件，其特征在于，紧邻的两个第三沟槽栅结 构之间的距离记为W2,所述第二沟槽栅结构与紧邻的第三沟槽栅结构之间的距离记为W3， 距离W2与距离W3之间的比例可调。8. 根据权利要求1所述的沟槽栅型IGBT器件，其特征在于，还包括： 介质层，覆盖所述基区、发射区、第一沟槽栅结构、第二沟槽栅结构和第三沟槽栅结构 的表面，所述介质层中形成有接触孔，所述接触孔的底部露出所述第二沟槽栅结构、类发射 区和发射区； 发射极电极，填充在所述接触孔内，所述第二沟槽栅结构、类发射区和发射区经由所述 发射极电极电性连接。9. 根据权利要求1所述的沟槽栅型IGBT器件，其特征在于，所述漂移区的背面具有N 型掺杂的缓冲区，所述集电区经由所述缓冲区与所述漂移区的背面电接触。10. 根据权利要求1所述的沟槽栅型IGBT器件，其特征在于，所述漂移区的正面具有N 型掺杂的JFET掺杂区，所述基区形成在所述JFET掺杂区内并经由所述JFET掺杂区与所述 漂移区的正面电接触。11. 一种沟槽栅型IGBT器件的制造方法，其特征在于，包括： 在半导体衬底的正面上生长N型掺杂的外延层，所述半导体衬底的正面平行于由相互 垂直的X方向和Y方向界定的XY平面，所述外延层作为IGBT器件的漂移区； 在所述外延层内形成沿Z方向纵向延伸的第一沟槽栅结构、第二沟槽栅结构和第三沟 槽栅结构，所述Z方向垂直于所述XY平面； 对所述外延层进行离子注入，以在所述外延层内形成P型掺杂的基区； 对所述基区进行离子注入，以在所述基区内形成N型掺杂的发射区和类发射区，所述 发射区位于所述第一沟槽栅结构的一侧或两侧，所述类发射区位于所述第三沟槽栅结构的 一侧或两侧； 移除所述半导体衬底以暴露出所述外延层的背面； 对所述外延层的背面进行离子注入，以形成P型掺杂的集电区； 其中，所述第二沟槽栅结构以及类发射区与所述发射区电性连接，所述第三沟槽栅结 构与所述发射区电性连接。12. 根据权利要求11所述的制造方法，其特征在于，所述第二沟槽栅结构与所述第三 沟槽栅结构在所述XY平面内的延伸方向相互平行。13. 根据权利要求12所述的制造方法，其特征在于，所述第二沟槽栅结构与所述第三 沟槽栅结构在所述XY平面内的延伸方向垂直于所述第一沟槽栅结构在所述XY平面内的延 伸方向。14. 根据权利要求13所述的制造方法，其特征在于，在形成所述第一沟槽栅结构、第二 沟槽栅结构、第三沟槽栅结构时，还一并形成第四沟槽栅结构，所述第四沟槽栅结构由所述 基区的表面沿Z方向纵向延伸至所述漂移区内，所述第四沟槽栅结构在所述XY平面内的延 伸方向平行于所述第一沟槽栅结构在所述XY平面内的延伸方向，所述第二沟槽栅结构和 第三沟槽栅结构位于相邻的两个第四沟槽栅结构之间且与所述相邻的两个第四沟槽栅连 通。15. 根据权利要求14所述的制造方法，其特征在于，所述第一沟槽栅结构与紧邻的第 四沟槽栅结构之间的距离记为Wl，距离Wl可调。16. 根据权利要求12所述的制造方法，其特征在于，相邻的两个第二沟槽栅结构之间 具有一个或多个第三沟槽栅结构。17. 根据权利要求16所述的制造方法，其特征在于，紧邻的两个第三沟槽栅结构之间 的距离记为W2,所述第二沟槽栅结构与紧邻的第三沟槽栅结构之间的距离记为W3，W2与W3 之间的比例可调。18. 根据权利要求11所述的制造方法，其特征在于，还包括： 形成介质层，所述介质层覆盖所述基区、发射区、第一沟槽栅结构、第二沟槽栅结构和 第三沟槽栅结构的表面； 对所述介质层进行刻蚀，以形成接触孔，所述接触孔的底部露出所述第二沟槽栅结构、 类发射区和发射区； 在所述接触孔中填充发射极电极，所述第二沟槽栅结构、类发射区和发射区经由所述 发射极电极电性连接。19. 根据权利要求11所述的制造方法，其特征在于，在形成所述第一沟槽栅结构、第二 沟槽栅结构、第三沟槽栅结构之前，还包括：对所述外延层进行离子注入，以在所述外延层 中形成N型掺杂的JFET掺杂区，所述基区形成在所述JFET掺杂区内。20. -种沟槽栅型IGBT器件的制造方法，其特征在于，包括： 在半导体衬底的正面上生长N型掺杂的外延层，所述半导体衬底的正面平行于由相互 垂直的X方向和Y方向界定的XY平面，所述外延层作为IGBT器件的漂移区； 在所述外延层内形成沿Z方向纵向延伸的第一沟槽栅结构、第二沟槽栅结构和第三沟 槽栅结构，所述Z方向垂直于所述XY平面； 对所述外延层进行离子注入，以在所述外延层内形成P型掺杂的基区； 对所述基区进行离子注入，以在所述基区内形成N型掺杂的发射区和类发射区，所述 发射区位于所述第一沟槽栅结构的一侧或两侧，所述类发射区位于所述第三沟槽栅结构的 一侧或两侧； 研磨所述半导体衬底的背面以将所述半导体衬底减薄至预设的厚度，保留的半导体衬 底作为所述IGBT器件的缓冲区； 对保留的半导体衬底的背面进行离子注入，以形成P型掺杂的集电区； 其中，所述第二沟槽栅结构以及类发射区与所述发射区电性连接，所述第三沟槽栅结 构与所述发射区电性连接。21. 根据权利要求20所述的制造方法，其特征在于，所述第二沟槽栅结构与所述第三 沟槽栅结构在所述XY平面内的延伸方向相互平行。22. 根据权利要求11所述的制造方法，其特征在于，所述第二沟槽栅结构与所述第三 沟槽栅结构在所述XY平面内的延伸方向垂直于所述第一沟槽栅结构在所述XY平面内的延 伸方向。23. 根据权利要求22所述的制造方法，其特征在于，在形成所述第一沟槽栅结构、第二 沟槽栅结构、第三沟槽栅结构时，还一并形成第四沟槽栅结构，所述第四沟槽栅结构由所述 基区的表面沿Z方向纵向延伸至所述漂移区内，所述第四沟槽栅结构在所述XY平面内的延 伸方向平行于所述第一沟槽栅结构在所述XY平面内的延伸方向，所述第二沟槽栅结构和 第三沟槽栅结构位于相邻的两个第四沟槽栅结构之间且与所述相邻的两个第四沟槽栅连 通。24. 根据权利要求23所述的制造方法，其特征在于，所述第一沟槽栅结构与紧邻的第 四沟槽栅结构之间的距离记为Wl，距离Wl可调。25. 根据权利要求21所述的制造方法，其特征在于，相邻的两个第二沟槽栅结构之间 具有一个或多个第三沟槽栅结构。26. 根据权利要求25所述的制造方法，其特征在于，紧邻的两个第三沟槽栅结构之间 的距离记为W2,所述第二沟槽栅结构与紧邻的第三沟槽栅结构之间的距离记为W3，W2与W3 之间的比例可调。27. 根据权利要求20所述的制造方法，其特征在于，还包括： 形成介质层，所述介质层覆盖所述基区、发射区、第一沟槽栅结构、第二沟槽栅结构和 第三沟槽栅结构的表面； 对所述介质层进行刻蚀，以形成接触孔，所述接触孔的底部露出所述第二沟槽栅结构、 类发射区和发射区； 在所述接触孔中填充发射极电极，所述第二沟槽栅结构、类发射区和发射区经由所述 发射极电极电性连接。28.根据权利要求20所述的制造方法，其特征在于，在形成所述第一沟槽栅结构、第二 沟槽栅结构、第三沟槽栅结构之前，还包括：对所述外延层进行离子注入，以在所述外延层 中形成N型掺杂的JFET掺杂区，所述基区形成在所述JFET掺杂区内。
【专利摘要】本发明提供了一种沟槽栅型IGBT器件及其制造方法，该器件包括：N型掺杂的漂移区；P型掺杂的集电区，与漂移区的背面直接或间接地电接触；P型掺杂的基区，与漂移区的正面直接或间接地电接触；第一沟槽栅结构，由基区的表面沿Z方向纵向延伸至漂移区内；N型掺杂的发射区，位于基区内且位于第一沟槽栅结构的一侧或两侧；第二沟槽栅结构，由基区的表面沿Z方向纵向延伸至漂移区内，第三沟槽栅结构的一侧或两侧具有N型掺杂的类发射区，第二沟槽栅结构以及类发射区与发射区电性连接；第三沟槽栅结构，由基区的表面沿Z方向纵向延伸至漂移区内，第三沟槽栅结构与发射区电性连接。本发明能够有效降低输入电容，而且器件的鲁棒性能可调。
【IPC分类】H01L21/331, H01L29/423, H01L29/739
【公开号】CN104882477
【申请号】CN201510299586
【发明人】顾悦吉, 杨彦涛, 韩健, 王珏
【申请人】杭州士兰集成电路有限公司
【公开日】2015年9月2日
【申请日】2015年6月3日