半导体装置与应用其的半导体装置封装体的制作方法

半导体装置与应用其的半导体装置封装体的制作方法
【技术领域】
[0001]本发明是有关于一种半导体装置。
【背景技术】
[0002]场效晶体管(Field Effect Transistor)是一种利用材料中的电场效应以控制电流的开关元件，其被广泛应用于半导体元件的电路中。具体而言，场效晶体管包含栅极、源极、漏极与有源层，源极与漏极分别位于有源层的相对两侧。藉由控制栅极的电压而影响通道的开关，源极与漏极之间因此可导通电流以处于开启状态。
[0003]一般而言，因应不同的设计，场效晶体管内部会存在寄生电容，这些寄生电容会降低场效晶体管的操作特性。另一方面，在场效晶体管的封装结构中，不良的封装形态亦会提升场效晶体管的寄生电容。因此场效晶体管的内部设计与其封装设计皆为目前业界发展的重点之一。

【发明内容】

[0004]本发明的一态样提供一种半导体装置，包含有源层、至少一源极、至少一漏极、至少一栅极、间介电层、至少一源极中间层、至少一源极间插塞、至少一漏极中间层、至少一漏极间插塞、至少一栅极中间层与至少一栅极间插塞。有源层的材质为三五族半导体。源极位于有源层上。漏极位于有源层上。栅极位于有源层上，并介于源极与漏极之间。间介电层覆盖源极、漏极与栅极。间介电层具有至少一第一源极间通孔、至少一第一漏极间通孔与至少一栅极间通孔。源极中间层位于间介电层上。源极间插塞位于第一源极间通孔中，并电性连接源极与源极中间层。漏极中间层位于间介电层上。漏极间插塞位于第一漏极间通孔中，并电性连接漏极与漏极中间层。栅极中间层位于间介电层上。栅极间插塞位于栅极间通孔中，并电性连接栅极与栅极中间层。
[0005]在一或多个实施方式中，半导体装置更包含至少一栅极场板，与栅极一体成型。
[0006]在一或多个实施方式中，半导体装置更包含至少一栅极场板，位于有源层与间介电层之间，位于栅极与漏极之间。栅极间插塞与栅极间通孔皆为多个，至少部份的栅极间插塞电性连接栅极场板与栅极中间层。
[0007]在一或多个实施方式中，源极中间层与栅极分别于有源层的正投影不重叠。
[0008]在一或多个实施方式中，源极中间层与栅极分别于有源层的正投影部份重叠。
[0009]在一或多个实施方式中，半导体装置更包含保护层，覆盖有源层。保护层具有至少一源极开口与至少一漏极开口于其中。源极与漏极分别位于源极开口与漏极开口中，以电性接触有源层。
[0010]在一或多个实施方式中，半导体装置更包含栅极介电层，至少介于栅极与保护层之间。
[0011]在一或多个实施方式中，栅极介电层具有至少一第二源极间通孔，且间介电层覆盖栅极介电层，源极间插塞更位于第二源极间通孔中。
[0012]在一或多个实施方式中，栅极介电层具有至少一第二漏极间通孔，且间介电层覆盖栅极介电层，漏极间插塞更位于第二漏极间通孔中。
[0013]在一或多个实施方式中，保护层具有一栅极开口于其中，栅极与栅极介电层共形地覆盖栅极开口。
[0014]在一或多个实施方式中，有源层具有一凹槽，且保护层具有一栅极开口于其中，并暴露凹槽。栅极介电层与栅极共形地覆盖栅极开口与凹槽。
[0015]在一或多个实施方式中，半导体装置更包含第一绝缘层、第一源极垫、第一漏极垫、至少一源极插塞与至少一漏极插塞。第一绝缘层覆盖源极中间层、栅极中间层与漏极中间层。第一绝缘层具有至少一源极通孔与至少一漏极通孔于其中。第一源极垫位于第一绝缘层上。第一漏极垫位于第一绝缘层上。源极插塞位于源极通孔中，并电性连接第一源极垫与源极中间层。漏极插塞位于漏极通孔中，并电性连接第一漏极垫与漏极中间层。
[0016]在一或多个实施方式中，第一源极垫、第一漏极垫与栅极中间层于有源层上的正投影互不重叠。
[0017]在一或多个实施方式中，源极中间层在有源层上的正投影形成一源极区域，第一漏极垫在有源层上的正投影形成一漏极垫区域。漏极垫区域与源极区域至少部分重叠，且漏极垫区域与源极区域的重叠区域的面积，小于或等于40%的源极区域的面积。
[0018]在一或多个实施方式中，漏极中间层在有源层上的正投影形成一漏极区域，第一源极垫在有源层上的正投影形成一源极垫区域。源极垫区域与漏极区域至少部分重叠，且源极垫区域与漏极区域的重叠区域的面积，小于或等于40%的漏极区域的面积。
[0019]在一或多个实施方式中，单位长度的第一源极垫所具有的电阻值小于单位长度的源极所具有的电阻值。
[0020]在一或多个实施方式中，单位长度的第一漏极垫所具有的电阻值小于单位长度的漏极所具有的电阻值。
[0021]在一或多个实施方式中，源极、漏极与栅极在有源层上的正投影共同界定出一有源区，且源极垫区域至少部分落在有源区中。
[0022]在一或多个实施方式中，源极、漏极与栅极在有源层上的正投影共同界定出一有源区，且第一漏极垫在有源层上的正投影形成一漏极垫区域，漏极垫区域至少部分落在有源区中。
[0023]在一或多个实施方式中，第一源极垫包含源极垫本体与至少一源极垫分支。源极垫本体在有源层上的正投影与漏极区域至少部分重叠。第一漏极垫包含漏极垫本体与至少一漏极垫分支。漏极垫本体与源极垫本体分开。漏极垫本体在有源层上的正投影与源极区域至少部分重叠，且源极垫分支由源极垫本体向漏极垫本体的方向延伸。漏极垫分支由漏极垫本体向源极垫本体的方向延伸。
[0024]在一或多个实施方式中，半导体装置更包含第二绝缘层、第二源极垫、第二漏极垫、源极垫连接部与漏极垫连接部。第二绝缘层置于第一源极垫、第一漏极垫与第一绝缘层上，其中第二绝缘层具有一源极垫开口与一漏极垫开口，分别暴露出部分的第一源极垫与第一漏极垫，且第二绝缘层的厚度大于7微米。第二源极垫置于第二绝缘层上。第二漏极垫与第二源极垫分开，且置于第二绝缘层上。源极垫连接部位于源极垫开口中，并电性连接第一源极垫与第二源极垫。漏极垫连接部位于漏极垫开口中，并电性连接第一漏极垫与第二漏极垫。
[0025]本发明的另一态样提供一种半导体装置封装体，包含基板、上述的半导体装置与导线架。半导体装置置于基板上。导线架置于基板相对半导体装置的一侧，且电性连接栅极。
[0026]在一或多个实施方式中，半导体装置封装体更包含栅极接脚、源极接脚与漏极接脚。栅极接脚电性连接导线架与栅极。源极接脚与漏极接脚分别电性连接源极与漏极，且分别与导线架电性绝缘。
[0027]在一或多个实施方式中，半导体装置封装体更包含间绝缘层，置于导线架与基板之间，且基板与导线架之间的寄生电容小于基板与半导体装置之间的寄生电容。
[0028]本发明的再一态样提供一种半导体装置封装体，包含基板、上述的半导体装置与导线架。半导体装置置于基板上。导线架置于基板相对于半导体装置的一侧，且分别与栅极、源极与漏极电性绝缘。
[0029]在一或多个实施方式中，半导体装置封装体更包含栅极接脚、源极接脚与漏极接脚，分别电性连接栅极、源极与漏极。
[0030]本发明的又一态样提供一种半导体装置封装体，包含基板、上述的半导体装置、导线架与间绝缘层。半导体装置置于基板上。导线架置于基板相对半导体装置的一侧，且电性连接源极或漏极。间绝缘层置于基板与导线架之间，且基板与导线架之间的寄生电容小于基板与半导体装置之间的寄生电容。
[0031]在一或多个实施方式中，半导体装置封装体更包含栅极接脚、源极接脚与漏极接脚。栅极接脚电性连接栅极。源极接脚与漏极接脚分别电性连接源极与漏极，且源极接脚与漏极接脚其中一者电性连接导线架。
[0032]本发明的又一态样提供一种半导体装置封装体，包含基板、上述的半导体装置与导线架。半导体装置置于基板上。导线架包含第一部分、第二部分与第三部分。第一部分电性连接栅极，第二部分电性连接源极，且第三部分电性连接漏极，，其中半导体装置以覆晶型式电性连接导电架。
[0033]在一或多个实施方式中，半导体装置为一空乏型晶体管。半导体装置封装体更包含增强型晶体管，且空乏型晶体管的源极电性连接增强型晶体管的漏极。
[0034]在一或多个实施方式中，空乏型晶体管的栅极电性连接该增强型晶体管的源极。
[0035]上述本实施方式的半导体装置能够降低半导体装置整体的寄生电容，并且栅极中间层能够分散半导体装置内部的电场，以提高崩溃电压。
【附图说明】
[0036]图1为本发明一实施方式的半导体装置的上视图。
[0037]图2为沿图1的线段2-2的剖面图。
[0038]图3为图1的半导体装置另一实施方式的剖面图。
[0039]图4为图1的半导体装置又一实施方式的剖面图。
[0040]图5为图1的半导体装置再一实施方式的剖面图。
[0041]图6为本发明另一实施方式的半导体装置的上视图。
[0042]图7A为沿图6的线段7A-7A的剖面图。
[0043]图7B为沿图6的线段7B-7B的剖面图。
[0044]图7C为沿图6的线段7C-7C的剖面图。
[0045]图8为本发明又一实施方式的半导体装置的上视图。
[0046]图9A为沿图8的线段9A-9A的剖面图。
[0047]图9B为沿图8的线段9B-9B的剖面图。
[0048]图9C为沿图8的线段9C-9C的剖面图。
[0049]图9D为沿图8的线段9D-9D的剖面图。
[0050]图10为本发明一实施方式的半导体装置封装体的上视图。
[0051]图11为沿图10的线段11-11的剖面图。
[0052]图12为本发明另一实施方式的半导体装置封装体的上视图。
[0053]图13为图12的半导体装置封装体的电路图。
[0054]图14为本发明再一实施方式的半导体装置封装体的上视图。
[0055]图15为图14沿线段15-15的剖面图。
[0056]图16为本发明又一实施方式的半导体装置封装体的上视图。
[0057]图17为本发明另一实施方式的半导体装置封装体的上视图。
[0058]图18为本发明再一实施方式的半导体装置封装体的上视图。
[0059]图19为本发明又一实施方式的半导体装置封装体的上视图。
[0060]图20为本发明另一实施方式的半导体装置封装体的上视图。
[0061]图21为本发明再一实施方式的半导体装置封装体的底视图。
[0062]其中，附图标记说明如下:
[0063]100:半导体装置102:有源区
[0064]110:有源层112:氮化镓层
[0065]114:氮化镓铝层116:凹槽
[0066]120,830:源极130、840:漏极
[0067]140,820:栅极145:栅极场板
[0068]147、149、184:端点 150:间介电层
[0069]152:第一源极间通孔154:第一漏极间通孔
[0070]156:栅极间通孔160:源极中间层
[0071]165:源极间插塞170:漏极中间层
[0072]175:漏极间插塞180:栅极中间层
[0073]185:栅极间插塞190:绝缘区
[0074]210:保护层212:源极开口
[0075]214:漏极开口216:栅极开口
[0076]220:栅极介电层222:第二源极间通孔
[0077]224:第二漏极间通孔 230:第一绝缘层
[0078]232:源极通孔234:漏极通孔
[0079]240:第一源极垫242:源极垫本体
[0080]244:源极垫分支245:源极插塞
[0081]250:第一漏极垫 252:漏极垫本体
[0082]254:漏极垫分支255:漏极插塞
[0083]260:栅极垫270:第二绝缘层
[0084]272:源极垫开口274:漏极垫开口
[0085]280:第二源极垫290:第二漏极垫
[0086]285:源极垫连接部295:漏极垫连接部
[0087]300:基板410:第一部分
[0088]420:第二部分430:第三部分
[0089]620:源极接脚610:栅极接脚
[0090]700:封装材630:漏极接脚
[0091]900:间绝缘层800:增强型晶体管
[0092]D1、D2:距离A1、A2:区域
[0093]DPA:漏极垫区域DA:漏极区域
[0094]01、02:重叠区域L1、L2、L3:长度
[0095]SPA:源极垫区域SA:源极区域
[0096]Wl、W2、Ws、Wd:宽度Tl、T2、T3、T4:厚度
[0097]400、400’:导线架
[0098]500、501、502、503、504、505、506、507、511、512、513、514、515:导电元件
[0099]2-2、7A-7A、7B-7B、7C-7C、9A-9A、9B-9B、9C-9C、9D-9D、15-15:线段
【具体实施方式】
[0100]以下将以附图公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些公知惯用的结构与元件在附图中将以简单示意的方式绘示之。
[0101]请一并参照图1与图2，其中图1为本发明一实施方式的半导体装置100的上视图，图2为沿图1的线段2-2的剖面图。如图所示，半导体装置100包含有源层110、至少一源极120、至少一漏极130、至少一栅极140、间介电层150、至少一源极中间层160、至少一源极间插塞165、至少一漏极中间层170、至少一漏极间插塞175、至少一栅极中间层180与至少一栅极间插塞185。有源层110的材质为三五族半导体,在本发明的一实施例中,有源层110包含有多不同能隙的三氮族半导体层，并具有一二维电子气(two-dimens1nalelectron gas，2DEG)通道，例如可包含有一氮化镓层与一氮化镓铝层。源极120与漏极130皆位于有源层110上。漏极130与源极120电性隔离。栅极140位于有源层110上，并介于源极120与漏极130之间。间介电层150覆盖源极120、漏极130与栅极140。间介电层150具有至少一第一源极间通孔152、至少一第一漏极间通孔154与至少一栅极间通孔156。源极中间层160位于间介电层150上。源极间插塞165位于第一源极间通孔152中，并电性连接源极120与源极中间层160。漏极中间层170位于间介电层150上。漏极间插塞175位于第一漏极间通孔154中，并电性连接漏极130与漏极中间层170。栅极中间层180位于间介电层150上。栅极间插塞185位于栅极间通孔156中，并电性连接栅极140与栅极中间层180。
[0102]应注意的是，为了清楚起见，图1的源极中间层160、漏极中间层170与栅极中间层180分别以不同形式的虚线绘示之，实际上，源极中间层160、漏极中间层170与栅极中间层180皆位于间介电层150上。另一方面,源极120、漏极130、栅极140、第一源极间通孔152、第一漏极间通孔154与栅极间通孔156皆未绘示于上视图中，而仅绘示于剖面图中。
[0103]简言之，本实施方式的半导体装置100能够降低半导体装置100整体的寄生电容，并且栅极中间层180能够分散半导体装置100内部的电场，以提高崩溃电压。具体而言，一般的晶体管的源极场板(类似于本实施方式的源极中间层160)藉由横跨至栅极的上方，并且向漏极方向延伸，以达到分散电场的目的。不过如此一来，源极场板与栅极之间便会产生栅极与源极间寄生电容(定义为Cgs)，反而会降低晶体管的品质。然而在本实施方式中，半导体装置100包含栅极中间层180，其可代替源极场板以达到分散电场的目的，例如电场分散于栅极中间层180的端点184与有源层110之间，以提高崩溃电压。再加上栅极中间层180与栅极140电性连接，栅极中间层180与栅极140之间也就不会产生寄生电容。
[0104]在本实施方式中，源极中间层160与栅极140分别于有源层110的正投影不重叠。如此一来，源极中间层160与栅极140之间就不会产生Cgs。然而本发明并不以上述的结构为限。
[0105]在本实施方式中，半导体装置100可更包含至少一栅极场板145，与栅极140 —体成型。栅极场板145位于有源层110与间介电层150之间，且栅极场板145可自栅极140向漏极130方向延伸，如此的结构能够更进一步分散与有源层110之间的电场，例如电场可存在于栅极场板145的端点147与有源层110之间，能够进一步提高崩溃电压。
[0106]在本实施方式中，源极120会直接接触有源层110，通常源极120为欧姆电极，其单位长度电阻值较大，因此在源极120的上方的源极中间层160有助于降低源极120的电阻值。具体而言，单位长度的源极中间层160所具有的电阻值可小于单位长度的源极120所具有的电阻值(例如在图2中，源极中间层160的厚度Tl大于源极120的厚度T2)，因此藉由源极中间层160与源极120的电性连接，可降低源极120整体的电阻值。
[0107]类似的，漏极130会直接接触有源层110，通常漏极130为欧姆电极，其单位长度电阻值较大，因此在漏极130的上方的漏极中间层170有助于降低漏极130的电阻值。具体而言，单位长度的漏极中间层170所具有的电阻值可小于单位长度的漏极130所具有的电阻值(例如在图2中，漏极中间层170的厚度Tl大于漏极130的厚度T2)，因此藉由漏极中间层170与漏极130的电性连接，可降低漏极130整体的电阻值。
[0108]在本实施方式中，半导体装置100可更包含保护层210，覆盖有源层110。保护层210具有至少一源极开口 212与至少一漏极开口 214于其中，源极120与漏极130分别位于源极开口 212与漏极开口 214中，以电性接触有源层110。
[0109]而在一或多个实施方式中，半导体装置100可更包含栅极介电层220，栅极介电层220至少介于栅极140与有源层110之间。栅极介电层220可选择覆盖保护层210，且栅极介电层220具有至少一第二源极间通孔222与至少一第二漏极间通孔224。因此源极间插塞165部份位于第二源极间通孔222中，以电性连接源极中间层160与源极120 ;而漏极间插塞175部份位于第二漏极间通孔224中，以电性连接漏极中间层170与漏极130。
[0110]在一或多个实施方式中，保护层210具有栅极开口 216于其中，且栅极介电层220与栅极140共形地(conformally)覆盖栅极开口 216。栅极开口 216的存在能够调整栅极140的电性特性，例如在本实施方式中，半导体装置100可作为一空乏型(Deplet1n Mode)晶体管。然而在其他的实施方式中，保护层210亦可不具有栅极开口 216，本发明不以此为限。
[0111]在一或多个实施方式中，有源层110包含多不同的氮基(nitride-based)半导体层，以于异质接合(hetero junct1n)处产生二维电子气(2DEG)，做为导电通道。例如可使用相互叠合的氮化镓(GaN)层112与氮化镓铝(AlGaN)层114，其中氮化镓铝层114位于氮化镓层112上。此种结构下，二维电子气可存在于氮化镓层112与氮化镓铝层114之间的界面。因此在半导体装置100处于开启状态下，源极120与漏极130间的导通电流可沿着氮化镓层112与氮化镓铝层114之间的界面而流动。另一方面，有源层110可选择置于一基板300上,此基板300的材质例如为娃(silicon)基板或蓝宝石(sapphire)基板,本发明不以此为限。在本发明的一实施方式中，半导体装置100可更包含一缓冲层(未绘示)，设置于有源层110与基板300之间。
[0112]接着请一并参照图1与图2。在本实施方式中，源极120、漏极130与栅极140共同界定出一有源区102，而半导体装置100更包含绝缘区190围绕于有源区102，且绝缘区190至少部分位于有源层110中，用以避免漏电流的产生，并提高崩溃电压。另一方面，源极120、漏极130与栅极140的数量皆为多个，源极120与漏极130交替排列，且栅极140分别位于两相邻的源极120与漏极130之间，以增加半导体装置100的导通电流量。另外，上述所提及的通孔(即第一源极间通孔152、第一漏极间通孔154、栅极间通孔156、第二源极间通孔222与第二漏极间通孔224)，其形状可根据制程需求而有不同的设计，例如可为圆形、长方形、多边形、弧形或其组合。
[0113]接着请参照图3，其为图1的半导体装置100另一实施方式的剖面图，其剖面位置与图2的剖面位置相同。本实施方式与图2的实施方式的不同处在于源极中间层160与栅极140之间的相对位置。在本实施方式中，源极中间层160与栅极140分别于有源层110的正投影部份重叠。详细而言，当源极120与栅极140之间的距离过近时，源极中间层160可部份延伸至栅极140的上方，以降低源极120整体的电阻。而因源极中间层160与栅极140的正投影仅部份重叠，因此其Cgs也比起传统的晶体管的Cgs较小。至于本实施方式的其他细节因与图2的实施方式相同，因此便不再赘述。
[0114]接着请参照图4，其为图1的半导体装置100又一实施方式的剖面图，其剖面位置与图2的剖面位置相同。本实施方式与图2的实施方式的不同处在于栅极场板145的结构。在本实施方式中，栅极场板145位于栅极140与漏极130之间，且与栅极140分离。栅极间插塞185与栅极间通孔156皆为多个，至少部份的栅极间插塞185电性连接栅极场板145与栅极中间层180。换言之，栅极140能够藉由栅极间插塞185与栅极中间层180而与栅极场板145电性连接。在本实施方式中，电场可存在于栅极场板145的端点147、149与有源层110之间，能够提高崩溃电压。再加上因栅极场板145与栅极140分离，因此栅极场板145与有源层110之间的栅极与漏极间寄生电容能够较图2的半导体装置100要来得小。至于本实施方式的其他细节因与图2的实施方式相同，因此便不再赘述。
[0115]接着请参照图5，其为图1的半导体装置100再一实施方式的剖面图，其剖面位置与图2的剖面位置相同。本实施方式与图2的实施方式的不同处在于栅极140与有源层110之间的结构关系。在本实施方式中，有源层110具有一凹槽116，更具体的说，凹槽116位于氮化镓铝层114中，且半导体装置100的保护层210具有栅极开口 216于其中，并暴露凹槽116。栅极介电层220与栅极140共形地覆盖栅极开口 216与凹槽116。栅极140可藉由凹槽116而影响有源层110的二维电子气的存在，因此相较于图2的空乏型晶体管，本实施方式的半导体装置100可为增强型(EnhancementMode)晶体管。至于本实施方式的其他细节因与图2的实施方式相同，因此便不再赘述。
[0116]接着请一并参照图6与图7A，其中图6为本发明另一实施方式的半导体装置100的上视图，图7A为沿图6的线段7A-7A的剖面图。本实施方式与图1的实施方式的不同处在于第一绝缘层230、第一源极垫240、第一漏极垫250、源极插塞245与漏极插塞255。在本实施方式中，半导体装置100更包含第一绝缘层230、第一源极垫240、第一漏极垫250、至少一 源极插塞245与至少一漏极插塞255。第一绝缘层230覆盖源极中间层160、栅极中间层180与漏极中间层170。第一绝缘层230具有至少一源极通孔232与至少一漏极通孔234于其中。第一源极垫240与第一漏极垫250皆位于第一绝缘层230上。源极插塞245位于源极通孔232中，并电性连接第一源极垫240与源极中间层160。漏极插塞255位于漏极通孔234中，并电性连接第一漏极垫250与漏极中间层170。其中，半导体装置100可更包含一栅极垫260，此栅极垫260电性连接多个栅极中间层180。应注意的是，在附图中为了清楚起见，源极插塞245与漏极插塞255皆未绘示于上视图中，而仅绘示于剖面图中。
[0117]在本实施方式中，第一源极垫240、第一漏极垫250与栅极中间层180于有源层110上的正投影互不重叠。也就是说，第一源极垫240与第一漏极垫250均不延伸至栅极中间层180的上方。如此的结构能够进一步降低第一源极垫240、第一漏极垫250与栅极中间层180之间所产生的寄生电容。
[0118]请回到图6。在本实施方式中，漏极中间层170在有源层110上的正投影形成一漏极区域DA，第一源极垫240在有源层110上的正投影形成一源极垫区域SPA。源极垫区域SPA与漏极区域DA至少部分重叠，且源极垫区域SPA与漏极区域DA的重叠区域01的面积，小于或等于40%的漏极区域DA的面积。举例而言，在图6中，重叠区域01具有长度LI，且漏极中间层170具有长度L2，长度LI小于或等于长度L2的40%。
[0119]另一方面，源极中间层160在有源层110上的正投影形成一源极区域SA，第一漏极垫250在有源层110上的正投影形成一漏极垫区域DPA。漏极垫区域DPA与源极区域SA至少部分重叠，且漏极垫区域DPA与源极区域SA的重叠区域02的面积，小于或等于40%的源极区域SA的面积。举例而言，在图6中，重叠区域02具有长度L3，且源极中间层160具有长度L2，长度L3小于或等于长度L2的40%。
[0120]上述的源极垫区域SPA与漏极区域DA形成重叠区域01，且漏极垫区域DPA与源极区域SA形成重叠区域02。也就是说，至少部份的第一源极垫240位于漏极中间层170的上方，且至少部份的第一漏极垫250位于源极中间层160的上方，因此可缩小半导体装置100的尺寸，进而增加有源层110的面积使用率。其中面积使用率是指在本实施方式的半导体装置100中，源极120与漏极130之间的导通电流于有源层110中实际流动的面积，所占有源层110中能够提供电流流动的面积的比例。另一方面，因重叠区域01的面积小于或等于40%的漏极区域DA的面积，且重叠区域02的面积小于或等于40%的源极区域SA的面积，因此可有效减少第一源极垫240与漏极中间层170之间，以及第一漏极垫250与源极中间层160之间所产生的寄生电容。在本发明的另一实施方式中，重叠区域01的面积大于1%的漏极区域DA的面积，而小于20%的漏极区域DA的面积，且重叠区域02的面积大于1%的源极区域SA的面积，而小于20%的源极区域SA的面积。
[0121]详细而言，在本实施方式中，第一源极垫240包含源极垫本体242与至少一源极垫分支244,其中源极垫本体242的方向约略垂直于源极中间层160的方向，而源极垫分支244的方向约略平行于源极中间层160的方向。源极垫本体242在有源层110 (如图7A所绘示)上的正投影与漏极区域DA至少部分重叠，例如在图6中即为重叠区域01。第一漏极垫250包含漏极垫本体252与至少一漏极垫分支254，其中漏极垫本体252的方向约略垂直于漏极中间层170的方向，而漏极垫分支254的方向约略平行于漏极中间层170的方向。漏极垫本体252与源极垫本体242分开，其中漏极垫本体252在有源层110上的正投影与源极区域SA至少部分重叠，例如在图6中即为重叠区域02。源极垫分支244由源极垫本体242向漏极垫本体252的方向延伸。漏极垫分支254由漏极垫本体252向源极垫本体242的方向延伸。在本发明的另一实施方式中，源极垫分支244可包含有长条型以外的形状，例如可为波浪型、折线型、不规则型或其组合，而由源极垫本体242朝向漏极垫本体252延伸。同样地，漏极垫分支254亦可是产品的设计而采用不同的形状，而由漏极垫本体252朝向源极垫本体242延伸。在本发明的一实施方式中，第一源极垫240或第一漏极垫250皆可再藉由其他导电元件，例如焊线(bonding wire)、导电带(ribbon)、夹片(clip)等,连接到外部电路，以便进行进一步电路操作。
[0122]请一并参照图6与图7A。详细而言，源极垫分支244在有源层110上的正投影与源极中间层160至少部份重叠，因此源极插塞245可位于源极垫分支244与源极中间层160之间，使得第一源极垫240与源极中间层160之间具有充分的电性连接，藉以进一步改善源极中间层160与源极120的电阻值。另一方面，当单位长度的第一源极垫240所具有的电阻值小于单位长度的源极120所具有的电阻值(例如在图7A中，第一源极垫240的厚度T3大于源极120的厚度T2)时，此结构亦能达到改善源极中间层160与源极120的电阻值的效果。
[0123]另外，漏极垫分支254在有源层110上的正投影与漏极中间层170至少部份重叠，因此漏极插塞255可位于漏极垫分支254与漏极中间层170之间，使得第一漏极垫250与漏极中间层170之间具有充分的电性连接，藉以改善漏极中间层170与漏极130的电阻值。另一方面，当单位长度的第一漏极垫250所具有的电阻值小于单位长度的漏极130所具有的电阻值(例如在图7A中，第一漏极垫250的厚度T3大于漏极130的厚度T2)时，此结构亦能达到改善漏极中间层170与漏极130的电阻值的效果。
[0124]接着请参照图7B，其为沿图6的线段7B-7B的剖面图。对于源极垫本体242而言，源极垫本体242与源极中间层160之间亦可具有源极插塞245，以使得源极垫本体242与源极中间层160之间具有充分的电性连接。另一方面，因源极垫本体242与漏极中间层170之间保持电性绝缘，因此源极垫本体242与漏极中间层170之间(即位于重叠区域01上方的部份第一绝缘层230)便不存在任何插塞。
[0125]接着参照图7C，其为沿图6的线段7C-7C的剖面图。对于漏极垫本体252而言，漏极垫本体252与漏极中间层170之间亦可具有漏极插塞255，以使得漏极垫本体252与漏极中间层170之间具有充分的电性连接。另一方面，因漏极垫本体252与源极中间层160之间保持电性绝缘，因此漏极垫本体252与源极中间层160之间(即位于重叠区域02上方的部份第一绝缘层230)便不存在任何插塞。
[0126]请回到图6。综合上述，第一源极垫240藉由源极垫分支244与部份的源极垫本体242与源极中间层160作电性连接，使得第一源极垫240与源极中间层160之间可充份导通电流，藉此改善源极中间层160与源极120(如图7A所绘示)的电阻值。同样的，第一漏极垫250藉由漏极垫分支254与部份的漏极垫本体252而与漏极中间层170作电性连接，使得第一漏极垫250与漏极中间层170之间可充份导通电流，藉此改善漏极中间层170与漏极130(如图7A所绘示)的电阻值。
[0127]接着请回到图6与图7A。在本实施方式中，有源区102包含有源极区域SA、漏极区域DA以及位于其间有源层110中会有电流通过的区域。在图6中，第一源极垫240与第一漏极垫250皆完全落于有源区102中，换言之，本实施方式的半导体装置100的尺寸可沿着绝缘区190切割，如此一来，绝大多数的有源区102皆可被使用，而不需于额外非有源区中加入容纳漏极垫与源极垫的区域，故可有效缩减半导体元件的尺寸，或在同样的尺寸下，制作能承受更高崩溃电压或更大导通电流的半导体元件。
[0128]然而在其他的实施方式中，第一源极垫240于有源层110形成的源极垫区域SPA至少部分落在有源区102外，及/或第一漏极垫250于有源层110形成的漏极垫区域DPA至少部分落在有源区102外。基本上，只要源极垫区域SPA与漏极区域DA能够形成重叠区域01，且重叠区域01小于或等于40%的漏极区域DA的面积，及/或漏极垫区域DPA与源极区域SA能够形成重叠区域02，且重叠区域02小于或等于40%的源极区域SA的面积，皆在本发明的范畴中。
[0129]接着请回到图6。如上所述，源极中间层160与漏极中间层170的数量皆为多个。因此为了充分电性连接至这些源极中间层160与漏极中间层170，源极垫分支244的数量可为多个，且漏极垫分支254的数量亦可为多个。源极垫分支244与漏极垫分支254交替排列且位于源极垫本体242与漏极垫本体252之间，其中该些源极垫分支244皆位于该些源极中间层160的上方，且该些漏极垫分支254皆位于该些漏极中间层170的上方。因此第一源极垫240与第一漏极垫250皆形成指叉形。
[0130]接下来将以实施例来说明本实施方式的半导体装置100的电性特性。请一并参照图6与图7A。其中应注意的是，为了方便起见，在本实施例中，以单一栅极中间层180、单一源极中间层160与单一漏极中间层170作电性特性的计算以说明。在本实施例中，源极中间层160具有宽度Wl=Aym与长度?2=1000μπι，因此源极区域SA的面积为L2*Wl=4000ym2。漏极中间层170具有宽度W2=4 μ m与长度L2=1000 μ m，因此漏极区域DA的面积为L2*W2=4000ym2。另外重叠区域01具有长度Ll=10 μ m，且重叠区域02具有长度L3=100ym，因此重叠区域01的面积=L1*W1=400 μ m2，而重叠区域02的面积=L3*W2=400 μ m2,即重叠区域01的面积为10%的漏极区域DA的面积，且重叠区域02的面积为10%的源极区域SA的面积。相较传统垂直型电路布局架构而言，本发明的寄生电容只为传统垂直型电路布局架构的20%。
[0131]另一方面，源极120与漏极130的厚度T2皆为0.2 μ m，源极中间层160与漏极中间层170的厚度Tl皆为I μ m,而第一源极垫240与第一漏极垫250的厚度T3皆为4 μ m，源极垫本体242与漏极垫分支254相距距离Dl=1 μ m，漏极垫本体252与源极垫分支244相距距离D2=10 μ m,源极垫分支244宽度Ws=15 μ m,漏极垫分支254宽度Wd=4.2 μ m,且源极120、漏极130、源极中间层160、漏极中间层170、第一源极垫240与第一漏极垫250的电阻系数皆为P。由于源极120与漏极130的单位长度的电阻远大于源极中间层160、漏极中间层170、第一源极垫240与第一漏极垫250的单位长度的电阻，因此在有源极中间层160、漏极中间层170、第一源极垫240与第一漏极垫250的区域，源极120、漏极130的效应可忽略不计，以简化计算。承前所述，源极中间层160与第一源极垫240结合的阻值大约为Rs= P * (L3+D2) / (T1*W1) + P * (L2-L3-D2-L1) / (Tl*Wl+T3*Ws)?40* P (在此忽略源极垫本体242的阻值)，且漏极中间层170与第一漏极垫250结合的阻值大约为Rd= P * (L1+D1) /(T1*W2) + P * (L2-L1-D1-L3) / (Tl*W2+T3*ffd)?65* P (在此忽略漏极垫本体 252 的阻值)。如源极120、漏极130、源极中间层160、漏极中间层170、第一源极垫240与第一漏极垫250的材料不变，传统垂直型电路布局架构的源极垫或漏极垫的Rs(或Rd)约为625P，所以本发明其电阻及寄生电容皆小于传统垂直型电路布局架构的公知技术。并且在面积利用率方面也优于水平电路布局架构(源极垫及漏极垫所需的面积全部在有源区外)的公知技术。
[0132]接着请同时参照图8至图9D，其中图8为本 发明又一实施方式的半导体装置100的上视图，图9A为沿图8的线段9A-9A的剖面图，图9B为沿图8的线段9B-9B的剖面图，图9C为沿图8的线段9C-9C的剖面图，而图9D为沿图8的线段9D-9D的剖面图。本实施方式与图6的实施方式的不同处在于第二绝缘层270、第二源极垫280、第二漏极垫290、源极垫连接部285与漏极垫连接部295的存在。请先一并参照图8、图9A与图9B。在本实施方式中，第二绝缘层270置于第一源极垫240、第一漏极垫250与第一绝缘层230上。第二绝缘层270具有源极垫开口 272，暴露出部分的第一源极垫240，且第二绝缘层270的厚度T4大于7微米。第二源极垫280置于第二绝缘层270上。源极垫连接部285位于源极垫开口 272中，并电性连接第一源极垫240与第二源极垫280。如图9A所示，第二源极垫280与第一源极垫240藉由源极垫连接部285形成电性连接，如图9B所示，仅管第二源极垫280与第一漏极垫250的交叠区域会产生寄生电容，然而因第二绝缘层270的厚度T4大于7微米，其所产生的寄生电容亦不大。如此一来，第二源极垫280于有源层110的正投影的区域Al (如图8所标示)的面积可大于源极垫本体242于有源层110的正投影区域的面积，以利于外接线路的连接。
[0133]接着请一并参照图8、图9C与图9D。第二绝缘层270更具有漏极垫开口 274，暴露出部分的第一漏极垫250。第二漏极垫290与第二源极垫280分开，且亦置于第二绝缘层270上。漏极垫连接部295位于漏极垫开口 274中，并电性连接第一漏极垫250与第二漏极垫290。如图9C所示，第二漏极垫290与第一漏极垫250藉由漏极垫连接部295形成电性连接。如图9D所示，仅管第二漏极垫290与第一源极垫240的交叠区域会产生寄生电容，然而因第二绝缘层270的厚度T4大于7微米，其所产生的寄生电容亦不大。如此一来，第二漏极垫290于有源层110的正投影的区域A2 (如图8所标示)的面积可大于漏极垫本体252于有源层110的正投影区域的面积，以利于外接线路的连接。
[0134]在本实施方式中，第二绝缘层270的材质为聚酰亚胺(Polyimide，PI)、光阻材料(PR)、苯环丁烯(Benzo Cyclo Butane, BCB)、涂式玻璃(Spin on Glass, SOG)、塑胶或上述的任意组合，且第二绝缘层270例如可以旋转涂布法形成于第一源极垫240、第一漏极垫250与第一绝缘层230上，本发明不以此为限。至于本实施方式的其他细节因与图6的实施方式相同，因此便不再赘述。
[0135]本发明的另一态样提供一种半导体装置封装体，请参照图10与图11，其中图10为本发明一实施方式的半导体装置封装体的上视图，且图11为沿图10的线段11-11的剖面图。半导体装置封装体包含半导体装置100、基板300与导线架400。半导体装置100可为上述各实施方式的半导体装置100，然而在此以图6的半导体装置100作说明。半导体装置100置于基板300上。导线架400置于基板300相对半导体装置100的一侧，且电性连接半导体装置100的栅极140，例如导线架400可藉由导电元件500电性连接至半导体装置100的栅极垫260，再藉由栅极中间层180连接至栅极140。其中导线架400例如可为铜板，然而本发明不以此为限。
[0136]简言之，本实施方式的半导体装置封装体可降低半导体装置100的源极120与漏极130之间的寄生电容。具体而言，导线架400与半导体装置100的栅极140电性连接，因此导线架400与半导体装置100的有源层110之间并不会产生源极与漏极间寄生电容(定义为Cds)。如上一来，此种封装方式能够更进一步地减少元件整体的寄生电容。
[0137]半导体装置封装体可更包含栅极接脚610、源极接脚620与漏极接脚630。栅极接脚610电性连接导线架400与栅极140，例如栅极接脚610连接至导线架400，而再藉由导电元件500、栅极垫260与栅极中间层180而电性连接至栅极140。源极接脚620电性连接源极120，例如源极接脚620可藉由导电元件500、第一源极垫240与源极中间层160而电性连接源极120。漏极接脚630电性连接漏极130，例如漏极接脚630可藉由导电元件500、第一漏极垫250与漏极中间层170而电性连接漏极130。源极接脚620与漏极接脚630分别与导线架400电性绝缘。应注意的是，上述的连接方式仅为例示，当图1的半导体装置100应用于图10的半导体装置封装体时，导电元件500可分别直接连接至源极中间层160、漏极中间层170与栅极中间层180。另外，当图8的半导体装置100应用于图10的半导体装置封装体时，导电元件500可分别直接连接至第二源极垫280、第二漏极垫290与栅极垫(未绘示)。
[0138]另一方面，半导体装置封装体可更包含封装材700，包覆半导体装置100、基板300、导线架400、导电元件500、部份的栅极接脚610、部份的源极接脚620与部份的漏极接脚630，且暴露出另一部份的栅极接脚610、另一部份的源极接脚620与另一部份的漏极接脚630。其中为了清楚起见，图10的封装材700以虚线表示。封装材700可保护半导体装置100，并且半导体装置封装体可藉由暴露出的部份栅极接脚610、部份源极接脚620与部份漏极接脚630而与其他元件进行电性连接。
[0139]接着请一并参照图12与图13，其中图12为本发明另一实施方式的半导体装置封装体的上视图，图13为图12的半导体装置封装体的电路图。在本实施方式中，半导体装置100可为空乏型晶体管,且半导体装置封装体可更包含一增强型(Enhancement Mode)晶体管800，与半导体装置100电性连接。以电路图而言，如图13所示，半导体装置100的源极120可电性连接增强型晶体管800的漏极840。以结构上而言，如图12所示，半导体装置100的源极120 (如图11所绘示)电性连接至第一源极垫240，而第一源极垫240再藉由导电元件503电性连接至另一导线架400’。增强型晶体管800的漏极840 (如图13所标示)相对于源极830设置，也就是说，漏极840直接接触导线架400’以与的电性连接。如此一来即完成半导体装置100的源极120与增强型晶体管800的漏极840之间的电性连接。另一方面，栅极接脚610藉由导电元件504电性连接至增强型晶体管800的栅极820，源极接脚620藉由导电元件505而电性连接至增强型晶体管800的源极830，且漏极接脚630藉由导电元件506而电性连接至半导体装置100的第一漏极垫250。在本发明的一实施例中，半导体装置100的栅极140可电性连接增强型晶体管800的源极830，以简化电路控制。如图12所示，半导体装置100的栅极140 (如图11所绘示)连接至栅极垫260，而栅极垫260再藉由导电元件501电性连接至导线架400，藉由导电元件502电性连接导线架400与增强型晶体管800的源极830，如此一来即完成半导体装置100的栅极140与增强型晶体管800的源极830之间的电性连接。在本发明的另一实施例中，半导体装置封装体可更具有一独立的接脚，而可视产品需求对半导体装置100的栅极140进行独立的电路控制操作。
[0140]如此一来，半导体装置100与增强型晶体管800可共同组成一增强型晶体管装置。正常而言，半导体装置100通常具有高操作电压，增强型晶体管800通常具有高速开关，因此半导体装置100与增强型晶体管800可等效于一具高操作电极与高速操作的增强型晶体管装置。
[0141]接着请一并参照图14与图15，其中图14为本发明再一实施方式的半导体装置封装体的上视图，图15为图14沿线段15-15的剖面图。本实施方式与图10的实施方式的不同处在于间绝缘层900的存在。在本实施方式中，半导体装置封装体可更包含间绝缘层900，置于导线架400与基板300之间。间绝缘层900的存在可进一步降低半导体装置封装体整体的寄生电容。具体而言，因图10的半导体装置封装体整体的导线架400电性连接至栅极140，因此导线架400与半导体装置100之间便会存在一栅极与漏极间寄生电容。而在本实施方式中，基板300与半导体装置100的有源层110之间具有一栅极与漏极间寄生电容(定义为Cgdl)。因间绝缘层900的存在，基板300与导线架400之间会存在另一栅极与漏极间寄生电容(定义为Cgd2)，寄生电容Cgdl与Cgd2以串联方式存在，因此若寄生电容Cgd2小于寄生电容Cgdl，则可进一步降低半导体装置封装体整体的寄生电容。至于本实施方式的其他细节因与图10的实施方式相同，因此便不再赘述。
[0142]接着请参照图16，其为本发明又一实施方式的半导体装置封装体的上视图，其中图16的半导体装置封装体的电路图如图13所示。本实施方式与图12的实施方式的不同处在于间绝缘层900的存在。如此的设置可进一步降低半导体装置封装体整体，尤其是半导体装置100的寄生电容，因此可增加半导体装置封装体整体的崩溃电压。至于本实施方式的其他细节因与图12的实施方式相同，因此便不再赘述。
[0143]接着请一并参照图17与图11，其中图17为本发明另一实施方式的半导体装置封装体的上视图，而本实施方式的半导体装置100的剖面图则如图11所示。本实施方式与图10的实施方式的不同处在于导线架400与栅极140之间的连接关系。在本实施方式中，导线架400分别与栅极140、源极120与漏极130电性绝缘，也就是说，导线架400具有浮动电位，因此可降低半导体装置100与导线架400所产生的寄生电容效应。从结构来看，栅极接脚610电性连接栅极140，例如栅极接脚610可藉由导电元件500、栅极垫260与栅极中间层180而电性连接至栅极140。源极接脚620电性连接源极120，例如源极接脚620可藉由导电元件500、第一源极垫240与源极中间层160而电性连接源极120。漏极接脚630电性连接漏极130，例如漏极接脚630可藉由导电元件500、第一漏极垫250与漏极中间层170而电性连接漏极130。栅极接脚610、源极接脚620与漏极接脚630分别与导线架400电性绝缘。至于本实施方式的其他细节因与图10的实施方式相同，因此便不再赘述。
[0144]接着请参照图18，其为本发明再一实施方式的半导体装置封装体的上视图，其中图18的半导体装置封装体的电路图如图13所示。本实施方式与图12的实施方式的不同处在于导线架400与栅极垫260之间的连接关系。在本实施方式中，半导体装置100的栅极垫260与增强型晶体管800的源极830皆不与导线架400电性连接，栅极垫260藉由导电元件507而直接电性连接源极830，因此导线架400具有浮动电位，可降低半导体装置100与导线架400所产生的寄生电容效应。至于本实施方式的其他细节因与图12的实施方式相同，因此便不再赘述。
[0145]接着请一并参照图19与图15，其中图19为本发明又一实施方式的半导体装置封装体的上视图，而本实施方式的半导体装置100的剖面图则如图15所示。本实施方式与图14的实施方式的不同处在于导线架400与栅极140、源极120之间的连接关系。在本实施方式中，导线架400电性连接源极120，然而在其他的实施方式中，导线架400可换为电性连接漏极130。从结构上来看，栅极接脚610电性连接栅极140，例如栅极接脚610可藉由导电元件500、栅极垫260与栅极中间层180而电性连接至栅极140。源极接脚620电性连接源极120，例如源极接脚620可连接导线架400，再藉由导电元件500、第一源极垫240与源极中间层160而电性连接源极120。漏极接脚630电性连接漏极130，例如漏极接脚630可藉由导电元件500、第一漏极垫250与漏极中间层170而电性连接漏极130。
[0146]在本实施方式中，基板300与半导体装置100的有源层110之间具有一源极与漏极间寄生电容(定义为C dsl)，而因间绝缘层900的存在，基板300与导线架400之间会存在另一源极与漏极间寄生电容(定义为Cds2)，寄生电容Cdsl与Cds2以串联方式存在，因此若寄生电容Cds2小于寄生电容Cdsl，则可进一步降低半导体装置封装体整体的寄生电容。至于本实施方式的其他细节因与图14的实施方式相同，因此便不再赘述。
[0147]接着请参照图20与图15，其中图20为本发明另一实施方式的半导体装置封装体的上视图，图20的半导体装置封装体的电路图如图13所示，而本实施方式的半导体装置100的剖面图则如图15所示。以结构上而言，如图20所示，半导体装置100的栅极140藉由栅极中间层180而连接至栅极垫260，而栅极垫260再藉由导电元件511电性连接至增强型晶体管800的源极830，如此一来即完成半导体装置100的栅极140与增强型晶体管800的源极830之间的电性连接。另一方面，半导体装置100的源极120藉由源极中间层160而电性连接至第一源极垫240，而第一源极垫240再藉由导电元件512电性连接至导线架400。增强型晶体管800的漏极840 (如图13所标示)相对于源极830设置，也就是说，漏极840直接接触导线架400以与的电性连接。如此一来即完成半导体装置100的源极120与增强型晶体管800的漏极840之间的电性连接。另一方面，栅极接脚610藉由导电元件513电性连接至增强型晶体管800的栅极820，源极接脚620藉由导电元件514而电性连接至增强型晶体管800的源极830，且漏极接脚630藉由导电元件515而电性连接至半导体装置100的第一漏极垫250。至于本实施方式的其他细节因与图16的实施方式相同，因此便不再赘述。
[0148]接着请一并参照图21与图11，其中图21为本发明再一实施方式的半导体装置封装体的底视图，而本实施方式的半导体装置100的剖面图则如图11所示。本实施方式与图10的实施方式的不同处在于导线架的数量与位置。在本实施方式中，半导体装置封装体包含导线架400，导线架400包含第一部分410、第二部分420与第三部分430，且半导体装置100以覆晶型式电性连接导线架400。第一部分410电性连接栅极140，例如在图21中，第一部分410藉由栅极垫260与栅极中间层180而电性连接栅极140。第二部分420电性连接源极120，例如在图21中，第二部分420藉由第一源极垫240与源极中间层160而电性连接源极120。第三部分430电性连接漏极130，例如在图21中，第三部分430藉由第一漏极垫250与漏极中间层170而电性连接漏极130。第一部分410、第二部分420与第三部分430可当成接脚而与其他元件电性连接。在本实施方式中，因第一部分410、第二部分420与第三部分430是分别直接接触至栅极140、源极120与漏极130，因此第一部分410、第二部分420与第三部分430与半导体装置100之间也就不会产生寄生电容。至于本实施方式的其他细节因与图10的实施方式相同，因此便不再赘述。
[0149]虽然本发明已以实施方式公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的构思和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定者为准。
【主权项】
1.一种半导体装置，其特征在于，包含: 一有源层，该有源层的材质为三五族半导体； 至少一源极，位于该有源层上； 至少一漏极，位于该有源层上； 至少一栅极，位于该有源层上，并介于该源极与该漏极之间； 一间介电层，覆盖该源极、该漏极与该栅极，该间介电层具有至少一第一源极间通孔、至少一第一漏极间通孔与至少一栅极间通孔； 至少一源极中间层，位于该间介电层上； 至少一源极间插塞，位于该第一源极间通孔中，并电性连接该源极与该源极中间层； 至少一漏极中间层，位于该间介电层上； 至少一漏极间插塞，位于该第一漏极间通孔中，并电性连接该漏极与该漏极中间层； 至少一栅极中间层，位于该间介电层上；以及 至少一栅极间插塞，位于该栅极间通孔中，并电性连接该栅极与该栅极中间层。2.根据权利要求1的半导体装置，还包含: 至少一栅极场板，与该栅极一体成型。3.根据权利要求1的半导体装置，还包含: 至少一栅极场板，位于该有源层与该间介电层之间，位于该栅极与该漏极之间，该栅极间插塞与该栅极间通孔皆为多个，至少部份的该栅极间插塞电性连接该栅极场板与该栅极中间层。4.根据权利要求1的半导体装置，其中该源极中间层与该栅极分别于该有源层的正投影不重叠。5.根据权利要求1的半导体装置，其中该源极中间层与该栅极分别于该有源层的正投影部份重叠。6.根据权利要求1的半导体装置，还包含: 一保护层，覆盖该有源层，该保护层具有至少一源极开口与至少一漏极开口于其中，该源极与该漏极分别位于该源极开口与该漏极开口中，以电性接触该有源层。7.根据权利要求6的半导体装置，还包含一栅极介电层，至少介于该栅极与该保护层之间。8.根据权利要求7的半导体装置，其中该栅极介电层具有至少一第二源极间通孔，且该间介电层覆盖该栅极介电层，该源极间插塞更位于该第二源极间通孔中。9.根据权利要求7的半导体装置，其中该栅极介电层具有至少一第二漏极间通孔，且该间介电层覆盖该栅极介电层，该漏极间插塞还位于该第二漏极间通孔中。10.根据权利要求7的半导体装置，其中该保护层具有一栅极开口于其中，该栅极与该栅极介电层共形地覆盖该栅极开口。11.根据权利要求7的半导体装置，其中该有源层具有一凹槽，且该保护层具有一栅极开口于其中，并暴露该凹槽，该栅极介电层与该栅极共形地覆盖该栅极开口与该凹槽。12.根据权利要求1的半导体装置，还包含: 一第一绝缘层，覆盖该源极中间层、该栅极中间层与该漏极中间层，该第一绝缘层具有至少一源极通孔与至少一漏极通孔于其中； 一第一源极垫，位于该第一绝缘层上； 一第一漏极垫，位于该第一绝缘层上； 至少一源极插塞，位于该源极通孔中，并电性连接该第一源极垫与该源极中间层；以及 至少一漏极插塞，位于该漏极通孔中，并电性连接该第一漏极垫与该漏极中间层。13.根据权利要求12的半导体装置，其中该第一源极垫、该第一漏极垫与该栅极中间层于该有源层上的正投影互不重叠。14.根据权利要求12的半导体装置，其中该源极中间层在该有源层上的正投影形成一源极区域，该第一漏极垫在该有源层上的正投影形成一漏极垫区域，该漏极垫区域与该源极区域至少部分重叠，且该漏极垫区域与该源极区域的重叠区域的面积，小于或等于40%的该源极区域的面积。15.根据权利要求12的半导体装置，其中该漏极中间层在该有源层上的正投影形成一漏极区域，该第一源极垫在该有源层上的正投影形成一源极垫区域，该源极垫区域与该漏极区域至少部分重叠，且该源极垫区域与该漏极区域的重叠区域的面积，小于或等于40%的该漏极区域的面积。16.根据权利要求12的半导体装置，其中单位长度的该第一源极垫所具有的电阻值小于单位长度的该源极所具有的电阻值。17.根据权利要求12的半导体装置，其中单位长度的该第一漏极垫所具有的电阻值小于单位长度的该漏极所具有的电阻值。18.根据权利要求12的半导体装置，其中该源极、该漏极与该栅极在该有源层上的正投影共同界定出一有源区，且该第一源极垫在该有源层上的正投影形成一源极垫区域，该源极垫区域至少部分落在该有源区中。19.根据权利要求12的半导体装置，其中该源极、该漏极与该栅极在该有源层上的正投影共同界定出一有源区，且该第一漏极垫在该有源层上的正投影形成一漏极垫区域，该漏极垫区域至少部分落在该有源区中。20.根据权利要求12的半导体装置，其中该漏极中间层在该有源层上的正投影形成一漏极区域，该源极中间层在该有源层上的正投影形成一源极区域，该第一源极垫包含: 一源极垫本体，其中该源极垫本体在该有源层上的正投影与该漏极区域至少部分重叠；以及 至少一源极垫分支； 其中该第一漏极垫包含: 一漏极垫本体，与该源极垫本体分开，其中该漏极垫本体在该有源层上的正投影与该源极区域至少部分重叠，且该源极垫分支由该源极垫本体向该漏极垫本体的方向延伸；以及 至少一漏极垫分支，由该漏极垫本体向该源极垫本体的方向延伸。21.根据权利要求12的半导体装置，还包含: 一第二绝缘层，置于该第一源极垫、该第一漏极垫与该第一绝缘层上，其中该第二绝缘层具有一源极垫开口与一漏极垫开口，分别暴露出部分的该第一源极垫与该第一漏极垫，且该第二绝缘层的厚度大于7微米； 一第二源极垫，置于该第二绝缘层上； 一第二漏极垫，与该第二源极垫分开，且置于该第二绝缘层上； 一源极垫连接部，位于该源极垫开口中，并电性连接该第一源极垫与该第二源极垫；以及 一漏极垫连接部，位于该漏极垫开口中，并电性连接该第一漏极垫与该第二漏极垫。22.—种半导体装置封装体，其特征在于，包含: 一基板； 根据权利要求1的半导体装置，置于该基板上:以及 一导线架，置于该基板相对该半导体装置的一侧，且电性连接该栅极。23.根据权利要求22的半导体装置封装体，还包含: 一栅极接脚，电性连接该导线架与该栅极；以及 一源极接脚与一漏极接脚，分别电性连接该源极与该漏极，且分别与该导线架电性绝缘。24.根据权利要求22的半导体装置封装体，还包含: 一间绝缘层，置于该导线架与该基板之间，且该基板与该导线架之间的寄生电容小于该基板与该半导体装置之间的寄生电容。25.—种半导体装置封装体，其特征在于，包含: 一基板； 根据权利要求1的半导体装置，置于该基板上:以及 一导线架，置于该基板相对于该半导体装置的一侧，且分别与该栅极、该源极与该漏极电性绝缘。26.根据权利要求25的半导体装置封装体，还包含: 一栅极接脚、一源极接脚与一漏极接脚，分别电性连接该栅极、该源极与该漏极。27.—种半导体装置封装体，其特征在于，包含: 一基板； 根据权利要求1的半导体装置，置于该基板上: 一导线架，置于该基板相对该半导体装置的一侧，且电性连接该源极或该漏极；以及一间绝缘层，置于该基板与该导线架之间，且该基板与该导线架之间的寄生电容小于该基板与该半导体装置之间的寄生电容。28.根据权利要求27的半导体装置封装体，还包含: 一栅极接脚，电性连接该栅极；以及 一源极接脚与一漏极接脚，分别电性连接该源极与该漏极，且该源极接脚与该漏极接脚其中一者电性连接该导线架。29.—种半导体装置封装体，其特征在于，包含: 一基板； 根据权利要求1的半导体装置，置于该基板上:以及 一导线架，该半导体装置以覆晶型式电性连接该导线架上，该导线架包含: 一第一部分，电性连接该栅极； 一第二部分，电性连接该源极；以及 一第三部分，电性连接该漏极。30.根据权利要求22、25、27与29任一项的半导体装置封装体，其中该半导体装置为一空乏型晶体管；以及 其中该半导体装置封装体还包含一增强型晶体管，且该空乏型晶体管的该源极电性连接该增强型晶体管的一漏极。31.根据权利要求30的半导体装置封装体，其中该空乏型晶体管的该栅极电性连接该增强型晶体管的一源极。
【专利摘要】一种半导体装置包含有源层、源极、漏极、栅极、间介电层、源极中间层、至少一源极间插塞、漏极中间层、至少一漏极间插塞、栅极中间层与至少一栅极间插塞。有源层的材质为三五族半导体。源极与漏极皆位于有源层上。栅极位于有源层上，并介于源极与漏极之间。间介电层覆盖源极、漏极与栅极。源极中间层、漏极中间层与栅极中间层皆位于间介电层上。源极间插塞电性连接源极与源极中间层。漏极间插塞电性连接漏极与漏极中间层。栅极间插塞电性连接栅极与栅极中间层。一种应用半导体装置的半导体装置封装体亦在此公开。
【IPC分类】H01L29/772, H01L23/488, H01L29/423
【公开号】CN104882478
【申请号】CN201410069477
【发明人】林立凡, 杨竣杰, 廖文甲, 薛清全, 陈世鹏
【申请人】台达电子工业股份有限公司
【公开日】2015年9月2日
【申请日】2014年2月27日