具有垂直沟道的隧穿晶体管、可变电阻存储器及制造方法

具有垂直沟道的隧穿晶体管、可变电阻存储器及制造方法
【专利说明】
[0001] 相关申请的交叉引用
[0002] 本申请要求2014年2月27日提交的申请号为10-2014-0023366的韩国专利申请 的优先权，其全部内容通过引用合并于此。
技术领域
[0003] 本发明的各种实施例总体而言涉及半导体器件及其制造方法，更具体而言，涉及 隧穿晶体管、包括其的可变电阻存储器件及其制造方法。
【背景技术】
[0004] 随着移动和数字信息通信以及消费电子行业的快速发展，对于现存的电荷控制器 件的研究已公开了其限制性。因而，需要开发应用新概念的新功能存储器件。具体地，需要 开发具有大容量、超高速度和超低功率的下一代存储器件以满足大容量存储器的需求。
[0005] 已经提出了利用电阻材料作为存储媒介的可变电阻存储器件作为下一代存储器 件。可变电阻存储器件的典型实例为相变随机存取存储器（PCRAM)、阻变RAM(ReRAM)或者 磁性 RAM(MRAM)。
[0006] 典型地，可变电阻存储器件可以利用开关器件和电阻器件来形成，并且可以根据 电阻器件的状态来储存诸如" 0 "或" 1"的数据。
[0007] 即使在可变电阻存储器件中，首先要提高集成度，并且要将尽可能多地将存储器 单元集成在有限的面积中。
[0008] 为了满足需求，还在阻变存储器件中使用了三维（3D)晶体管结构。因而，3D晶体 管可以包括在与半导体衬底的表面垂直的方向上延伸的沟道，并且具有被形成为包围所述 沟道的栅极。
[0009] 需要提供高的操作电流至3D晶体管以保持高的电阻可变特性。

【发明内容】

[0010] 根据本发明的一个实施例，一种隧穿晶体管可以包括：半导体衬底，其具有形成在 上部区域中的源极，并且包括第一半导体材料层；柱体，其形成在半导体衬底上并且具有顺 序层叠的沟道层和漏极；栅极，其形成为包围柱体的周缘；以及第二半导体材料层，其构成 源极的一部分，形成在源极和沟道层之间，具有与源极相同的导电类型，以及具有比第一半 导体材料层更小的带隙。源极和漏极可以具有彼此相反的导电类型。
[0011] 根据本发明的一个实施例，一种可变电阻存储器件可以包括：半导体衬底，其具有 形成在上部区域中的源极，并且包括第一半导体材料层；柱体，其形成在半导体衬底上，并 且具有顺序地层叠的沟道层和漏极，所述漏极包含具有与源极相反的导电类型的掺杂剂； 栅极，其形成为包围柱体的周缘；第二半导体材料层，其构成源极的一部分，形成在源极和 沟道层之间，具有与源极相同的导电类型，以及具有比第一半导体材料层更小的带隙；加热 电极，其形成在漏极上；以及可变电阻层，其形成在加热电极上。
[0012] 根据本发明的一个实施例，一种制造隧穿晶体管的方法可以包括：在包括第一半 导体材料层的半导体衬底上形成源极，所述源极包括具有比第一半导体材料层更小的带隙 的第二半导体材料层；在半导体衬底上顺序地层叠沟道层和漏极；形成包括沟道层和漏极 的柱体；在柱体的表面上形成栅绝缘层；以及形成栅极以包围柱体的外周缘，其中，源极和 漏极可以具有彼此相反的导电类型。
[0013] 以下详细地描述这些和其他的特征、方面和实施例。
【附图说明】
[0014] 从以下结合附图的详细描述中将更加清楚地理解本公开的以上和其他的方面、特 征和优点，其中：
[0015] 图1是说明根据本发明的一个实施例的制造具有垂直沟道的隧穿晶体管的方法 的截面图；
[0016] 图2是说明根据本发明的一个实施例的制造具有垂直沟道的隧穿晶体管的方法 的截面图；
[0017] 图3是说明根据本发明的一个实施例的制造具有垂直沟道的隧穿晶体管的方法 的截面图；
[0018] 图4是说明根据本发明的一个实施例的制造具有垂直沟道的隧穿晶体管的方法 的截面图；
[0019] 图5是说明根据本发明的一个实施例的利用隧穿晶体管作为开关器件的可变电 阻存储器件的截面图；
[0020] 图6是说明根据本发明的一个实施例的隧穿晶体管的操作特性的能带图；
[0021] 图7是说明根据本发明的一个实施例的隧穿晶体管的操作特性的能带图；
[0022] 图8是说明根据本发明的一个实施例的隧穿晶体管的截面图；
[0023] 图9是说明根据本发明的一个实施例的隧穿晶体管的截面图；
[0024] 图10是说明根据本发明的一个实施例的隧穿晶体管的截面图；
[0025] 图11是说明根据本发明的一个实施例的隧穿晶体管的截面图；
[0026] 图12是说明根据本发明的一个实施例的隧穿晶体管的截面图；
[0027] 图13是说明根据本发明的一个实施例的可变电阻存储器件的操作的示意性电路 图；
[0028] 图14是说明根据本发明的一个实施例的可变电阻存储器件的操作的示意性电路 图；
[0029] 图15是说明根据本发明的一个实施例的可变电阻存储器件的操作的示意性电路 图；
[0030] 图16是说明根据本发明的一个实施例的可变电阻存储器件的操作的示意性电路 图；
[0031] 图17是说明根据本发明的一个实施例的微处理器的框图；
[0032] 图18是说明根据本发明的一个实施例的处理器的框图；以及
[0033] 图19是说明根据本发明的一个实施例的系统的框图。
【具体实施方式】
[0034] 将参照图示来详细地描述本发明的示例性实施例和中间结构。可以预料到图示的 形状变化是缘于例如制造技术和/或公差。另外，为了清楚起见，可能对层和区域的长度和 尺寸进行夸大。附图中相同的附图标记表示相同的元件。当一层被称为在另一层或衬底 "上"时，其可以是直接在衬底上，或者是在具有中间层的情况下间接在衬底上。此外，"连接 /耦接"不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接 耦接。另外，只要未另外特意提及，单数形式可以包括复数形式，反之亦然。
[0035] 参照本发明的优选实施例的截面和/或平面图示来描述本发明。然而，本发明的 实施例不应被解释为局限于本发明。尽管将示出且描述本发明的一些实施例，但是对于本 领域的普通技术人员将理解的是，在不脱离本发明的原理和精神的情况下可以对这些示例 性实施例进行变化。
[0036] 参见图1，制备半导体衬底。半导体衬底可以是第一半导体材料层，例如硅（Si) 衬底。半导体衬底1〇〇可以具有导电类型。将高浓度第一导电类型杂质、例如高浓度P型 (即，P+型）杂质注入至半导体衬底100的上部中以形成第一杂质层105。在本实施例中， 第一杂质层105经由离子注入方法来形成。然而，第一杂质层105可以利用用于单晶生长 的外延生长方法或者其他各种沉积方法来形成。
[0037] 在第一杂质层105上形成第二杂质层110。第二杂质层110可以由第二半导体材 料层形成，所述第二半导体材料层具有比构成第一杂质层105的第一半导体材料层（例如， Si)更小的带隙。第二半导体材料层可以包括：锗化硅（SiGe)层、锗层、砷化铟（InAs)层、 锑化镓（GaSb)层、或者锑化铟（InSb)层。第二杂质层110还可以包括高浓度第一导电类 型杂质，例如高浓度P型（即，P+型）杂质。第二杂质层110的杂质（P+)可以经由离子注 入方法来引入。可替选地，第二杂质层110可以通过沉积包含高浓度第一导电类型杂质的 第二半导体材料层来形成。第二半导体材料层可以与第一杂质层105-起构成第一结区， 例如晶体管的源极S。
[0038] 在形成有第一结区（即，源极S)的半导体衬底100上形成沟道层115和第二结区 层120。沟道层115可以由第一半导体材料层形成。第二结区层120可以由包含与第一导 电类型相反的高浓度第二导电类型杂质（例如，高浓度n型（即，n+型）杂质）的第一半导 体材料层形成。第二结区层120可以通过沉积第一半导体材料并且注入高浓度n型杂质来 形成。可替选地，第二结区层120可以通过沉积包含高浓度n型杂质的第一半导体材料层 来形成。沟道层115和第二结区层120可以经由外延生长方法来形成。
[0039] 参见图2,刻蚀图1中所示的第二结区层120和图1中所示的沟道层115的预定部 分以形成柱体122。通过形成柱体122,可以限定晶体管的漏极D。附图标记115a表示图案 化的沟道层。在本实施例中，为了实现隧穿晶体管结构，源极S和漏极D可以被形成为具有 相反的导电类型。
[0040] 参见图3,可以在柱体122的表面上形成栅绝缘层125。栅绝缘层125可以经由氧 化方法或沉积方法来形成。当栅绝缘层125经由沉积方法来形成时，栅绝缘层125可以包 括诸如氧化钽（TaO)、氧化钛（TiO)、钛酸钡（BaTiO)、锫酸钡（BaZrO)、氧化锫（ZrO)、氧化铪 (HfO)、氧化镧（LaO)、氧化铝（A10)、氧化钇（Y0)、或者氧化锆硅（ZrSiO)的金属氧化物，氮 化物，或者它们的组合。
[0041] 参见图4,可以将栅极130形成为包围柱 体122的外周缘。栅极130可以被形成 至比柱体122低的高度。栅绝缘层125可以位于柱体122和栅极130之间。栅极130可以 包括选自钨（W)、铜（C)、氮化钛（TiN)、氮化钽（TaN)、氮化钨（WN)、氮化钥（MoN)、氮化铌 (NbN)、氮化钛硅（TiSiN)、氮化钛铝（TiAIN)、氮化钛硼（TiBN)、氮化锆硅（ZrSiN)、氮化钨 硅（WSiN)、氮化钨硼（WBN)、氮化锆铝（ZrAIN)、氮化钥硅（MoSiN)、氮化钥铝（MoAIN)、氮化 钽硅（TaSiN)、氮化钽铝（TaAIN)、钛（Ti)、钥（Mo)、钽（Ta)、硅化钛（TiSi)、硅化钽（TaSi)、 钛鹤（TiW)、氮氧化钛（TiON)、氮氧化钛错（TiAlON)、氮氧化鹤（WON)、氮氧化钽（TaON)、掺 杂多晶硅中的至少一种。可以使用各向异性刻蚀方法来形成包围的栅极130。
[0042] 在形成有栅极130的半导体衬底上形成层间绝缘层140。层间绝缘层140可以被 平坦化以暴露出柱体122的表面。
[0043] 参见图5,可以在第二结区120、可变电阻存储器件的漏极D上顺序地形成热电极 150和可变电阻层155。热电极150和可变电阻层155可以通过如下来形成：将热电极150 和可变电阻层155顺序地层叠在形成有层间绝缘层140的半导体衬底上，并且在热电极150 可与漏极电耦接的位置处将热电极150和可变电阻层155图案化。热电极150可以包括金 属层，并且欧姆接触层（未示出）可以插入在热电极150和可变电阻层155之间。
[0044] 图6说明当未施加偏置电压时隧穿晶体管的能带图。
[0045] 在图6中，Ev表示价带，Ec表示导带，Ef表示费米能级。由于p型杂质的费米能 级和n型杂质的费米能级在PN结形成之前不同，所以当在PN结达到平衡态时，在具有p型 杂质的源极处的价带Ev和导带Ec具有比漏极高的能级。在图6中，Q表示当源极由与漏 极相同的材料（第一半导体材料层）形成时的导带，以及?表示源极由具有比第一半导体 材料层更小的带隙的第二半导体材料层形成时的导带。
[0046] 如图7中所示，当施加0V或更大的栅极电压VGS以及0V或更大的漏极电压（VDS) 时，通过施加的电压将电场施加至沟道的耗尽区，且因而能带曲线弯曲。具体地，与沟道的 耗尽区相对应的C部分的能带变薄，且因而容易发生能带之间的隧穿。当耗尽区周围的源 极由具有相对低带隙的材料?形成时，可以通过较低的电压来获得大的隧穿电流。
[0047] 在图7中，P1表示根据实施例当源极由具有相对低带隙的第二半导体材料层形成 时的隧穿路径，而P2表示当源极由第一半导体材料层形成时的隧穿路径。
[0048]根据曲线图，当结区（源极）由在沟道的耗尽区周围具有低带隙的第二半导体材 料层形成时，由于提供了更短的隧穿路径，所以可以改善隧穿电流。
[0049] 本发明中的隧穿晶体管的源极结构可以各种形式存在。
[0050] 例如，如图8中所示，构成源极S的第一杂质层105形成在半导体衬底100的内部， 构成源极S的第二杂质层110a可以形成为构成柱体122的一部分。在形成沟道层115a之 前，可以将第二杂质层ll〇a形成为彼此间隔开的一对图案。
[0051] 如图9中所示，构成源极S的第一杂质层105形成在半导体衬底100上，构成源极 S的第二杂质层110b可以形成在柱体122的内部。第二杂质层110b可以位于下部核心处。 在形成沟道层115a之前，可以将第二杂质层110b形成为单个图案。
[0052] 如图10中所示，沟道层117可以构成第二杂质层。
[0053] 如图11和图12中所示，即使当第一结区S由掺杂有第二导电类型的杂质、例如高 浓度n型杂质的材料层形成且第二结区D被掺杂有第一导电类型杂质、例如高浓度p型杂 质时，也可以获得相同的效果。
[0054] 当隧穿晶体管被应用于可变电阻存储器件时，可变电阻存储器件中的单位单元可 以通过以下条件来驱动。
[0055] 如图13中所示，可变电阻存储器件可以包括：多个字线WL0和WL1、多个位线BL0 和BL1、以及源极线CSL。所述多个字线WL0和WL1以及所述多个位线BL0和BL1可以在彼 此相交叉的方向上延伸，并且源极线可以被共同耦接。多个存储器单元m C00、mC01、mcl0和 mcll可以被设置在所述多个字线WL0和WL1与所述多个位线BL0和BL1的交叉位置处。存 储器单元mc00、mc01、mcl0和mcll中的每个可以包括与相应字线稱接的隧穿晶体管和f禹接 在隧穿晶体管和相应位线之间的可变电阻器。在图13中，隧穿晶体管可以用串联耦接的二 极管和M0S晶体管来表示。
[0056] 例如，当读取或写入第一存储器单元mcOO的数据时，将高电压（与写入电压或读 取电压相对应）施加至与第一存储器单元mcOO耦接的第一位线BL0,而将0 (零）V施加至 其他的位线BL1，将高电平电压施加至第一存储器单元mcOO的第一字线WL0,以及将0V施 加至其他的字线WL1。还将0V施加至共同耦接的源极线CSL。因此，第一位线BL0上的数 据可以被储存在第一存储器单元mcOO中，可以实现存储操作。
[0057] 在本实施例中，所有的源极线被共同耦接，但是源极线可以被单独地划分成源极 线SL0和SL1，如图14中所示。例如，划分的源极线SL0和SL1可以在与字线WL0和WL1大 体平行的方向上延伸。即使当源极线SL0和SL1被单独划分时，也可以将0V施加至所有的 划分的源极线。
[0058] 如图15中所示，可以将负电压（-V)施加至未选中的字线WL1以降低泄漏电流。即 使当驱动相邻的字线时，也可以防止耦合和泄漏电流的产生。
[0059] 参见图16,多个字线被耦接以构成公共字线CWL。可以将高电压施加至公共字线 CWL。为了选择第一存储器单元mc00,可以将0V提供至与第一存储器单元mcOO耦接的源极 线SL0,并且可以将0V或更大的电压施加至其他的源极线SL1。因此，可以中断除了第一存 储器单元mcOO以外的存储器单元的存储操作。
[0060] 根据本发明的一个实施例，为了改善隧穿，可以将具有比漏极更小的带隙的半导 体材料插入在隧穿晶体管的隧穿致结区（即，源极）中或周围。由于隧穿晶体管具有比普 通的二极管更小的摆动值（swing value)，所以隧穿晶体管可以在相同的偏置电压下具有 比普通的二极管更大的电流驱动能力。另外，如上所述，将具有比漏极更小的带隙的半导体 层插入在源极中或周围，使得可以加强额外的隧穿特性。
[0061] 如图17中所示，应用根据实施例的半导体器件的微处理器1000可以控制并调整 一系列处理：从各种外部装置接收数据、处理数据、以及传送处理结果至外部装置。微处理 器1000可以包括储存单元1010、运算单元1020以及控制单元1030。微处理器1000可以 是各种处理装置，诸如微型处理单元（MPU)、中央处理单元（CPU)、图像处理单元（GPU)、数 字信号处理器OSP)、或者应用处理器（AP)。
[0062] 储存单元1010可以是处理器寄存器或寄存器，并且储存单元可以是储存微处理 器1000中的数据的单元并且包括数据寄存器、地址寄存器和浮点寄存器。储存单元1010 可以包括除了上述寄存器之外的各种寄存器。储存单元1010可以暂时地储存要在运算单 元1020中操作的数据、在运算单元1020中处理的所得数据、以及储存有要操作的数据的地 址。
[0063] 储存单元1010可以包括根据本发明的实施例的半导体器件中的一种。包括根据 上述实施例的半导体器件的储存单元1010可以利用隧穿晶体管作为开关器件，在所述隧 穿晶体管中将具有低带隙的半导体材料层插入在源极中或周围。
[0064] 运算单元1020可以根据控制单元1030中的命令的译码结果而在微处理器1000 中执行运算，并且执行各种四则算术运算。运算单元1020可以包括一个或更多个算术和逻 辑单元（ALU)。
[0065] 控制单元1030可以从储存单元1010、运算单元1020或者微处理器1000的外部装 置中接收信号，可以执行命令的提取或译码或者输入或输出控制，以及执行程序形式的进 程。
[0066] 根据本发明的实施例的微处理器1000除了包括储存单元1010之外，还可以包括 高速缓冲存储单元1040,所述高速缓冲存储单元1040可以暂时地储存从外部装置中输入 的数据或者要被输出至外部装置的数据。高速缓冲存储单元1040可以经由总线接口 1050 与储存单元1010、运算单元1020和控制单元1030交换数据。
[0067]如图18中所示，应用根据本发明的实施例的半导体器件的处理器1100可以包括 各种功能来实施除了微处理器的可控制和调整一系列处理（从各种外部装置中接收数据、 处理数据、以及将处理结果传送至外部装置）的功能之外的性能改善和多功能。处理器 1100可以包括核心单元1110、高速缓冲存储单元1120和总线接口 1130。在根据本发明的 实施例中的核心单元1110可以对从外部装置输入的数据执行算术和逻辑运算，并且包括 储存单元 1111、运算单元1112和控制单元1113。处理器1100可以是各种片上系统（SoC)， 诸如多核处理器（MCP)、图形处理单元（GPU)或者应用处理器（AP)。
[0068] 储存单元1111可以是处理器寄存器或寄存器，并且储存单元1111可以是可储存 处理器1100中的数据的单元，并且包括数据寄存器、地址寄存器和浮点寄存器。储存单元 1111可以包括除了上述寄存器之外的各种寄存器。储存单元1111可以暂时地储存要在运 算单元1112上操作的数据、在运算单元1112中处理的所得数据、以及储存有要操作的数 据的地址。运算单元1112可以是可在处理器1100中执行运算的单元，并且根据控制单元 1113中的命令的译码结果来执行各种四则算术运算或逻辑运算。运算单元1112可以包括 一个或更多个算术和逻辑单元（ALU)。控制单元1113从储存单元1111、运算单元1112或 处理器1100的外部装置接收信号，执行命令的提取或译码或者输入或输出控制，以及执行 程序形式的进程。
[0069] 高速缓冲存储单元1120可以暂时地储存数据以补偿不同于高速核心单元1110的 低速外部装置的数据处理速率。高速缓冲存储单元1120可以包括主储存单元1121、二级 储存单元1122和三级储存单元1123。通常，高速缓冲储存单元1120可以包括主储存单元 1121和二级储存单元1122。当需要高容量的储存单元时，高速缓冲存储单元1120可以包 括三级储存单元1123。如果需要的话，高速缓冲储存单元1120可以包括更多个储存单元。 艮P，高速缓冲存储单元1120中包括的储存单元的数目可以根据设计来改变。主储存单元 1121、二级储存单元1122以及三级储存单元1123的数据储存和区分的处理速率可以彼此 相同或不同。在储存单元的处理速率不同时，主储存单元的处理速率最快。高速缓冲存储 单元1120中的主储存单元1121、二级储存单元1122以及三级储存单元1123中的一个或更 多个可以包括根据本发明的实施例的半导体器件中的一种。包括根据上述实施例的半导体 器件的高速缓冲存储单元1120可以利用隧穿晶体管作为开关器件，在所述隧穿晶体管中 将具有低带隙的半导体材料层插入在源极中或周围。此外，图18示出了所有的主储存单元 1121、二级储存单元1122和三级储存单元1123都被设置在高速缓冲存储单元1120中。然 而，高速缓冲存储单元1120中的所有的主储存单元1121、二级储存单元1122和三级储存单 元1123都可以被设置在核心单元1110的外部，并且可以补偿核心单元1110和外部装置之 间的处理速率的差异。此外，高速缓冲存储单元1120的主储存单元1121可以位于核心单 元1110中，并且二级储存单元1122和三级储存单元1123可以位于核心单元1110的外部 以进一步补偿处理速率。
[0070] 总线接口 1130可以将核心单元1110和高速缓冲存储单元1120耦接以有效地传 送数据。
[0071] 根据实施例的处理器1100可以包括多个核心单元1110,并且核心单元1110可以 共用高速缓冲存储单元1120。核心单元1110和高速缓冲存储单元1120可以经由总线接口 1130耦接。核心单元1110可以具有与上述核心单元1110相同的配置。在提供核心单元 1110时，高速缓冲存储单元1120的主储存单元1121可以被设置在与核心单元1110的数目 相对应的每个核心单元1110中，并且一个二级储存单元1122和一个三级储存单元1123可 以被设置在核心单元1110的外部，使得核心单元经由总线接口 1130来共用二级储存单元 和三级储存单元。主储存单元1121的处理速率可以比二级储存单元1122和三级储存单元 1123的处理速率大。
[0072] 根据实施例的处理器1100还可以包括：嵌入式存储单元1140,其可以存储数据； 通信模块单元1150,其可以采用有线方式或无线方式将数据传送至外部装置和从外部装置 接收数据；存储器控制单元1160,其可以驱动外部存储器件；以及媒体处理单元1170,其可 以处理在处理器1100中处理的数据或者从外部输入设备输入的数据，并且可以将处理结 果输出至外部接口设备。处理器还可以包括除了上述部件之外的多个模块。额外的模块可 以经由总线接口 1130向核心单元1110和高速缓冲存储单元1120传送数据以及从核心单 元1110和高速缓冲存储单元1120接收数据以及在二者之间传送和接收数据。
[0073] 嵌入式存储单元1140可以包括易失性存储器以及非易失性存储器。易失性存储 器可以包括：动态随机存取存储器ORAM)、移动DRAM、静态随机存取存储器（SRAM)等，而非 易失性存储器可以包括：只读存储器（ROM)、或非（N0R)快闪存储器、与非（NAND)快闪存储 器、相变随机存取存储器（PRAM)、阻变随机存取存储器（RRAM)、自旋转移力矩随机存取存 储器（STTRAM)、磁性随机存取存储器（MRAM)等。根据实施例的半导体器件可以被应用于嵌 入式存储单元1140。
[0074] 通信模块单元1150可以包括与有线网络耦接的模块和与无线网络耦接的模块。 有线网络模块可以包括局域网（LAN)、通用串行总线（USB)、以太网、电力线通信（PLC)等， 而无线网络模块可以包括：红外数据协会（IrDA)、码分多址（CDMA)、时分多址（TDMA)、频 分多址（FDMA)、无线LAN、无线个域网（Zigbee)、泛在传感器网络（USN)、蓝牙、射频识别 (RFID)、长期演进（LTE)、近场通信（NFC)、无线宽带互联网（Wibro)、高速下行链路分组接 入（HSDPA)、宽带 CDMA(WCDMA)、超宽带（UWB)等。
[0075] 存储器控制单元1160可以管理在处理器1100和外部储存装置之间传送的数据， 所述外部储存装置可以根据来自处理器1100的不同通信标准来操作。存储器控制单元 1160可以包括各种存储器控制器、或者可以包括可控制集成设备电子（IDE)、串行高级技 术附件（SATA)、小型计算机系统接口（SCSI)、独立磁盘冗余阵列（RAID)、固态盘（SSD)、外 部SATA(eSATA)、个人计算机存储卡国际协会（PCMCIA)、USB、安全数字（SD)卡、迷你安全数 字（mSD)卡、微型SD卡、安全数字大容量（SDHC)卡、记忆棒卡、智能媒体（SM)卡、多媒体卡 (MMC)、嵌入式MMC(eMMC)、紧凑闪存（CF)卡等的控制器。
[0076] 媒体处理单元1170可以处理在处理器1100中处理的数据、或者从外部输入设备 输入的数据，并且可以将处理结果输出至外部接口设备，使得处理结果可以采用视频、音频 或者其他形式来传送。媒体处理单元1170可以包括GPU、DSP、高清晰（HD)音频、以及高清 晰多媒体接口（HDMI)控制器等。
[0077] 如图19中所示，应用根据本发明的一个实施例的半导体器件的系统1200可以是 数据处理装置。系统1200可以执行输入、处理、输出、通信、存储等以执行一系列对数据的 操作，并且包括处理器1210、主储存器件1220、辅助储存器件1230、以及接口器件1240。根 据实施例的系统可以是可利用处理器来操作的各种电子系统，诸如计算机、服务器、个人数 字助理（PDA)、便携式计算机、平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、 便携式多媒体播放器（PMP)、照相机、全球定位系统（GPS)、摄像机、语音记录器、远程信息 处理、视听（AV)系统、或者智能电视。
[0078] 处理器1210是系统的核心配置，其可以控制对输入命令的解释和对储存在系统 中的数据的诸如操作和比较的处理，并且可以包括MPU、CPU、单/多核处理器、GPU、AP或DSP 等。
[0079] 主储存器件1220是可以接收来自辅助储存器件1230的程序或数据并且执行所述 程序或数据的储存位置。主储存器件1220即使在断电时也能保持储存的内容，并且可以包 括根据上述实施例的半导体器件。主储存器件1220可以利用隧穿晶体管作为开关器件，在 所述隧穿晶体管中将具有低带隙的半导体材料层插入在源极中或周围。
[0080] 根据实施例的主储存器件1220还可以包括在断电时全部内容被擦除的易失性存 储类型的SRAM或DRAM。可替选地，主储存器件1220可以不包括根据实施例的半导体器件， 而可以包括在断电时全部内容被擦除的易失性存储类型的SRAM或DRAM。
[0081] 辅助储存器件1230可以储存程序代码或数据。辅助储存器件1230可以具有比主 储存器件1220低的数据处理速率，但是可以储存大量数据并且包括根据上述实施例的半 导体器件。辅助储存单元1230也可以利用隧穿晶体管作为开关器件，在所述隧穿晶体管中 将具有低带隙的半导体材料层插入在源极中或周围。
[0082] 根据本发明实施例的辅助储存器件1230的面积可以减小，使得减小系统1200的 尺寸并且增加系统1200的便携性。另外，辅助储存器件1230还可以包括数据储存系统（未 示出），诸如磁带或磁盘、利用光的激光盘、利用磁性和光的磁光盘、SSD、USB存储器、SD卡、 mSD卡、微型SD卡、SDHC卡、记忆棒卡、SM卡、MMC、e MMC或者CF卡。可替选地，辅助储存器 件1230可以不包括根据上述实施例的半导体器件，而可以包括数据储存系统（未示出）， 诸如利用磁性的磁带或磁盘、利用光的激光盘、利用磁性和光的磁光盘、SSD、USB存储器、SD 卡、mSD卡、微型SD卡、SDHC卡、记忆棒卡、SM卡、MMC、eMMC或者CF卡。
[0083] 接口器件1240可以与实施例的系统交换外部装置的命令和数据，并且可以是小 型键盘（keypad)、键盘、鼠标、扬声器、话筒、显示器、各种人机接口设备（HID)或者通信 设备。通信设备可以包括多个模块，诸如与有线网络耦接的模块和与无线网络耦接的模 块。有线网络模块可以包括LAN、USB、以太网、PLC等，而无线网络模块可以包括：IrDA、 〇0嫩、10嫩、？0嫩、无线1^队无线个域网（21 8&66)、旧队蓝牙、1^10、1^^、呖(：、无线宽带接入 (Wibro)、HSDPA、WCDMA、UWB 等。
[0084]本发明的以上实施例是说明性的，并非限制性的。各种替换和等同形式是可以的。 本发明不限于本文中描述的实施例。本发明也不限于任何特定类型的半导体器件。考虑本 公开的内容，其他增加、删减或修改对于本领域的技术人员是显而易见的，并且意在落入所 附权利要求的范围内。
[0085] 通过以上实施例可以看出，本申请提供了以下的技术方案。
[0086] 技术方案1. 一种隧穿晶体管，包括：
[0087] 半导体衬底，其具有形成在上部区域中的源极，并且包括第一半导体材料层；
[0088] 柱体，其形成在所述半导体衬底上，并且具有顺序层叠的沟道层和漏极；
[0089] 栅极，其形成为包围所述柱体；以及
[0090] 第二半导体材料层，其形成在所述源极和所述沟道层之间，所述第二半导体材料 层具有与所述源极相同的导电类型，并且具有比所述第一半导体材料层更低的带隙，
[0091] 其中，所述源极和所述漏极具有彼此相反的导电类型。
[0092] 技术方案2.如技术方案1所述的隧穿晶体管，其中，所述第一半导体材料层包括 娃Si。
[0093] 技术方案3.如技术方案2所述的隧穿晶体管，其中，所述第二半导体材料层包括 选自SiGe、Ge、InAs、GaSb和InSb中的任意一种。
[0094] 技术方案4.如技术方案1所述的隧穿晶体管，其中，所述第二半导体材料层形成 所述柱体的下部的边缘。
[0095] 技术方案5.如技术方案1所述的隧穿晶体管，其中，所述第二半导体材料层位于 所述柱体的下部中。
[0096] 技术方案6.如技术方案1所述的隧穿晶体管，其中，所述沟道层包括所述第二半 导体材料层。
[0097] 技术方案7.-种可变电阻存储器件，包括：
[0098] 半导体衬底，其具有形成在上部区域中的源极，并且包括第一半导体材料层；
[0099] 柱体，其形成在半导体衬底上，并且具有顺序层叠的沟道层和漏极，所述漏极包含 具有与所述源极相反的导电类型的掺杂剂；
[0100] 栅极，其形成为包围所述柱体；
[0101] 第二半导体材料层，其形成在所述源极和所述沟道层之间，所述第二半导体材料 层具有与所述源极相同的导电类型，并且具有比所述第一半导体材料层更低的带隙；
[0102] 加热电极，其形成在所述漏极上；以及
[0103] 可变电阻层，其形成在所述加热电极上。
[0104] 技术方案8.如技术方案7所述的可变电阻存储器件，其中，所述第一半导体材料 层包括硅Si。
[0105] 技术方案9.如技术方案8所述的可变电阻存储器件，其中，所述第二半导体材料 层包括选自SiGe、Ge、InAs、GaSb和InSb中的任意一种。
[0106] 技术方案10.如技术方案7所述的可变电阻存储器件，其中，所述第二半导体材料 层形成所述柱体的下部的边缘。
[0107] 技术方案11.如技术方案7所述的可变电阻存储器件，其中，所述第二半导体材料 层位于所述柱体的下部中。
[0108] 技术方案12.如技术方案7所述的可变电阻存储器件，其中，所述沟道层包括所述 第二半导体材料层。
[0109] 技术方案13. -种制造隧穿晶体管的方法，所述方法包括：
[0110] 在包括第一半导体材料层的半导体衬底上形成源极，所述源极包括具有比所述第 一半导体材料层更小的带隙的第二半导体材料层；
[0111] 在所述半导体衬底上顺序地层叠用于沟道层的第一半导体层和用于漏极的第二 半导体层；
[0112] 将所述第一半导体层和所述第二半导体层图案化，以形成包括所述沟道层和所述 漏极的柱体；
[0113] 在所述柱体的表面上形成栅绝缘层；以及
[0114] 形成栅极以包围所述柱体的外周缘，
[0115] 其中，所述源极和所述漏极具有彼此相反的导电类型。
[0116] 技术方案14.如技术方案13所述的方法，其中，形成所述源极包括：
[0117] 在所述半导体衬底上形成所述第二半导体材料层；以及
[0118] 将第一导电类型杂质注入所述第二半导体材料层中和所述半导体衬底的上部中。
[0119] 技术方案15.如技术方案14所述的方法，其中，经由外延生长方法来形成所述第 二半导体材料层、所述第二半导体层和所述第一半导体层中的至少一个。
[0120] 技术方案16.如技术方案15所述的方法，其中，所述第一半导体材料层包括娃Si。
[0121] 技术方案17.如技术方案16所述的方法，其中，所述第二半导体材料层包括选自 SiGe、Ge、InAs、GaSb 和 InSb 中的任意一种。
【主权项】
1. 一种隧穿晶体管，包括： 半导体衬底，其具有形成在上部区域中的源极，并且包括第一半导体材料层； 柱体，其形成在所述半导体衬底上，并且具有顺序层叠的沟道层和漏极； 栅极，其形成为包围所述柱体；以及 第二半导体材料层，其形成在所述源极和所述沟道层之间，所述第二半导体材料层具 有与所述源极相同的导电类型，并且具有比所述第一半导体材料层更低的带隙， 其中，所述源极和所述漏极具有彼此相反的导电类型。2. 如权利要求1所述的隧穿晶体管，其中，所述第一半导体材料层包括硅Si。3. 如权利要求2所述的隧穿晶体管，其中，所述第二半导体材料层包括选自SiGe、Ge、 InAs、GaSb和InSb中的任意一种。4. 如权利要求1所述的隧穿晶体管，其中，所述第二半导体材料层形成所述柱体的下 部的边缘。5. 如权利要求1所述的隧穿晶体管，其中，所述第二半导体材料层位于所述柱体的下 部中。6. 如权利要求1所述的隧穿晶体管，其中，所述沟道层包括所述第二半导体材料层。7. -种可变电阻存储器件，包括： 半导体衬底，其具有形成在上部区域中的源极，并且包括第一半导体材料层； 柱体，其形成在半导体衬底上，并且具有顺序层叠的沟道层和漏极，所述漏极包含具有 与所述源极相反的导电类型的掺杂剂； 栅极，其形成为包围所述柱体； 第二半导体材料层，其形成在所述源极和所述沟道层之间，所述第二半导体材料层具 有与所述源极相同的导电类型，并且具有比所述第一半导体材料层更低的带隙； 加热电极，其形成在所述漏极上；以及 可变电阻层，其形成在所述加热电极上。8. 如权利要求7所述的可变电阻存储器件，其中，所述第一半导体材料层包括硅Si。9. 如权利要求8所述的可变电阻存储器件，其中，所述第二半导体材料层包括选自 SiGe、Ge、InAs、GaSb 和 InSb 中的任意一种。10. -种制造隧穿晶体管的方法，所述方法包括： 在包括第一半导体材料层的半导体衬底上形成源极，所述源极包括具有比所述第一半 导体材料层更小的带隙的第二半导体材料层； 在所述半导体衬底上顺序地层叠用于沟道层的第一半导体层和用于漏极的第二半导 体层； 将所述第一半导体层和所述第二半导体层图案化，以形成包括所述沟道层和所述漏极 的柱体； 在所述柱体的表面上形成栅绝缘层；以及 形成栅极以包围所述柱体的外周缘， 其中，所述源极和所述漏极具有彼此相反的导电类型。
【专利摘要】一种隧穿晶体管，包括：半导体衬底，源极在半导体衬底上形成在上部区域中，并且半导体衬底具有第一半导体材料层；柱体，其形成在半导体衬底上，并且具有顺序层叠有沟道层和漏极的结构；栅极，其形成为包围柱体的周缘；以及第二半导体材料层，其构成源极的一部分、形成在源极和沟道层之间、具有与源极相同的导电类型、并且具有比第一半导体材料层更小的带隙。其中，源极和漏极具有相反的导电类型。
【IPC分类】H01L45/00, H01L29/423, H01L21/336, H01L29/78
【公开号】CN104882480
【申请号】CN201410610790
【发明人】朴南均
【申请人】爱思开海力士有限公司
【公开日】2015年9月2日
【申请日】2014年11月3日
【公告号】US20150243707