一种半导体结构及其制备方法

一种半导体结构及其制备方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其制备方法。
【背景技术】
[0002]目前，在低温多晶硅PMOS MM(金属-绝缘体-金属)工艺流程中，刻蚀形成栅极线(gate line，简称GL)时，仅去除金属层至位于其下方的栅绝缘层的上表面，由于该栅绝缘层的厚度较厚，进而使得后续进行的源漏区掺杂及氢化修补等工艺中，均需要采用较大剂量的离子，才能形成符合工艺需求的源漏区，即:由于在进行源漏区掺杂工艺(P-typesource drain doping)时，覆盖在多晶娃层上的栅绝缘层的厚度较厚，而掺杂的离子又需要穿过该栅绝缘层才能注入至多晶硅层中，才能形成源漏区，进而使得进行工艺时离子注入的能量及剂量均较大，从而增加了工艺的成本。
[0003]另外，后续为了修补栅绝缘层与多晶硅层界面的悬挂键的工艺中，较厚的栅绝缘层还会降低活化氢的扩散，不利于改善后续制备的器件结构的漏电流，进而大大增大了器件性能提升的难度。

【发明内容】

[0004]针对上述存在的问题，本发明公开一种半导体结构，其中，应用于MOS器件的源漏区离子注入工艺中，所述半导体结构包括:
[0005]半导体衬底；
[0006]多晶硅层，设置于所述半导体衬底之上，且所述多晶硅层中形成有源漏区；
[0007]栅绝缘层，覆盖所述多晶硅层的上表面；
[0008]栅极线，设置于所述栅绝缘层之上；
[0009]其中，位于所述栅极线下方的栅绝缘层的厚度大于暴露的栅绝缘层的厚度。
[0010]上述的半导体结构，其中，所述源漏区离子注入工艺的能量为25?35KeV，离子注入的剂量为2e14?4e 141ns.cm 2。
[0011]上述的半导体结构，其中，采用硼离子进行所述源漏区离子注入工艺。
[0012]上述的半导体结构，其中，所述结构还包括:缓冲层，设置于所述半导体衬底和所述多晶硅层之间以将所述半导体衬底和所述多晶硅层予以隔离。
[0013]上述的半导体结构，其中，所述栅绝缘层包括栅氧化层和氮化硅层，且所述栅氧化层覆盖所述多晶硅层的上表面，所述氮化硅层位于所述栅极线的下方。
[0014]本发明还提供了一种半导体结构的制备方法，其中，所述方法包括:
[0015]提供一半导体衬底；
[0016]于所述半导体衬底上按照从下至上的顺序依次制备多晶硅层、栅绝缘层和金属层；
[0017]部分刻蚀所述金属层至所述栅绝缘层中，以形成栅极线；
[0018]进行源漏区离子注入工艺，以在位于暴露的栅绝缘层下方临近所述栅极线的位置处的所述多晶硅层中形成源漏区。
[0019]上述的半导体结构的制备方法，其中，所述源漏区离子注入工艺的能量为25_35KeV，离子注入的剂量为2e14?4e 141ns.cm 2 a
[0020]上述的半导体结构的制备方法，其中，采用硼离子进行所述源漏区离子注入工艺。
[0021]上述的半导体结构的制备方法，其中，所述方法还包括:
[0022]形成所述源漏区后进行活化工艺，以降低所述栅绝缘层与所述多晶硅层接触的界面上的漏电流。
[0023]上述的半导体结构的制备方法，其中，制备所述多晶硅层的步骤之前，所述方法还包括于所述半导体衬底上表面形成缓冲层的步骤。
[0024]上述的半导体结构的制备方法，其中，所述栅绝缘层包括栅氧化层和覆盖所述栅氧化层上表面的氮化硅层；
[0025]其中，部分刻蚀所述金属层至所述栅绝缘层中，以形成所述栅极线的步骤具体为:
[0026]部分刻蚀所述金属层至所述栅氧化层的上表面，以形成所述栅极线。
[0027]上述发明具有如下优点或者有益效果:
[0028]本发明通过在刻蚀形成栅极线的过程中刻蚀部分的栅绝缘层，从而降低了源漏区离子注入工艺中所需的离子的剂量，提高了离子注入的产能，且后续进行活化工艺时活化氢可更多的扩散至栅绝缘层与多晶硅层接触的界面，以减少栅绝缘层与多晶硅层接触的界面上在前续工艺中产生的漏电流，从而改善了后续制备的器件结构，进而提升了器件性能。
【附图说明】
[0029]通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、夕卜形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
[0030]图1是本发明实施例中半导体结构的结构示意图；
[0031]图2a_2g是本发明实施例中半导体结构的制备方法的流程示意图。
【具体实施方式】
[0032]下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
[0033]实施例一:
[0034]如图1所示，本实施例涉及一种半导体结构，可应用于MOS器件(例如PMOS器件)的源漏区离子注入工艺中，具体的，该半导体结构包括:半导体衬底200，设置于半导体衬底200之上的多晶硅层202，覆盖多晶硅层202上表面的栅绝缘层203，以及设置于栅绝缘层203之上的栅极线204 ;其中，位于栅极线204下方的栅绝缘层203的厚度大于暴露的栅绝缘层203的厚度。
[0035]在本发明的实施例中，上述多晶硅层202中设置有源漏区2021 (2022)，源漏区之间设置有沟道区2023，由于本发明中位于栅极线204下方的栅绝缘层203的厚度大于暴露的栅绝缘层203的厚度，因此在进行离子掺杂于多晶硅层202中形成源漏区2021 (2022)的过程中降低了离子掺杂所需的剂量和能量，提高离子注入(Array doping)设备的产能，同时在后续的活化工艺中，由于减小了部分栅绝缘层的阻挡，活化的氢可更多的扩散至多晶硅层202和栅极线204界面，从而可以降低漏电流及改善其它电性。
[0036]优选的，上述栅极线204的材质为金属Mo。
[0037]在本发明一个优选的实施例中，上述源漏区离子注入工艺的能量为25?35KeV(例如25KeV、30KeV、32KeV或者35KeV等)，离子注入的剂量为2e14?4e141ns.cm 2 (例如 2e141ns.cm 2、2.5e141ns.cm 2、3e141ns.cm 2或者 4e 141ns.cm 2等)o
[0038]在本发明一个优选的实施例中，采用硼离子进行上述源漏区离子注入工艺。
[0039]在本发明一个优选的实施例中，上述半导体结构还包括:设置于半导体衬底200和多晶硅层202之间以将半导体衬底200和多晶硅层202予以隔离的缓冲层201。
[0040]在本发明一个优选的实施例中，栅绝缘层203包括栅氧化层2032和氮化硅层2031，且栅氧化层2032覆盖多晶硅层202的上表面，氮化硅层2031位于栅极线204的下方，且氮化娃层2031的上表面完全被栅极线204覆盖，而栅氧化层2032的部分表面被暴露，优选的，栅氧化层2032的材质为氧化硅，在本发明的实施例中，氮化硅层2031的厚度大约为450埃，栅氧化层2032的厚度大约为700埃，即位于栅极线204下方的栅绝缘层203的厚度大约为1150埃(氮化硅层2031的厚度与栅氧化层2032的厚度之和)，而位于栅极线204两侧的暴露的栅绝缘层203 (即暴露的栅氧化层2032)的厚度大约为700埃，也即位于栅极线204下方的栅绝缘层203的厚度大于暴露的栅绝缘层203 (即栅氧化层2032)的厚度。
[0041]实施例二:
[0042]如图2a_2g所示，本实施例涉及一种半导体结构的制备方法，具体的，该方法包括:
[0043]步骤SI，提供一半导体衬底100，优选的，该半导体衬底100为娃衬底；形成如图2a所示的结构。
[004 4]步骤S2，于半导体衬底100上制备缓冲层101，于半导体衬底100上制备缓冲层101的具体步骤并非本发明改进的重点，在此便不予赘述；形成如图2b所示的结构。
[0045]步骤S3，继续按照从下至上的顺序于缓冲层101的上表面依次制备多晶硅层102、栅绝缘层103和金属层104，优选的，栅绝缘层103包括栅氧化层1032和覆盖栅氧化层1032上表面的氮化硅层1031，此外，于缓冲层101的上表面依次制备多晶硅层102、栅绝缘层103和金属层104的技术为本领域技术人员所熟知，在此便不予赘述；在本发明的实施例中，金属层104的材质为钼Mo，形成如图2c所示的结构。
[0046]步骤S4,于金属层104的上表面旋涂一层光刻胶105，形成如图2d所示的结构。
[0047]步骤S5，对光刻胶105进行曝光、显影后，形成具有栅极线图形的光刻胶，以该具有栅极线图形的光刻胶为掩膜，部分刻蚀金属层104至栅绝缘层103中，以形成栅极线，在本发明的实施例中，优选的，部分刻蚀金属层104至栅氧化层1032的上表面停止，以在后续进行离子掺杂形成源漏区的过程中降低离子掺杂所需的剂量和能量，提高离子注入(Arraydoping)设备的产能，同时在后续的活化工艺中，由于减小了氮化硅层的阻挡，活化的氢可更多的扩散至多晶硅层102和栅极线界面，从而可以降低漏电流及改善其它电性，形成如图2e所示的结构。
[0048]优选的，可采用4000?7000w的功率，利用SFjij蚀气体制备上述的栅极线。
[0049]步骤S6，继续进行源漏区离子注入工艺，以在位于暴露的栅绝缘层下方临近栅极线的位置处的多晶硅层102中形成源漏区1021 (1022)，进而源漏区之间形成沟道区1023，由于步骤S5中在刻蚀形成栅极线的过程中已将部分栅绝缘层103刻蚀掉(在本发明的实施例中，在刻蚀形成栅极线的同时部分氮化硅层1031被刻蚀掉)，因此此时进行源漏区离子注入工艺只需注入较小剂量的离子，从而有效提高了离子注入设备的产能，如图2f所示的结构；
[0050]优选的，采用硼离子进行源漏区离子注入工艺。
[0051]优选的，上述源漏区离子注入工艺的能量为25?35KeV(例如25KeV、30KeV、32KeV 或者 35KeV 等)，离子注入的剂量为 2e14?4e 141ns.cnT2(例如 2e141ns.cnT2、2.5e141ns.cm 2、3e141ns.cm 2或者 4e 141ns.cm 2等)。
[0052]在本发明一个优选的实施例中，上述方法还包括:
[0053]步骤S7，进行活化工艺，以降低栅绝缘层103与多晶硅层102接触的界面上的漏电流，如步骤S5中描述，由于减小了氮化硅层的阻挡，活化工艺中的活化氢可更多的扩散至多晶硅层102和栅极线界面，从而可以降低漏电流及改善其它电性，去除光刻胶105后，形成如图2g所示的结构。
[0054]优选的，采用400°C?600°C的温度，在快速热退火设备RTA中，对完成步骤S6后的器件结构进行10?20分钟的活化工艺。
[0055]不难发现，本实施例为与上述半导体结构的实施例相对应的方法实施例，本实施例可与上述半导体结构的实施例互相配合实施。上述半导体结构的实施例中提到的相关技术细节在本实施例中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在上述半导体结构的实施例中。
[0056]综上，本发明通过在刻蚀形成栅极线的过程中刻蚀部分的栅绝缘层，从而降低了源漏区离子注入工艺中所需的离子的剂量，有效提高了离子注入的产能，且后续进行活化工艺的活化氢可更多扩散至栅绝缘层与多晶硅层接触的界面，以减少栅绝缘层与多晶硅层接触的界面上的漏电流，从而改善了后续制备的器件结构的漏电流，进而提升了器件性能。
[0057]本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
[0058]以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种半导体结构，其特征在于，应用于MOS器件的源漏区离子注入工艺中，所述半导体结构包括: 半导体衬底； 多晶硅层，设置于所述半导体衬底之上，且所述多晶硅层中形成有源漏区； 栅绝缘层，覆盖所述多晶硅层的上表面； 栅极线，设置于所述栅绝缘层之上； 其中，位于所述栅极线下方的栅绝缘层的厚度大于暴露的栅绝缘层的厚度。2.如权利要求1所述的半导体结构，其特征在于，所述源漏区离子注入工艺的能量为25?35KeV，离子注入的剂量为2e14?4e 141ns.cm 2。3.如权利要求1所述的半导体结构，其特征在于， 采用硼离子进行所述源漏区离子注入工艺。4.如权利要求1所述的半导体结构，其特征在于，所述结构还包括: 缓冲层，设置于所述半导体衬底和所述多晶硅层之间以将所述半导体衬底和所述多晶硅层予以隔离。5.如权利要求1所述的半导体结构，其特征在于，所述栅绝缘层包括栅氧化层和氮化硅层，且所述栅氧化层覆盖所述多晶硅层的上表面，所述氮化硅层位于所述栅极线的下方。6.一种半导体结构的制备方法，其特征在于，所述方法包括: 提供一半导体衬底； 于所述半导体衬底上按照从下至上的顺序依次制备多晶硅层、栅绝缘层和金属层； 部分刻蚀所述金属层至所述栅绝缘层，以形成栅极线； 进行源漏区离子注入工艺，以在位于暴露的栅绝缘层下方临近所述栅极线的位置处的所述多晶硅层中形成源漏区。7.如权利要求6所述的半导体结构的制备方法，其特征在于，所述源漏区离子注入工艺的能量为25-35KeV，离子注入的剂量为2e14?4e 141ns.cm—2。8.如权利要求6所述的半导体结构的制备方法，其特征在于， 采用硼离子进行所述源漏区离子注入工艺。9.如权利要求6所述的半导体结构的制备方法，其特征在于，所述方法还包括: 形成所述源漏区后进行活化工艺，以降低所述栅绝缘层与所述多晶硅层接触的界面上的漏电流。10.如权利要求6所述的半导体结构的制备方法，其特征在于，制备所述多晶硅层的步骤之前，所述方法还包括于所述半导体衬底上表面形成缓冲层的步骤。11.如权利要求6所述的半导体结构的制备方法，其特征在于，所述栅绝缘层包括栅氧化层和覆盖所述栅氧化层上表面的氮化硅层； 其中，部分刻蚀所述金属层至所述栅绝缘层中，以形成所述栅极线的步骤具体为: 部分刻蚀所述金属层至所述栅氧化层的上表面，以形成所述栅极线。
【专利摘要】本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其制备方法；本发明通过在刻蚀形成栅极线的过程中刻蚀部分的栅绝缘层，从而降低了源漏区离子注入工艺中所需的离子的剂量，提高了离子注入的产能，且后续进行活化工艺时活化氢可更多的扩散至栅绝缘层与多晶硅层接触的界面，以减少栅绝缘层与多晶硅层接触的界面上的漏电流，从而改善了后续制备的器件结构，进而提升了器件性能。
【IPC分类】H01L29/78, H01L21/336, H01L21/28, H01L29/423
【公开号】CN104882482
【申请号】CN201510151431
【发明人】严晓龙, 郝志强, 林佳木
【申请人】上海和辉光电有限公司
【公开日】2015年9月2日
【申请日】2015年3月31日