半导体多层结构及半导体元件的制作方法

半导体多层结构及半导体元件的制作方法
【技术领域】
[0001] 本发明涉及半导体多层结构及半导体元件。
【背景技术】
[0002] 具有0 _Ga203单晶基板和通过外延生长形成于其上的氮化物半导体层的半导体 多层结构是已知的（参见例如JP-A-2013-251439)。
[0003] JP-A-2013-251439还公开了使用该半导体多层结构形成的半导体元件，如LED元 件。

【发明内容】

[0004] 在使用具有e -Ga203基单晶基板和通过外延生长形成于其上的氮化物半导体层 的半导体多层结构制造诸如发光元件和晶体管的半导体元件时，重要的是在0 _Ga203基单 晶基板上生长高质量的氮化物半导体层，以减小半导体装置中的漏电流并且提高产率和可 靠性。
[0005] 本发明的目的是提供一种包括e-Ga203基单晶基板和形成于其上的具有高晶体 质量的氮化物半导体层的半导体多层结构以及包括这种半导体多层结构的半导体元件。
[0006] 根据本发明的一个实施方式，提供下面[1]至[3]中给出的半导体多层结构。
[0007] [1]一种半导体多层结构，包括：
[0008] e -Ga203基单晶基板，其主面的位错密度不超过1 X 10 3/cm2;以及
[0009] 氮化物半导体层，其包括外延生长在所述0 _Ga203基单晶基板上的A1 xGayInzN(0 <x<l，0<y<l，0<z<l，x+y+z = 1)晶体。
[0010] [2]根据[1]的半导体多层结构，在所述0-Ga2O3基单晶基板和所述氮化物半导 体层之间还具有包括Al xGayInzN(0彡x彡1,0彡y彡1,0彡z彡1，x+y+z = 1)晶体的缓 冲层。
[0011] [3]根据[1]或[2]的半导体多层结构，其中所述氮化物半导体层包括GaN晶体。
[0012] 根据本发明的另一个实施方式，提供下面[4]中给出的半导体元件。
[0013] [4]一种半导体元件，包括根据[1]至[3]中的任一项的所述半导体多层结构。
[0014] 发明效果
[0015] 根据本发明的一个实施方式，可以提供一种包括0 _Ga203基单晶基板和形成于其 上的具有高晶体质量的氮化物半导体层的半导体多层结构以及包括该半导体多层结构的 半导体元件。
【附图说明】
[0016] 接下来，结合附图更详细地说明本发明，其中：
[0017] 图1是示出第一实施方式中的半导体多层结构的垂直剖面图；
[0018] 图2是示出第一实施方式中的EFG晶体制造设备的垂直剖面图；
[0019] 图3是示出第一实施方式中的e -Ga203基单晶32生长期间的状态的立体图；
[0020] 图4是示出生长要被切割为籽晶的0 _Ga203基单晶36的状态的立体图；
[0021] 图5A和图5B是示出包含大约1.3X103/cm2的位错的0-Ga 2O3单晶基板的表面状 态和在其主面上外延生长的GaN层的表面状态的光学显微镜观察图像；
[0022] 图6A和图6B是示出包含大约1. 7X 103/cm2的位错的0 -Ga203单晶基板的表面状 态和在其主面上外延生长的GaN层的表面状态的光学显微镜观察图像；
[0023] 图7A和图7B是示出包含不超过lX102/cm2的位错的0-Ga 2O3单晶基板的表面状 态和在其主面上外延生长的GaN层的表面状态的光学显微镜观察图像；
[0024] 图8是示出在0 _Ga203单晶基板的表面上的坑状缺陷密度与GaN层的表面上的丘 状缺陷密度之间关系的图；
[0025] 图9A和图9B是示出GaN层的表面上进行TEM观察的位置的光学显微镜观察图 像；
[0026] 图10是示出图9A和图9B中所示的区域中的具有GaN层的0 _Ga203单晶基板的 剖面的TEM观察图像；
[0027] 图11是示出第二实施方式中的LED元件的垂直剖面图；
[0028] 图12A、图12B和图12C是分别示出使用氮化物半导体层42的无丘状缺陷的区域 形成的LED元件、使用具有少量丘状缺陷的区域形成的LED元件以及使用具有很多丘状缺 陷的区域形成的LED元件的表面的光学显微镜图像；以及
[0029] 图13是示出LED元件中丘状缺陷密度与漏电流的大小之间关系的图。
【具体实施方式】
[0030] 第一实施方式
[0031] (半导体多层结构的构成）
[0032] 图1是示出第一实施方式中的半导体多层结构40的垂直剖面图。半导体多层结 构40具有0 _Ga203基单晶基板1和通过外延晶体生长形成在0 -Ga 203基单晶基板1的主 面4上的氮化物半导体层42。优选地，如图1中所示，在f3-Ga 203基单晶基板1和氮化物 半导体层42之间还设置缓冲层41，以减小-Ga20 3基单晶基板1和氮化物半导体层42之 间的晶格失配。
[0033] 0 _Ga203基单晶基板1由|3 -Ga 203基单晶形成。在此|3 -Ga 203基单晶是|3 -Ga 203 单晶或者掺杂有诸如Mg，Fe，Cu，Ag，Zn，Cd，Al，In, Si, Ge，Sn或Nb元素的0 -Ga203单晶。
[0034] 0 _Ga203基晶体具有属于单斜晶系的0 -gallia结构，并且不含杂质的0 _Ga203 晶体的典型晶格常数男
，a = y = 90°以及|3 =103. 8。。
[0035] 0_Ga2O3基单晶基板1的主面的取向不限于特定取向，例如是（-201)、（101)、 (310)、（3-10)或（100)。-Ga 203基单晶基板1的厚度例如是700 ym。
[0036] 并且无论主面4的面取向如何，0 _Ga203基单晶基板1的主面4的位错密度都不 超过lX103/ cm2,这意味着所包含的位错非常少。该位错密度是根据f3-Ga203基单晶基板1 的主面4的坑状缺陷密度获得的。本申请的发明人已经确认，0-Ga 2O3基单晶基板1的表 面4的位错密度与坑状缺陷密度基本相同。
[0037] 上述坑状缺陷密度是在0 _Ga203基单晶基板1的（-201)取向的主面4的中心取 得的光学显微镜观察图像上测得的。面取向不是（-201)而例如是（101)、（310)或（3-10) 的0 -Ga203基单晶基板1的主面4的位错密度与（-201)取向的主面4的位错密度也基本 相同。
[0038] 当0 _Ga203基单晶基板的表面存在位错时，位错部分通常优先被蚀刻，并且基板 表面被优先蚀刻的部分在抛光处理如CMP (Chemical Mechanical Polishing :化学机械抛 光）之后或者在用酸清洗之后呈现为坑状缺陷。另外，即使在上述处理中不出现坑状缺陷， 由于位错部分被用于在0 _Ga203基单晶基板上外延生长氮化物半导体层的还原气体如NH3 或N2蚀刻，也被考虑形成了坑状缺陷。
[0039] 如稍后所述，在0 _Ga203基单晶基板的表面上的坑状缺陷上生长的氮化物半导体 层的表面上形成丘状缺陷（具有大约lym高度的凸部）。由于使用丘状缺陷部分会引起问 题，如漏电，应该避免这种情况，所以具有丘状缺陷的氮化物半导体层只有小面积可用于制 造半导体元件，这导致产率降低。
[0040] 如稍后所述，0 _Ga203基单晶基板1的表面的坑状缺陷密度与氮化物半导体层42 的表面的丘状缺陷密度之间存在对应关系，并且需要使用具有较少坑状缺陷，即，具有较少 位错的0_Ga 2O3基单晶基板1来形成具有较少坑状缺陷的氮化物半导体层42。另外，对于 制造发光元件或半导体元件如晶体管来说，氮化物半导体层42上的丘状缺陷密度需要不 超过 1 X 103/cm2。
[0041] 缓冲层41由AlxGayIn zN(0彡x彡1,0彡y彡1,0彡z彡1，x+y+z = 1)晶体形成。 缓冲层41可以以岛图案或者以膜的形式形成在0 _Ga203基单晶基板1上。缓冲层41可以 包含导电杂质，如Si。
[0042] 另外，在AlxGayIn zN晶体当中，A1N晶体（x = l，y = z = 0)特别适合于形成缓冲 层41。当缓冲层41由A1N晶体形成时，0 -Ga203基单晶基板1和氮化物半导体层42之间 的附着力进一步增加。缓冲层41的厚度例如 为1至5nm。
[0043] 缓冲层41例如通过以大约370至500°C的生长温度外延生长Al xGayInzN(0彡x彡1 ，0彡y彡1,0彡z彡1，x+y+z = 1)晶体而形成在|3 _Ga203基单晶基板1的主面4上。
[0044] 氮化物半导体层42由AlxGayIn zN(0彡x彡1,0彡y彡1,0彡z彡1，x+y+z = 1) 晶体形成，特别优选地由容易获得高质量晶体的GaN晶体（y = 1，x = z = 0)形成。氮化 物半导体层42的厚度例如为5 ym。氮化物半导体层42可以包含导电杂质，如Si。
[0045] 氮化物半导体层42例如通过以大约1000°C的生长温度外延生长AlxGa yInzN(0彡x 彡l，(Xy彡l，(Xz彡1，x+y+z = 1)晶体而隔着缓冲层41形成在|3 _Ga203基单晶基板1的 主面4上。
[0046](制造0_Ga2O3基单晶基板的方法）
[0047] 下面是制造具有低位错密度的0 _Ga203基单晶基板1的方法的例子。
[0048] 图2是示出第一实施方式中的EFG(Edge Defined Film Fed Growth :定边膜喂法） 晶体制造设备10的垂直剖面图。
[0049] EFG晶体制造设备10具有位于石英管18中且包含Ga203基熔液30的坩埚11、位 于坩埚11中并且具有狭缝12a的模具12、覆盖坩埚11的开口使得包括开口 12b的模具12 的顶表面露出的盖13、用于保持籽晶31的籽晶保持器14、可升降地支撑籽晶保持器14的 轴15、用于放置坩埚11的支座16、沿着石英管18的内壁设置的隔热体17、设置在石英管 18周围的用于高频感应加热的高频线圈19、用于支撑石英管18和隔热体17的基部22以 及装配于基部22的腿部23。
[0050] EFG晶体制造设备10还包括后加热器20和反射板21。后加热器20由Ir等形成， 并且设置为围绕坩埚11上方的生长0 _Ga203基单晶32的区域。反射板21由Ir等形成， 并且盖状地设置在后加热器20上。
[0051] 坩埚11包含通过熔化Ga203基原料获得的Ga 203基熔液30。坩埚11由能够容纳 Ga203基熔液30的高耐热材料如Ir形成。
[0052] 模具12具有狭缝12a，以通过毛细作用引出坩埚11中的Ga20 3基熔液30。模具12 与坩埚11同样由高耐热材料如Ir形成。
[0053] 盖13防止高温Ga203基熔液30从坩埚11蒸发，并且还防止蒸发的物质粘附到位 于坩埚11外部的部件。
[0054] 高频线圈19螺旋形地围绕石英管18设置，并且通过从未示出的电源提供的高频 电流感应加热坩埚11和后加热器20。这导致坩埚中的Ga 203基原料熔化并且由此获得Ga203 基熔液30。
[0055] 隔热体17以预定的间隙设置在坩埚11周围。隔热体17具有保温性，因此能够抑 制被感应加热的坩埚11等的快速温度变化。
[0056] 后加热器20通过感应加热产生热，并且反射板21向下反射从后加热器20和坩埚 11辐射的热。本发明人确认后加热器20能够减小热区内的径向（水平方向）温度梯度，并 且反射板21能够减小热区内晶体生长方向上的温度梯度。
[0057] 通过将后加热器20和反射板21设置于EFG晶体制造设备10,可以减小0 _Ga203 基单晶32的位错密度。这使得能够从-Ga203基单晶32获得具有低位错密度的-Ga203 基单晶基板1。
[0058] 图3是示出第一实施方式中的0 _Ga203基单晶32生长期间的状态的立体图。图 3中省略了0 _Ga203基单晶32周围部件的图示。
[0059] 为了生长0_Ga2O3基单晶32,首先将坩埚11中的Ga 203基熔液30通过模具12的狭 缝12a引出到模具12的开口 12b，然后使籽晶31与存在于模具12的开口 12b中的Ga203基 熔液30接触。接下来，将与Ga20 3基熔液30接触的籽晶31垂直向上拉起，由此生长-Ga203 基单晶32。
[0060] 籽晶31是没有或者几乎没有孪晶面的e -Ga203基单晶。籽晶31具有与要生长的 0-Ga2O 3基单晶32基本相同的宽度和厚度。因此，可以生长f3-Ga 203基单晶32而不加宽 其宽度方向W和厚度方向T上的肩部。
[0061] 由于0_Ga2O3基单晶32的生长不涉及在宽度方向W上加宽肩部的过程，所以 0 -Ga203基单晶32的孪晶化被抑制。并且不像在宽度方向W上肩部加宽那样，在厚度方向 T上加宽肩部时不太可能形成孪晶，因此0 _Ga203基单晶32的生长可包括在厚度方向T上 加宽肩部的过程。然而，在不进行在厚度方向T上加宽肩部的过程的情况下，基本上整个 0 -Ga203基单晶32都成为能够切割成基板的板状区域，这使得基板制造成本降低。因此， 优选地不进行在厚度方向T上加宽肩部的过程，而是使用厚的籽晶31以确保如图3中所示 的0 -Ga203基单晶32的足够厚度。
[0062] 籽晶31的面向水平方向的表面33的取向与0 _Ga203基单晶32的主面34的取向 一致。因此，为了从0 _Ga203基单晶32获得具有例如（-201)取向的主面4的0 -Ga 203基 单晶基板1，在籽晶31的表面33取向于（-201)的状态下生长0 -Ga203基单晶32。
[0063] 接下来，描述使用四棱柱形状的窄宽度籽晶形成宽度与0 _Ga203基单晶32的宽度 相等的宽籽晶31的方法。
[0064] 图4是示出生长要被切割为籽晶31的0 _Ga203基单晶36的状态立体图。
[0065] 籽晶31是从0 _Ga203基单晶36的没有或者几乎没有孪晶面的区域切割出的。因 此，-Ga 203基单晶36的宽度（宽度方向W上的尺寸）大于籽晶31的宽度。
[0066] 并且0 _Ga203基单晶36的厚度（厚度方向T上的尺寸）可以小于籽晶31的厚 度。在此情况下，不直接从0 _Ga2O3基单晶36切割出轩晶31，而是首先从由|3-Ga 203基单 晶36切割出的籽晶生长-Ga203基单晶，同时在厚度方向T上加宽肩部，然后将其切割成 籽晶31。
[0067] 为了生长0 _Ga203基单晶36,可以使用具有与用于生长0 _Ga203基单晶32的EFG 晶体制造设备10基本相同结构的EFG晶体制造设备100。然而，因为-Ga 203基单晶36的 宽度或者宽度和厚度与0 -Ga203基单晶32的宽度或者宽度和厚度不同，所以EFG晶体制造 设备100的模具112的宽度或者宽度和厚度与EFG晶体制造设备10的模具12的宽度或者 宽度和厚度不同。模具112的开口 112b的尺寸可以与模具12的开口 12b的尺寸相同。
[0068] 籽晶35是宽度比要生长的0 _Ga203基单晶36的宽度小的四棱柱状的0 _Ga203基 单晶。
[0069] 为了生长0 _Ga203基单晶36,首先，将坩埚11中的Ga 203基熔液30通过模具112 的狭缝引出到模具112的开口 112b，然后在籽晶35的水平方向上的位置在宽度方向W上 偏离模具112的宽度方向W上的中心的状态下，使籽晶35接触存在于模具112的开口 112b 中的Ga203基熔液30。在这一点上，更优选地，在籽晶35的水平方向上的位置处于模具112 的宽度方向W上的边缘的状态下，使籽晶35接触覆盖模具112的顶表面的Ga 203基熔液30。
[0070] 接下来，将与Ga203基熔液30接触的籽晶35垂直向上拉起，由此生长e-Ga 203基 单晶36。
[0071] 该0 _Ga203基单晶在（100)面具有高可裂解性，并且在晶体生长期间在肩部加宽 过程中可能形成以（100)面为孪晶面（对称面）的孪晶。因此，优选地，在（100)面平行于 0 -Ga203基单晶32的生长方向的方向上，例如在b轴方向或c轴方向上生长0 -Ga 203基单 晶32,从而使从-Ga203基单晶32切割出的没有孪晶的晶体的尺寸最大化。
[0072] 特别优选地，在b轴方向上生长0 _Ga203基单晶32,因为0 _Ga 203基单晶易于在 b轴方向上生长。
[0073] 并且在宽度方向上加宽肩部的过程期间生长的0_Ga2O3基单晶被孪晶化的情况 下，孪晶面可能形成在靠近籽晶的区域，并且不太可能形成在远离籽晶的位置。
[0074] 第一实施方式中的生长0 _Ga203基单晶36的方法利用0 -Ga 203基单晶的这种孪 晶化属性。在第一实施方式中，由于0_Ga2O 3基单晶36是在籽晶35的水平方向上的位置 在宽度方向W上偏离模具112的宽度方向W上的中心的状态下生长的，所以与在籽晶35的 水平方向上的位置处于模具112的宽度方向W的中心的状态下生长0 -Ga203基单晶36的 情况相比，在0_Ga2O3基单晶36中远离籽晶35的区域较大。在这种区域不太可能形成孪 晶面，因此可以切割出宽的籽晶31。
[0075] 为了使用籽晶35生长0 _Ga203基单晶36并且为了将0 -Ga 203基单晶36切割为 籽晶，可以使用JP-B-2013-102599号中公开的技术。
[0076] 接下来，描述将所生长的0 _Ga203基单晶32切割为0 _Ga203基单晶基板1的示例 性方法。
[0077] 首先，生长出具有例如18mm厚度的0_Ga2O3基单晶32,然后将其退火，缓解单晶 生长期间的热应力，并且改善电特性。例如在诸如氮气的惰性气氛下并且在1400至1600°C 的温度保持6至10小时进行退火。
[0078] 接下来，通过利用金刚石刀片切割将籽晶31和0 _Ga203基单晶32分开。首先，在 中间利用热恪赌将0-Ga 2O3基单晶32固定于碳台。将固定于碳台的|3-Ga 203基单晶32置 于切割机上，并且将其切割来分开。刀片的粒度优选为大约#200至#600 (由JIS B 4131 定义），并且切割速率优选为每分钟大约6至10_。切割之后，通过加热使-Ga203基单晶 32脱离碳台。
[0079] 接下来，利用超声加工装置或者电火花线切割机将f3_Ga203基单晶32的边缘成形 为圆形。可以在圆形的0_Ga2O3基单晶32的边缘形成取向平面。
[0080] 接下来，利用多线锯将圆形的e -Ga203基单晶32切成大约1mm厚的片，从而获得 0-Ga2O 3基单晶基板1。在该过程中，可以以期望的偏置角切片。优选使用固结磨料线锯。 切片速率优选为每分钟大约0. 125至0. 3mm。
[0081] 接下来，将0 _Ga203基单晶基板1退火，以减小加工应力并且改善电特性以及渗透 性。在温度升高期间在氧气氛下并且在温度升高之后保持温度时在诸如氮气氛的惰性气氛 下进行退火。在此保持的温度优选为1400至1600°C。
[0082] 接下来，以期望的角度将0 _Ga203基单晶基板1的边缘去角（倒角处理）。
[0083] 接下来，利用金刚石磨料研磨轮将0 _Ga203基单晶基板1研磨到期望的厚度。该 研磨轮的粒度优选为大约#800至#1000 (由JIS B4131定义）。
[0084] 接下来，使用转台和金刚石浆将该f3-Ga203基单晶基板抛光到期望的厚度。优选 使用由金属基或玻璃基材料形成的转台。金刚石浆的颗粒尺寸优选为大约〇. 5 y m。
[0085] 接下来，使用抛光布和CMP(化学机械抛光）浆抛光0 _Ga203基单晶基板1，直到 获得原子级的平坦度。由尼龙、丝纤维或尿烷等形成的抛光布是优选的。优选使用硅胶浆。 CMP处理后的-Ga203基单晶基板1的主面具有大约Ra= 0. 05至0. lnm的平均粗糙度。
[0086](半导体多层结构的评价）
[0087] 第一实施方式中的半导体多层结构40的特征之一是0 _Ga203基单晶基板1的主 面4的位错密度低。下面是0 _Ga203基单晶基板1的主面4的位错密度对通过外延晶体生 长形成在主面4上的氮化物半导体层42的表面状态的影响的评价结果。
[0088] 图5A、图5B、图6A和图6B是示出在包含相对多的位错的0 _Ga203单晶基板的表 面状态和在其主面上外延生长的GaN层的表面状态的光学显微镜观察图像。图5A中所示 的0-Ga 2O3单晶基板的位错密度和图6A中所示的0-Ga2O3单晶基板的位错密度分别为大 约 1. 3X 103/cm2和大约 1. 7X 10 3/cm2。
[0089] 并且图7A和图7B是示出在包含相对少的位错的0 _Ga203单晶基板的表面状态和 在其主面上外延生长的GaN层的表面状态的光学显微镜观察图像。图7A中所示的f3-Ga20 3 单晶基板的位错密度不超过lX102/cm2。
[0090] 0 -Ga203单晶基板被用作0 -Ga 203基单晶基板1的例子，GaN层被用作氮化物半 导体层42的例子。
[0091] 图5A、图6A和图7A示出各0_Ga2O 3单晶基板的表面状态，图中的箭头指向 0-Ga2O3单晶基板的表面上的主要坑状缺陷的位置。并且图5B、图6B和图7B示出各GaN 层的表面状态，图中的箭头指向GaN层的表面上主要丘状缺陷的位置。
[0092] 图5A、图5B、图6A和图6B示出在GaN层的表面上与0-Ga 2O3单晶基板的表面上的 坑状缺陷相对应的位置形成丘状缺陷。并且图7A和图7B示出在GaN层的表面上与-Ga 203 单晶基板的表面的无坑状缺陷区域相对应的区域中未形成丘状缺陷。
[0093] 图8是示出在0 _Ga203单晶基板的表面上的坑状缺陷密度与GaN层的表面上的丘 状缺陷密度之间关系的图。在图8中，横轴表示在0-Ga 2O3单晶基板的表面的中心测得的 坑状缺陷密度（/cm2)，纵轴表示在GaN层的表面的中心测得的丘状缺陷密度（/cm 2)。
[0094] 图8示出GaN层的表面的丘状缺陷密度基本等于0 _Ga203单晶基板的表面的坑状 缺陷密度。
[0095] 图8还示出获得适合于制造发光元件或者诸如晶体管的半导体元件的丘状缺陷 密度不超过1 X 103/cm2的氮化物半导体层42。这是因为在第一实施方式中通过上述制造 方法获得的0_Ga 2O3基单晶基板1具有低位错密度。图8中所示的0-Ga2O3单晶基板的表 面的最小坑状缺陷密度是92. 6 (/cm2)。
[0096] 接下来，使用TEM (透射电子显微镜）观察具有GaN层的0 _Ga203单晶基板的剖 面，以评价0 _Ga203单晶基板的表面的坑状缺陷和GaN层中的位错。
[0097] 图9A和图9B是示出GaN层的表面上进行TEM观察的位置的光学显微镜观察图像。 图9B是图9A中的虚线所表示的部分的放大图。
[0098] 图9A和图9B中所示的圆形凸部是GaN层的表面的丘状缺陷。包括该丘状缺陷的 中心的区域（图9B中被矩形包围的区域）被切下，并且用TEM观察其剖面。
[0099] 图10是示出图9A和图9B中所示的区域中的具有GaN层的0 _Ga203单晶基板的 剖面的TEM观察图像。
[0100] 图10中的箭头指向e-Ga203单晶基板的表面上凹部（坑状缺陷）的位置。
[0101] 图10示出在该丘状缺陷的中心正下方的0 _Ga203单晶基板的表面存在坑状缺陷， 并且密集的位错在该坑状缺陷正上方的GaN层中延伸。位错形成在0-Ga 2O3单晶基板与 GaN层之间的界面处，并且在GaN层生长时向上延伸。该GaN层中的所有黑色部分都是位 错部分。并且如图10中所示，在坑状缺陷正上方的区域中比在其周围的区域中形成更多位 错。因此，在坑状缺陷正上方的区域中的GaN层的晶体质量特别差。
[0102] 第二实施方式
[0103](半导体元件的构成）
[0104] 第二实施方式是包括第一实施方式中的半导体多层结构40的半导体元件的实施 方式。下面描述LED元件作为这种半导体元件的例子。
[0105]图11是示出第二实施方式中的LED元件50的垂直剖面图。LED元件50具有 0 -Ga203基单晶基板51、-Ga 203基单晶基板51上的缓冲层52、缓冲层52上的n型覆层 53、n型覆层53上的发光层54、发光层54上的p型覆层55、p型覆层55上的接触层56、接 触层56上的p侧电极57以及-Ga203基单晶基板51的与缓冲层52相反的一侧的面上的 n侧电极58。
[0106] 然后，用绝缘膜59覆盖由缓冲层52、n型覆层53、发光层54、p型覆层55和接触 层56组成的叠层的侧表面。
[0107] 在此，0 _Ga203基单晶基板51、缓冲层52和n型覆层53是通过分别地分割或图案 化构成第一实施方式中的半导体多层结构40的0 -Ga203基单晶基板1、缓冲层41和氮化 物半导体层42形成的。-Ga203基单晶基板51、缓冲层52和n型覆层53的厚度例如分别 为 400 y m、5nm 和 5 y m〇
[01 08] 导电杂质的添加使0_Ga2O3基单晶基板51具有导电性，因此能够使用0_Ga 2O3 基单晶基板51形成在厚度方向上导电的LED元件50这样的垂直型半导体装置。另外， 0 -Ga203基单晶基板51对于宽范围波长的光是透明的。因此，在LED元件50这样的发光 装置中，能够在0 -Ga203基单晶基板51侧发出光。
[0109] 由半导体多层结构40的氮化物半导体层42形成的n型覆层53包含较少的丘状 缺陷。因此，通过外延生长形成在这种n型覆层53上的发光层54、p型覆层55和接触层56 也包含较少的缺陷。因此，LED元件50在漏电流特征、可靠性和驱动性能等方面是优良的。 [0110]发光层54例如由三层多量子阱结构及其上的10nm厚的GaN晶体膜构成。每个多 量子阱结构由8nm厚的GaN晶体膜和2nm厚的InGaN晶体膜构成。例如通过以750°C的生 长温度在n型覆层53上外延生长各晶体膜来形成发光层54。
[0111] P型覆层55例如是包含5. OX 1019/cm3浓度的Mg的150nm厚的GaN晶体膜。例如 通过以1000°C的生长温度在发光层54上外延生长含Mg的GaN晶体来形成p型覆层55。
[0112] 接触层56例如是包含1. 5X 102°/cm3浓度的Mg的10nm厚的GaN晶体膜。例如通 过以1000°C的生长温度在P型覆层55上外延生长含Mg的GaN晶体来形成接触层56。
[0113] 为了形成缓冲层52、n型覆层53、发光层54、p型覆层55和接触层56,可以使用作 为Ga原料的TMG(三甲基镓）气体、作为In原料的TMI (三甲基铟）气体、作为Si原料的 (C2H5)2SiH2(二乙基硅烷）气体、作为Mg原料的Cp2Mg(二（戊基）镁）气体和作为N原料 的NH 3(氨）气体。
[0114] 绝缘膜59由诸如SiOjA绝缘材料形成，并且例如通过溅射形成。
[0115] p侧电极57和n侧电极58是分别与接触层56和-Ga20 3基单晶基板51进行欧 姆接触的电极，并且是例如使用气相沉积设备形成的。
[0116] 缓冲层52、n型覆层53、发光层54、p型覆层55、接触层56、p侧电极57和n侧电 极58形成在晶片形式的f3-Ga 203基单晶基板51(f3-Ga203基单晶基板1)上，然后通过划片 法将0 _Ga203基单晶基板51切割成例如300 y m正方形尺寸的芯片，从而获得LED元件50。
[0117] LED元件50例如是配置为在-Ga203基单晶基板51侧发出光的LED芯片，并且 使用Ag胶安装在CAN型芯柱上。
[0118] 尽管作为包括第一实施方式的半导体多层结构40的半导体元件的例子描述了作 为发光元件的LED元件50,但是该半导体元件不局限于此，可以是其他发光元件，如激光二 极管，或者其他元件，如晶体管。即使使用半导体多层结构40形成另一种元件时，也可以获 得高质量的元件，因为通过外延生长形成在半导体多层结构40上的层与LED元件50同样 具有较少的缺陷。
[0119] 图12A、图12B和图12C是分别示出使用氮化物半导体层42的无丘状缺陷区域形 成的LED元件50 (下文称为LED元件50a)、使用有少量丘状缺陷的区域形成的LED元件 50 (下文称为LED元件50b)和使用有许多丘状缺陷的区域形成的LED元件50 (下文称为 LED元件50c)的表面的光学显微镜观察图像。
[0120] 图中的箭头指向LED元件50b和50c的表面（p侧电极57的表面）上主要丘状缺 陷的位置。LED元件50a、50b和50c具有ImmX1mm的正方形平面形状。LED元件50b和 50c的丘状缺陷密度分别为1. 2X103/cm2和2. 0X103/cm2。在观察和下述漏电流测量时， LED元件50a、50b和50c的0-Ga203基单晶基板51还未被分割为芯片尺寸。
[0121] 在 LED 元件 50a、50b 和 50c 中，0 -Ga203基单晶基板 51 是 400 ym 厚的 0 -Ga203 单晶基板，缓冲层52是5nm厚的A1N晶体层，n型覆层53是5 y m厚的GaN晶体层，发光层 54具有由8nm厚的GaN晶体膜和2nm厚的InGaN晶体膜构成的多量子阱结构，p型覆层55 是150nm厚的GaN晶体层，接触层56是10nm厚的GaN晶体层，p侧电极57具有通过层叠 500nm厚的Ag膜、1 y m厚的Pt膜和3 y m厚的AuSn膜形成的结构，n侧电极58具有通过 层叠50nm厚的Ti膜和1 y m厚的Au膜形成的结构。
[0122] 在p侧电极57和n侧电极58之间施加2.0V的正向电压时的电流值（漏电流的 大小）对于LED元件50a是3. 1 y A，对于LED元件50b是126 y A，对于LED元件50c是不 低于1000 y A(等于或大于测量装置的测量极限）。另外，当检测LED元件50a、50b和50c 的发光状态时，LED元件50a和50b发光，而LED元件50c不发光。
[0123] 图13是示出与LED元件50a、50b和50c具有相同结构的LED元件50中丘状缺 陷密度与漏电流的大小之间关系的图。在图13中，横轴表示LED元件50中的丘状缺陷密 度（/cm 2)，纵轴表不在p侧电极57和n侧电极58之间施加2. 0V正向电压时漏电流的大小 (yA)。图中的虚线表示测量装置的测量漏电流的极限值。
[0124] 图13示出当LED元件50中的丘状缺陷密度超过IX 103/cm2时漏电流急剧增加。 LED元件50中的丘状缺陷密度基本等于f3-Ga 203基单晶基板51的位错密度。因此，当 0 -Ga203基单晶基板51的位错密度不超过1 X 10 3/cm2时获得性能和可靠性都优良的LED元 件50。
[0125] (实施方式的效果）
[0126] 在第一实施方式中，通过对使用第一实施方式中描述的生长方法生长的具有较 少位错的高质量0_Ga 2O3基单晶进行处理，可以获得具有低位错密度和优良晶体质量的 0-Ga2O 3基单晶基板。另外，通过在这种具有低位错密度的0-Ga2O3基单晶基板上外延生 长氮化物半导体晶体，可以形成具有低丘状缺陷和优良晶体质量的氮化物半导体层，并可 由此获得高质量的半导体多层结构。
[0127] 在第二实施方式中，在第一实施方式中获得的高质量半导体多层结构的使用使得 可以在其上外延生长高质量的晶体膜，因此可以获得具有高晶体质量的高性能半导体元 件。
[0128] 应当指出，本发明不意图局限于上述实施方式，并且在不偏离本发明的要点的情 况下可以进行各种修改。
[0129] 另外，根据权利要求的发明不局限于实施方式。此外，应当指出，上述实施方式中 描述的特征的全部组合不是解决本发明的问题所必须的。
【主权项】
1. 一种半导体多层结构，包括： 0 -Ga2O3基单晶基板，其主面的位错密度不超过I X 10 3/cm2;以及 氮化物半导体层，其包括外延生长在所述0 -Ga2O3基单晶基板上的Al xGayInzN (0 < X < 1，0 < y < 1，0 < z < 1，x+y+z = 1)晶体。2. 根据权利要求1所述的半导体多层结构，在所述0 -Ga2O3基单晶基板和所述氮化物 半导体层之间还具有包括AlxGa yInzN(0彡X彡1,0彡y彡1,0彡z彡l，x+y+z = 1)晶体 的缓冲层。3. 根据权利要求1或2所述的半导体多层结构，其中所述氮化物半导体层包括GaN晶 体。4. 一种半导体元件，包括： 根据权利要求1或2所述的半导体多层结构。5. -种半导体元件，包括： 根据权利要求3所述的半导体多层结构。
【专利摘要】一种半导体多层结构包括：β-Ga2O3基单晶基板，其主面的位错密度不超过1×103/cm2；以及氮化物半导体层，其包括外延生长在所述β-Ga2O3基单晶基板上的AlxGayInzN(0≤x≤1，0≤y≤1，0≤z≤1，x+y+z＝1)晶体。
【IPC分类】H01L33/32, H01L33/12, H01L33/02
【公开号】CN104882519
【申请号】CN201510089789
【发明人】佐藤慎九郎
【申请人】株式会社田村制作所, 株式会社光波
【公开日】2015年9月2日
【申请日】2015年2月27日
【公告号】US20150249189