提升电容电路以及电荷泵的制作方法

提升电容电路以及电荷泵的制作方法
【技术领域】
[0001 ] 本发明涉及电路设计技术领域，特别是涉及一种提升电容电路以及电荷泵。
【背景技术】
[0002] 在集成电路系统中，往往有很多用于特定操作的电路需要使用高于电源电压的直 流电压。比如在闪速存储器中，必须产生一个较高的电压来用于数据编程和擦除。闪速存 储器包含有若干存储单元阵列，通常，每个存储单元为一个场效应晶体管（FET)，所述场效 应晶体管包括一个位于隧道氧化层表面的浮置栅，浮置栅可积累电荷，所述电荷对应一位 数据信息。存储器数据的编程和擦除是通过控制浮置栅中电荷的注入和释放来进行的。存 储器数据的编程需要通过热电子注入的方式将沟道中的电荷通过隧道氧化层注入到浮置 栅中，热电子注入需要较高的能量才能将电荷穿过栅氧化层；存储器数据的擦除利用隧道 效应将浮置栅的电荷通过隧道氧化层拉回沟道，隧道效应需要更高的能量才能将电荷拉回 沟道。用于存储器数据编程通常比电源电压要高的多。在现有的闪速存储器中，数据编程 (program)所需的编程电压为7V~8V，而电源电压为1. 5V。为此，在现有的闪速存储器电 路中，需要采用电荷泵，将1. 5V的电源电压升压到7V~8V的数据编程所需的电压。
[0003] 在现有技术中，所述电荷泵由多级相串联的提升（boost)电容，所述电荷泵利用 提升电容积累电荷，以便将输入电压升压至较高的输出电压。然而，现有的电荷泵中提升电 容的电压幅度为工作电压VDD，电位面积电容的提升电荷为C*VDD，其中C为单位面积电容 值，面积效率（单位面积电容所提供的电荷量）为CXVDD，电荷泵的单位面积的电荷不高， 即面积效率不高。

【发明内容】

[0004] 本发明的目的在于，提供一种高面积效率的提升电容电路以及电荷泵。
[0005] 为解决上述技术问题，本发明提供一种提升电容电路，包括第一NM0S晶体管和倍 压电路，所述第一NM0S晶体管的栅极用于提供提升电压，所述倍压电路包括：
[0006] 第一PM0S晶体管，所述第一PM0S晶体管的漏极接一工作电压，所述第一PM0S晶 体管的源极接一第一节点，所述第一PM0S晶体管的栅极接一第二节点；
[0007] 驱动反相器，所述驱动反相器的输入端接收一第一信号；
[0008] 第二PM0S晶体管，所述第二PM0S晶体管的栅极接所述驱动反相器的输出端，所述 第二PM0S晶体管的源极和漏极相连后，连接所述第一节点；
[0009] 第三PM0S晶体管，所述第三PM0S晶体管的栅极接收所述第一信号，所述第三PM0S 晶体管的源极连接所述第一节点，所述第三PM0S晶体管的漏极连接所述第二节点；
[0010] 第二NM0S晶体管，所述第二NM0S晶体管的栅极接收所述第一信号，所述第二NM0S 晶体管的源极接低电压，所述第二NM0S晶体管的漏极连接所述第二节点；
[0011] 其中，所述第一NM0S晶体管的源极和漏极相连，所述第二节点向所述第一NM0S晶 体管的源极和漏极提供一第二信号。
[0012] 进一步的，在所述提升电容电路中，所述第一信号的有效电压为所述工作电压。
[0013] 进一步的，在所述提升电容电路中，当所述第一信号的有效时，所述第二信号无 效；当所述第一信号的无效时，所述第二信号有效，所述第二信号的有效电压为两倍的所述 工作电压。
[0014] 进一步的，在所述提升电容电路中，所述第一NMOS晶体管为厚栅氧NMOS晶体管。
[0015] 进一步的，在所述提升电容电路中，所述第一NMOS晶体管的栅极氧化层厚度为 60A~200A。
[0016] 进一步的，在所述提升电容电路中，所述第一PM0S晶体管和第二PM0S晶体管均为 薄栅氧PM0S晶体管。
[0017] 进一步的，在所述提升电容电路中，所述第一PM0S晶体管和第二PM0S晶体管的栅 极氧化层厚度均小于40人。
[0018] 进一步的，在所述提升电容电路中，所述第三PM0S晶体管为厚栅氧PM0S晶体管， 所述第二NMOS晶体管为厚栅氧NMOS晶体管。
[0019] 进一步的，在所述提升电容电路中，所述第三PM0S晶体管和第二NMOS晶体管的栅 极氧化层厚度均为60A~200A。
[0020] 根据本发明的另一面，本发明还提供一种电荷泵，包括n级如上任意一项所述的 提升电容电路，n级所述提升电容电路中第一NM0S晶体管的栅极依次连接，n为正整数，且 n > 2〇
[0021] 与现有技术相比，本发明提供的提升电容电路以及电荷泵具有以下优点：
[0022] 在本发明提供的提升电容电路以及电荷泵中，通过所述倍压电路，提升所述第二 节点的电压，从而使得所述第一NMOS晶体管栅极提供的提升电压的电压幅度提高，以提高 面积效率。
【附图说明】
[0023] 图1为本发明一实施例中提升电容电路的示意图；
[0024] 图2为本发明一实施例中电荷泵的示意图；
[0025] 图3为本发明一实施例中第一信号和第二信号的电压变化示意图。
【具体实施方式】
[0026] 下面将结合示意图对本发明的提升电容电路以及电荷泵进行更详细的描述，其中 表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍 然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道， 而并不作为对本发明的限制。
[0027] 为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能 和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开 发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的 限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费 时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0028] 在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要 求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非 精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0029] 本发明的核心思想在于，提供一种提升电容电路，包括第一NMOS晶体管和倍压电 路，所述第一NMOS晶体管的栅极用于提供提升电压，所述倍压电路包括：第一PMOS晶体管， 所述第一PMOS晶体管的漏极接一工作电压，所述第一PMOS晶体管的源极接一第一节点， 所述第一PMOS晶体管的栅极接一第二节点；驱动反相器，所述驱动反相器的输入端接收一 第一信号；第二PMOS晶体管，所述第二PMOS晶体管的栅极接所述驱动反相器的输出端，所 述第二PMOS晶体管的源极和漏极相连后，连接所述第一节点；第三PMOS晶体管，所述第三 PMOS晶体管的栅极接收所述第一信号，所述第三PMOS晶体管的源极连接所述第一节点，所 述第三PMOS晶体管的漏极连接所述第二节点；第二NMOS晶体管，所述第二NMOS晶体管的 栅极接收所述第一信号，所述第二NMOS晶体管的源极接低电压，所述第二NMOS晶体管的漏 极连接所述第二节点；其中，所述第一NMOS晶体管的源极和漏极相连，所述第二节点向所 述第一NMOS晶体管的源极和漏极提供一第二信号。在所述提升电容电路中，通过所述倍压 电路，提升所述第二节点的电压，从而使得所述第一NMOS晶体管栅极提供的提升电压的电 压幅度提尚，以提尚面积效率。
[0030] 以下请参考图1-图3来具体说明本实施例的提升电容电路以及电荷泵，其中，图 1为本发明一实施例中提升电容电路的示意图；图2为本发明一实施例中电荷泵的示意图； 图3为本发明一实施例中第一信号和第二信号的电压变化示意图。
[0031] 如图1所示，提升电容电路11包括第一NMOS晶体管N1和倍压电路111，所述第 一NMOS晶体管N1的栅极用于提供提升电压，在本实施例中，所述第一NMOS晶体管N1为厚 栅氧NMOS晶体管，厚栅氧的所述第一NMOS晶体管N1为低阈值的NMOS晶体管，一般的厚 栅氧指栅极氧化层的厚度大于300A,较佳的，所述第一NMOS晶体管的栅极氧化层厚度为 60A~200A，例如 12〇A、180A等等。
[0032] 所述倍压电路111包括：第一PMOS晶体管P1、驱动反相器112、第二PMOS晶体管P2、第三PMOS晶体管P3、第二NMOS晶体管N4。所述第一PMOS晶体管P1的漏极接一工作电 压VDD，所述第一PMOS晶体管P1的源极接一第一节点a，所述第一PMOS晶体管P1的栅极 接一第二节点b。在本实施例中，所述第一PMOS晶体管P1为薄栅氧PMOS晶体管，较佳的， 所述第一PMOS晶体管P1的栅极氧化层厚度均小于40人，例如18人、25人、30A等等。
[0033] 所述驱动反相器112的输入端接收一第一信号CK1，所述驱动反相器112的输 出端接所述第二PMOS晶体管P2的栅极，所述第二PMOS晶体管P2的源极和漏极相连 后，连接所述第一节点a。此外，所述第二PMOS晶体管P2的衬底亦连接源极和漏极。在 本实施例中，所述第二PMOS晶体管P2为薄栅氧PMOS晶体管，一般的薄栅氧指栅极氧化 层的厚度小于40人，较佳的，所述第二PMOS晶体管的栅极氧化层厚度均小于40人，例如 18A、25A、30A等等。
[0034] 所述第三PM0S晶体管P3的栅极接收所述第一信号CK1，所述第三PM0S晶体管P3 的源极连接所述第一节点a，所述第三PM0S晶体管P3的漏极连接所述第二节点b。在本实 施例中，所述第三PMOS晶体管P3为厚栅氧PMOS晶体管，较佳的，所述第三PMOS晶体管的 栅极氧化层厚度均为60人~200人，例如120人、180人等等。
[0035] 所述第二NM0S晶体管N2的栅极接收所述第一信号CK1，所述第二NM0S晶体管N2 的源极接低电压，所述第二NM0S晶体管N2的漏极连接所述第二节点b。在本实施例中，所 述第二NM0S晶体管为厚栅氧NM0S晶体管，较佳的，所述第二NM0S晶体管的栅极氧化层厚 度均为60A~200A，例如112〇A、180A等等。
[0036] 如图1所示，所述第一NM0S晶体管N1的源极和漏极相连，所述第一NM0S晶体管 N1的衬底接地，所述第二节点b向所述第一NM0S晶体管N1的源极和漏极提供一第二信号 CK2〇
[0037] 所述提升电容电路11用于电荷泵，以积累电荷，将输入电压升压至较高的输出电 压。如图2所示，所述电荷泵1包括n级所述提升电容电路，分别为第1级所述提升电容电 路11-1、第2级所述提升电容电路11-2.....第n级所述提升电容电路11-n。每一级所述 提升电容电路中第一NM0S晶体管N1的栅极依次连接后，连接所述电荷泵1的输出端V0UT， 输出端V0UT用于向存储单元提供输出电压。此外，在本实施例中，前一级所述提升电容电 路和后一级所述提升电容电路之间、最后一级所述提升电容电路和输出端V0UT之间均具 有一开关单元K。
[0038] 在本实施例中，所述第一信号CK1的有效电压为所述工作电压VDD。参考图3,在 图3中，横坐标t表示时间。在tl时刻，所述第一信号CK1变为有效，电压为工作电压VDD， 此时，所述第一NM0S晶体管N1将所述第二节点b的电压拉低为0,所述第二信号CK2无效， 电压为〇,所述第一NM0S晶体管N1的栅极输出的提升电压为0,第二信号CK3为0。
[0039] 在t2时刻，所述第一信号CK1变为无效，电压为0,此时，所述第二PM0S晶体管P2 将所述第一节点a的电压拉高，所述第一节点a的电压为2XVDD，所述第三PM0S晶体管P3 将2XVDD的电压传递给所述第二节点b，所述第二节点b的电压为2XVDD，所述第二信号 CK2有效，电压为2XVDD，所述第一NM0S晶体管N1的栅极输出的提升电压为2XVDD，第二 信号CK3由电压VI提升为V1+2XVDD。所述第一NM0S晶体管N1的栅极作为提升电容，n 级所述提升电容电路积累n个所述第一NM0S晶体管N1的栅极的电荷，输出给输出端V0UT。
[0040] 此时，所述第一NM0S晶体管N1的栅极提升的电压幅度约为2XVDD，面积效率为：
[0041]
[0042] 其中，C1为所述第一NM0S晶体管N1的单位面积电容，C2为所述第二PM0S晶体管 P2的单位面积电容，C为单位面积电容数值。一般的，C1大于C2,所以，面积效率会提高。 以所述提升电容电路11为90nm工艺为例，面积效率约为1. 25XCXVDD，单位面积的所传输 的电荷提尚，面积效率提尚。
[0043] 在tl时刻，所述第一信号CK1变为有效，重复上述过程。
[0044] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精 神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围 之内，则本发明也意图包含这些改动和变型在内。
【主权项】
1. 一种提升电容电路，其特征在于，包括第一 NMOS晶体管和倍压电路，所述第一 NMOS 晶体管的栅极用于提供提升电压，所述倍压电路包括： 第一 PMOS晶体管，所述第一 PMOS晶体管的漏极接一工作电压，所述第一 PMOS晶体管 的源极接一第一节点，所述第一 PMOS晶体管的栅极接一第二节点； 驱动反相器，所述驱动反相器的输入端接收一第一信号； 第二PMOS晶体管，所述第二PMOS晶体管的栅极接所述驱动反相器的输出端，所述第二 PMOS晶体管的源极和漏极相连后，连接所述第一节点； 第三PMOS晶体管，所述第三PMOS晶体管的栅极接收所述第一信号，所述第三PMOS晶 体管的源极连接所述第一节点，所述第三PMOS晶体管的漏极连接所述第二节点； 第二NMOS晶体管，所述第二NMOS晶体管的栅极接收所述第一信号，所述第二匪OS晶 体管的源极接低电压，所述第二NMOS晶体管的漏极连接所述第二节点； 其中，所述第一 NMOS晶体管的源极和漏极相连，所述第二节点向所述第一 NMOS晶体管 的源极和漏极提供一第二信号。2. 如权利要求1所述的提升电容电路，其特征在于，所述第一信号的有效电压为所述 工作电压。3. 如权利要求2所述的提升电容电路，其特征在于，当所述第一信号的有效时，所述第 二信号无效；当所述第一信号的无效时，所述第二信号有效，所述第二信号的有效电压为两 倍的所述工作电压。4. 如权利要求1所述的提升电容电路，其特征在于，所述第一 NMOS晶体管为厚栅氧 NMOS晶体管。5. 如权利要求4所述的提升电容电路，其特征在于，所述第一 NMOS晶体管的栅极氧化 层厚度为6〇A~20〇A。6. 如权利要求1所述的提升电容电路，其特征在于，所述第一 PMOS晶体管和第二PMOS 晶体管均为薄栅氧PMOS晶体管。7. 如权利要求6所述的提升电容电路，其特征在于，所述第一 PMOS晶体管和第二PMOS 晶体管的栅极氧化层厚度均小于40Λ。8. 如权利要求1所述的提升电容电路，其特征在于，所述第三PMOS晶体管为厚栅氧 PMOS晶体管，所述第二NMOS晶体管为厚栅氧NMOS晶体管。9. 如权利要求8所述的提升电容电路，其特征在于，所述第三PMOS晶体管和第二NMOS 晶体管的栅极氧化层厚度均为60Α~200Α。10. -种电荷泵，其特征在于，包括η级如权利要求1至9中任一项所述的提升电容电 路，η级所述提升电容电路中第一 NMOS晶体管的栅极依次连接，η为正整数，且η多2。
【专利摘要】本发明揭示了一种提升电容电路，包括第一NMOS晶体管和倍压电路，所述倍压电路包括：第一PMOS晶体管的漏极接一工作电压，源极接一第一节点，栅极接一第二节点；驱动反相器的输入端接收一第一信号；第二PMOS晶体管的栅极接所述驱动反相器的输出端，第二PMOS晶体管的源极和漏极相连后，连接所述第一节点；第三PMOS晶体管的栅极接收所述第一信号，源极连接所述第一节点，漏极连接所述第二节点；第二NMOS晶体管的栅极接收所述第一信号，源极接低电压，漏极连接所述第二节点；第一NMOS晶体管的源极和漏极相连，第二节点向所述第一NMOS晶体管的源极和漏极提供一第二信号。本发明还揭示了一种包括所述提升电容电路的电荷泵。所述提升电容电路和电荷泵的面积效率高。
【IPC分类】H02M3/07
【公开号】CN104883052
【申请号】CN201510310618
【发明人】杨光军
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2015年9月2日
【申请日】2015年6月7日