可作为电子开关操作的电子电路的制作方法

可作为电子开关操作的电子电路的制作方法
【技术领域】
[0001] 本公开通常涉及一种电子电路，并且更具体地，涉及一种可作为电子开关操作的 电子电路。
【背景技术】
[0002] 电子开关广泛地用于汽车、工业、消费电子产品或者家庭应用中的不同类型电子 电路中。按照惯例，诸如功率MOSFET(金属氧化物场效应晶体管）或者功率IGBT(绝缘栅 双极型晶体管）的功率晶体管用作电子开关。可利用具有不同电压阻断能力（诸如在几十 V和几百V之间的电压阻断能力）的那些功率晶体管。电压阻断能力依赖于功率晶体管的 具体设计。也就是，对于每一个电压阻断能力来讲，需要具体设计和专门制造工艺。而且， 导通电阻（其是导通状态下功率晶体管的电阻）随着电压阻断能力的增加而增加。

【发明内容】

[0003] -个实施例涉及电子电路。该电子电路包括配置成接收输入电压的输入节点，以 及在第一负载节点和第二负载节点之间的负载路径。该电子电路还包括第一晶体管器件和 n个第二晶体管器件，其中n多1。第一晶体管器件和n个第二晶体管器件的负载路径串联 连接，从而形成电子器件的负载路径。第一晶体管器件和n个第二晶体管器件中的每一个 都具有耦合至电子电路输入节点的驱动节点，并且n个第二晶体管器件中的每一个都具有 耦合至电子电路的负载路径的驱动节点。
【附图说明】
[0004] 下文参考附图解释实例。附图用于图示某些原理，以使仅图示了理解这些原理所 必须的方面。附图不是按比例的。在附图中，相同参考符号表示相似特征。
[0005] 图1图示了包括第一晶体管器件和n(其中n=4)个第二晶体管器件的电子电路 的一个实施例。
[0006] 图2a_2b示出了图1中所示电子电路中电压限制元件的两个不同实施例。
[0007] 图3图示了包括第一晶体管器件和仅一个（n= 1)第二晶体管器件的电子电路的 实施例。
[0008] 图4图示了图1中所示电子电路的修改。
[0009] 图5图示了包括第一晶体管器件和n个第二晶体管器件的电子电路的另一实施 例。
[0010] 图6图示了包括第一晶体管器件、n个第二晶体管器件和与第一晶体管器件和第 二晶体管器件的负载路径并联连接的另外的电压限制元件的电子电路的实施例。
[0011] 图7示出了包括至少一个齐纳二极管的电压限制元件的一个实施例。
[0012] 图8示出了包括至少一个晶体管的电压限制元件的一个实施例。
[0013] 图9图示了包括第一晶体管器件和n个第二晶体管器件的电子电路的另一实施 例。
[0014] 图10图示了包括第一晶体管器件和n个第二晶体管器件的电子电路的另一实施 例。
[0015] 图11图示了包括第一晶体管器件和n个第二晶体管器件的电子电路的再另一实 施例。
【具体实施方式】
[0016] 在下文的具体描述中，参考附图。附图形成描述的一部分且借助于图示示出了其 中可以实践了本发明的具体实施例。将会理解，本文中描述的各实施例的特征可彼此组合， 除非另外具体说明。
[0017] 图1示出了可用作电子开关的电子电路10的一个实施例。电子电路10包括配置 成接收输入电压Vin的驱动节点101，和在第一负载节点102和第二负载节点103之间的负 载路径。第一晶体管器件1和至少一个第二晶体管器件2r2n具有其在电子电路10的第一 负载节点102和第二负载节点103之间串联连接的负载路径。具有第一晶体管器件1和至 少一个第二晶体管器件2^2』^负载路径的串联电路形成电子电路10的负载路径。
[0018] 图1中所示的电子电路10包括n个第二晶体管器件2「2n，其中n= 4。然而，这 仅是实例。可根据其中使用电子电路10的期望的应用选择第二晶体管器件2^2^^数量。 通常，电子电路10包括一个或多个第二晶体管器件2r2n，即n彡1。
[0019] 图1中，各个第二晶体管器件2「2n、这些第二晶体管器件2「2n的节点、这些第二 晶体管器件2「2n的参数以及与这些第二晶体管器件2「2n相关联的电子器件具有相同参考 符号，其仅下脚标不同，在图1所示实施例中，其是1、2、3或者n。下文中，当解释适用于第 二晶体管器件2i-2n*的每一个时或者当在各个第二晶体管器件2r2n之间的差别不是必要 的时，将使用不带有下脚标的参考符号。
[0020] 第一晶体管器件1包括第一负载节点12和第二负载节点13,其中第一晶体管器 件1的负载路径是第一负载节点12和第二负载节点13之间的电气路径。等效地，第二晶 体管器件2中的每一个都包括第一负载节点22和第二负载节点23,其中每一个第二晶体管 器件2的负载路径都是第一负载节点22和第二负载节点23之间的电气路径。而且，第一 晶体管器件1包括驱动节点11，并且第二晶体管器件2中的每一个都包括驱动节点21。
[0021] 根据一个实施例，第一晶体管器件1和第二晶体管器件2中的每一个是常断晶体 管器件。使用常断的器件代替常通器件在电子电路的总导通电阻方面可能是有益的。参考 下文解释，总导通电阻基本上对应于各个第一和第二晶体管器件的导通电阻的和。通常，可 实施导通电阻比具有与常断器件相同的电压阻断能力和芯片大小的可比的常通器件低的 常通器件。由此，当使用常断器件时，可利用较低导通电阻实施具有期望的电压阻断能力和 期望的芯片大小的电子电路。然而，电子电路10不限于利用常断器件来实施。代替地，可 将第一晶体管器件1和/或第二晶体管器件2实施为常通器件。此处在下文中进一步更详 细地对此进行解释。
[0022] 在图1中所示的实施例中，第一晶体管器件1和第二晶体管器件2中的每一个都 是n型增强MOSFET。然而，这仅是实例。代替n型增强MOSFET，也可使用其他类型常断 MOSFET或者IGBT。如果将第一晶体管器件1和第二晶体管器件2实施为MOSFET，则这些晶 体管器件1、2的驱动节点11、21是栅极节点，第一负载节点是源极节点，并且第二负载节点 是漏极节点。
[0023] 在图1中所示的实施例中，第二晶体管器件2i_2n具有其串联连接的负载路径，使 得第二晶体管器件2i-2n*的一个（诸如第二晶体管器件2 ^具有连接到第一晶体管器件1 的第二负载节点13的第一负载节点22:，并且其他第二晶体管器件中的每一个（诸如晶体 管器件2 2-2n)具有其连接到串联电路中相邻的第二晶体管器件的第二负载节点的第一负 载节点22 2-22n。也就是，第二晶体管器件22具有连接到第二晶体管器件2i的第二负载节 点23:的第一负载节点22 2，第二晶体管器件23具有连接到第二晶体管器件2 2的第二负载 节点232的第一负载节点22 3，等等。
[0024] 根据一个实施例，第一晶体管器件1的负载路径连接在电子电路10的第一负载节 点102和具有第二晶体管器件2^2^^串联电路之间。在图1中所示的实施例中，第一晶体 管器件1的第一负载节点12连接至电子电路10的第一负载节点102并且具有第二晶体管 器件2r2n的串联电路连接在第一晶体管器件1的第二负载节点13和电子电路10的第二 负载节点103之间。第二晶体管器件2中一个的第二负载节点，即第二晶体管器件2 n的第 二负载节点23"连接至电子电路10的第二负载节点103。
[0025] 参考图1，第一晶体管器件1具有耦合至电子电路10的输入节点101的驱动节点 11，并且第二晶体管器件2r2n中的每一个都具有耦合至电子电路10的输入节点101的各 自驱动节点21i-21n。特别是，第一晶体管器件1和第二晶体管器件2i-2n*的每一个都具 有耦合至电子电路10的输入节点101的各自驱动节点ll、21i-21n，使得在电子电路10的 导通状态下，第一晶体管器件1和第二晶体管器件2i-2n中的每一个都基于输入节点101处 接收的输入电压Vin接收驱动电压。此处在下文中更详细地解释在导通状态下电子电路10 的操作。在图1中所示的实施例中，第一晶体管器件1的驱动节点11直接连接至输入节点 101，并且第二晶体管器件2中的每一个的驱动节点21都通过整流器元件3连接至输入节 点101。在图1中所示的实施例中，各个整流器元件3被实施为二极管，特别是双极型二极 管。在图1中所示的具体实施例中，每一个二极管3的阳极节点（阳极端子）连接至输入 节点101，并且每一个二极管3的阴极节点（阴极端子）连接至对应第二晶体管器件2的驱 动节点。
[0026] 而且，第二晶体管器件2中的每一个的驱动节点21耦合至电子电路10的负载路 径。特别是，每一个第二晶体管器件2的驱动节点21耦合至电子电路10的负载路径，使得 在电子电路10断开状态下，每一个第二晶体管器件2的驱动电压VG2都由至少一个其他晶 体管器件的负载路径电压VL1、VL2管理。此处在下文中更详细地解释处于断开状态下的电 子电路操作。"至少一个其他晶体管器件"是第一晶体管器件1或者除了接收驱动电压的第 二晶体管器件2之外的第二晶体管器件2。根据一个实施例，每一个第二晶体管器件2的 驱动节点21通过电压限制元件4连接至负载路径。这些电压限制元件4的每一个都可以 包括一个齐纳二极管41，如图2A中所示，或者可以包括串联连接的多个齐纳二极管41、42、 4n，如图2B中所示。尽管将电压限制元件4绘制为图1中的单个齐纳二极管，然而，这些电 压限制元件4中的每一个都可包括串联连接的两个或更多个齐纳二极管。在一个电压限制 元件4中串联连接的齐纳二极管的数量限定了电压限制元件4的击穿电压。此处在下文中 更详细地对此进行解释。
[0027 ] 在图1中所示的实施例中，连接电压限制元件4使得每一个第二晶体管器件2的 驱动节点21处的电势能够升高到驱动节点耦合至其的负载路径的电路节点处的电势之 上。在下文中，连接到第二晶体管器件2的驱动节点21的电压限制元件4将被称作与第二 晶体管器件2相关联的电压限制元件。与第二晶体管器件2相关联的每一个电压限制元件 4都连接到负载路径的电路节点，所述负载路径的电路节点远离与其相关联的第二晶体管 器件2的负载节点。例如，与第二晶体管器件2 :相关联的电压限制元件4涟接至第一晶体 管器件1的第一负载节点12,使得第一晶体管器件1的负载路径被定位在电压限制元件I 连接至其的电路节点和第二晶体管器件2:的第一负载节点22i之间。在图1中所示实施例 中，在每一种情况下，在一个电压限制元件连接至其的电路节点和电压限制元件4与其相 关联的第二晶体管器件的第一负载节点22之间存在一个晶体管器件的负载路径。由此，在 电子电路10断开状态下，每一个第二晶体管器件2的驱动电压由第一晶体管器件1或第二 晶体管器件2的负载路径电压管理并由相关联的电压限制元件的击穿电压管理。此处在下 文中更详细地对此进行解释。
[0028] 根据一个实施例（图1中的虚线中所示），第一晶体管1和第二晶体管21_2"中的 每一个都具有连接在各自的控制节点和输入节点101之间的个别的驱动电阻 器（栅极电阻器。个别的驱动电阻器（栅极电阻器可以被实施为具有 基本上相同的电阻或者可以被实施为具有不同的电阻。
[0029] 根据另一实施例（图1中的短划线中所示），第一晶体管器件1和第二晶体管器件 2i-2n*同具有一个公共驱动电阻器（栅极电阻器）。该电阻器7连接在输入节点101和各 个整流器元件3i_3n之间。
[0030] 根据再另一实施例（短划线和虚线中所示），第二晶体管2f2n中的两个或更多个 共享一个驱动电阻器（栅极电阻器）7:。该实施例中，驱动电阻器连接在两个整流器元件的 输入101侧节点之间。在图1中所示实施例中，驱动电阻器连接在整流器元件3 :和3 2之 间，使得第二晶体管器件22-2"共享驱动电阻器7i同时其他晶体管器件（1和2J的操作不 受该驱动电阻器影响。
[0031] 当第一晶体管器件1和第二晶体管器件的每一个都处于导通状态时，电子 器件10处于导通状态。当各自的驱动电压VGUVGZi-VGZ#各自阈值电压之上时，图1中 所示的MOSFET是处于导通状态的电压控制器件（开关）。在图1中所示的MOSFET中，驱动 电压是驱动节点（栅极节点）第一负载节点（源极节点）12、22i-22n2间的电 压。MOSFET具有在栅极节点和源极节点之间的内部栅极-源极电容。在图1中，将每一个 第二晶体管器件（MOSFET) 2的栅极-源极电容作为连接在驱动节点（栅极节点）21和第一 负载节点（源极节点）之间的电容器进行图示。驱动电压VG2是跨越这些栅极-源极电容 的电压。第一晶体管器件1还包括内部栅极-源极电容。然而，该栅极-源极电容没有在 图1中明确图示。
[0032] 当输入电压Vin具有足够高以接通第一晶体管器件1和第二晶体管器件2r2n* 的每一个的电压电平时，电子电路1处于导通状态。在电子电路10的导通状态下，第一晶 体管器件1的驱动电压VG1对应于输入电压Vin，以使
[0033] VG1 =Vin(la)
[0034] 给出直接连接到第一晶体管器件1的第二晶体管器件的驱动电压VG2^口：
[0035] VG2!=Vin-VF3rVLl(lb)
[0036] 这里，VF3i是与第二晶体管器件2 :相关联的二极管3i的正向电压，而VL1是导通 状态下第一晶体管器件1的负载路径电压。给出其他第二晶体管器件22_2 n中的每一个的 驱动电压如：
[0037]
[0038] 导通状态下，第一晶体管器件1和第二晶体管器件2中的每一个的负载路径电压 VL1、VL2rVL2n的电压电平依赖于晶体管器件的具体类型，特别是依赖于晶体管器件的电压 阻断能力。根据一个实施例，选择第一晶体管器件1和第二晶体管器件2中的每一个以具 有10V和100V之间的电压阻断能力。这种情况下，导通状态下负载路径电压VL1、VL2的电 压电平通常在0. 03V和0. 3V之间。根据一个实施例，各个第二晶体管器件2的电压阻断能 力基本上相等。根据另一实施例，各个第二晶体管器件2具有彼此不同的电压阻断能力。
[0039] 二极管3的正向电压VF3例如约为0. 7V。第一晶体管器件1和第二晶体管器件2 中的每一个的阈值电压例如在〇. 5V和2V之间。然而，各自的晶体管器件达到指定的低导 通电阻（并且，因此达到负载路径电压的低电压电平）的驱动电压（栅极-源极电压）的 电压电平稍微较高且例如在5V和10V之间。基于此前解释的参数，可容易地计算输入电 压Vin的导通电平，该导通电平是驱动电子电路10进入导通状态的输入电压Vin的电压电 平。特别地，该导通电平依赖于串联电路中第二晶体管器件2的数量。特别地，根据一个实 施例，选择输入电压Vin的导通电平，以使连接到电子电路10的第二负载节点103的第二 晶体管器件2n接收完全接通该第二晶体管器件2n的驱动电压VG2 n。依赖于第二晶体管器 件2的数量，输入电压Vin的导通电平可在5V和20V之间的范围内。由此，用于驱动功率 晶体管的常规驱动电路（诸如功率MOSFET或者功率IGBT)可用于驱动电子电路10。
[0040] 在具有第一晶体管器件1和多个第二晶体管器件2的串联电路中，第二晶体管器 件2中的每一个都具有至第一晶体管器件1的距离。在一个第二晶体管2,和第一晶体管 1之间的距离可被限定为位于第二晶体管2,和第一晶体管1之间的第二晶体管2的数量 i-1。例如，在第二晶体管和第一晶体管之间的距离为0,同时第二晶体管2 n和第一晶体 管1之间的距离为n-1。考虑到等式（lc)，串联电路中的第二晶体管2和第一晶体管1之 间的距离越大，第二晶体管2的驱动电压VG2就越低。
[0041] 根据一个实施例，第二晶体管2被设计成具有基本上相同的器件参数（即特性）， 诸如例如相同导通电阻、相同阈值电压、相同电压阻断能力等。根据另一个实施例，第二晶 体管2被设计成具有不同器件参数使得第二晶体管2的导通电阻依赖于至第一晶体管的距 离。特别是，距离第一晶体管1较远的第二晶体管2可被实施为比离第一晶体管1更近的 第二晶体管2具有更低的导通电阻。也就是，各个第二晶体管2的导通电阻随着其至第一 晶体管1的距离的增加而降低。离第一晶体管1的距离较远的第二晶体管的较低导通电阻 可有助于补偿该晶体管的较低驱动电压VG2,如参考等式（lc)所解释的。通常，晶体管的导 通电阻依赖于芯片大小和并联晶体管单元的数量。由此，可分别通过增加芯片大小和晶体 管单元数量获得较低导通电阻。
[0042] 根据一个实施例，第二晶体管2和第一晶体管1被设计成具有基本上相同的器件 参数，诸如例如相同导通电阻、相同阈值电压、相同电压阻断能力等。
[0043] 在电子电路10的导通状态下，各个电压限制元件4阻断使得各自的驱动节点21 处的电压电平可升高到各自的电压限制元件4连接至其的负载路径的电路节点处的电压 电平之上。也就是，每一个电压限制元件4的击穿电压高于输入电压Vin的导通电平。 [0044] 当输入电压Vin的电压电平从导通电平改变至断开电平时，电子电路10从导通状 态转换至断开状态。输入电压Vin的断开电平是关断直接接收输入电压Vin作为驱动电压VG1的第一晶体管器件1的电压电平。输入电压Vin的断开电平是低于第一晶体管器件1 的阈值电压电平的电压电平。根据一个实施例，输入电压Vin的断开电平对应于0V。为了 解释目的，假设电子电路10的负载路径与负载Z串联连接，并且负载Z和电子电路10的 串联电路连接在供电电压端子之间。在图1中所示的实施例中，作为低侧开关（low-side switch)连接电子电路10。也就是，电子电路10分别连接在负载Z和具有负供电电势VI 或者参考电势的端子之间。然而，这仅是实例。当作为高侧开关连接电子电路10时，也就 是当电子电路10连接在负载Z和正供电电势V2的端子之间时，电子电路10的操作方式相 同。在每一种情况下，输入电压Vin是电子电路10的输入节点101和第一负载节点102之 间的电压。
[0045] 当第一晶体管器件1关断时，负载路径电压VL1的电压电平增加。当负载路径电 压VL1的电压电平开始增加时，由于当输入电压Vin的电压电平从导通电平改变为断开电 平时仍对栅极-源极电容充电且相关联的二极管3:防止栅极-源极电容放电，因此直接连 接至第一晶体管器件1的第二晶体管器件2 :仍处于导通状态。当第一晶体管器件1的负载 路径电压VL1的电压电平增加使得负载路径电压VL1加上第二晶体管器件的驱动电压 ^^^达到与第二晶体管器件24目关联的电压限制元件4i的击穿电压（限制电压）（VL1+VG2: =VBRI，这里，VBR4#电压限制元件4i的击穿电压）时，第二晶体管器件2i的栅极-源极 电容开始放电，使得第二晶体管器件2:开始关断。这使第二晶体管器件2 :的负载路径电压 礼2:的电压电平增加。第一晶体管器件1的负载路径电压VL1的电压电平能够仍增加直到 第二晶体管器件2:完全关断，这是在第二晶体管器件2i的驱动电压VG2 :已经降低到第二 晶体管器件2:阈值电压以下时。此时，第一晶体管器件1的电压电平VL1基本上对应于电 压限制元件的击穿电压（假设第二晶体管器件2 :的阈值电压基本上低于电压限制元件 I的击穿电压）。
[0046] 以其中当第一晶体管器件1的负载路径电压V L1增加时第一晶体管器件1关断第 二晶体管器件的相同方式，第二晶体管器件2i关断第二晶体管器件2 2等。也就是，关断 第一晶体管器件1开始了随后关断第二晶体管器件2p22等的链状反应（chain-reaction)。 在电子电路10断开状态下，不必关断第二晶体管器件2i-2n中的每一个。关断第二晶体管 器件2i_2n中的多少个取决于供电电势VI、V2之间的供电电压和各个电压限制元件4上的 击穿电压。例如，如果供电电压低于电压限制元件七-七的击穿电压的和，则仅有第一晶体 管器件1和第二晶体管器件2 :、22中的某个能够关断。
[0047] 在图1中所示的实施例中，电压限制元件4:基本上限定了断开状态下负载路径电 压VL1的电压电平，电压限制元件42基本上限定了断开状态下负载路径电压VL2j^电压电 平等。根据一个实施例，每一个电压限制元件4的击穿电压都低于限定了其负载路径电压 的晶体管器件1、2的电压阻断能力。
[0048] 在图1中所示的实施例中，各个第二晶体管器件2的驱动节点21耦合到电子电路 10的负载路径，使得在电子电路10断开状态下仅一个晶体管器件的负载路径电压管理每 一个第二晶体管器件2的驱动电压。然而，这仅是实例。根据另一实施例（未示出），两个 或更多个晶体管器件的负载路径电压管理一个第二晶体管器件的驱动电压。例如，与第二 晶体管器件2 2相关联的电压限制元件4 2可连接至第一晶体管器件1的第一负载节点12， 而代替第二晶体管器件2:的第一负载节点22i。这种情况下，第一晶体管器件1和第二晶 体管器件的负载路径电压VL1、VL2i的和可在电子电路10断开状态下管理第二晶体管器 件22的驱动电压VG22。
[0049] 电子电路10整体电压阻断能力由第一晶体管器件1和第二晶体管器件2^2^ 电压阻断能力的和来限定。由此，通过简单增加一个或多个第二晶体管器件2、相关联 的整流器元件3和电压限制元件4,或者通过去除第二晶体管器件2、相关联的整流器元 件3和电压限制元件4中的一个或多个，电子电路10可以容易地适合于不同的负载情况 (scenario)。通过串联电路中的晶体管器件导通电阻的和给出电子电路10的整 体导通电阻。
[0050] 图3示出了图1的电子电路10的修改。在根据图3的电子电路中，仅有一个第二 晶体管器件2:。
[0051] 图4示出了图1中所示电子电路10的进一步修改。在该电子电路10中，存在具 有连接在输入节点101和第二晶体管器件2n的驱动节点21n之间的整流器元件3 1_3"的串 联电路，所述第二晶体管器件2n是直接连接到第二负载节点103的第二晶体管器件。该第 二晶体管器件2n是电子电路10的负载路径中离第一晶体管器件1最远的第二晶体管器件。 串联电路中整流器元件3^3』^数目对应于第二晶体管器件2i-2n的数目。具有整流器元件 3i_3n的串联电路具有抽头（tap)，其中每一个第二晶体管器件2的驱动节点21连接到这些 抽头中的一个。由此，最接近于第一晶体管器件1的第二晶体管器件经由第一整流器元 件3 :连接到输入节点101，相邻第二晶体管器件2 2经由整流器元件3i和另外的整流器元 件32连接到输入节点101，等等。第二晶体管器件2n的驱动节点21 n经由具有整流器元件 3i_3n的整个串联电路连接到输入节点101。
[0052] 图4中所示的电子电路10的操作方式对应于图1中所示的电子电路10的操作方 式，差别在于图4中所示的电子电路中，第二晶体管器件2 2-2n的驱动节点经由多于一个的 整流器元件连接到输入节点101。由此，在给定的输入电压Vin的导通电平下，第二晶体管 器件22-2n的驱动电压稍低于图1中所示电子电路10中的对应晶体管器件2 2-2"的驱动电 压。在图4中所示电子电路10中，电子电路10断开状态下每一个整流器元件3i-3n的阻断 电压基本上对应于相关联的第二晶体管器件21-2"的负载路径电压。在图1中所示电子电 路10中，各个整流器元件3r3n的阻断电压随着相关联的第二晶体管器件2i-2n离第一晶体 管器件1的距离增加而增加。例如，与第二晶体管器件2n相关联的整流器元件3 "在电子电 路10断开状态下具有比与第二晶体管器件23相关联的整流器元件3 3高的阻断电压。
[0053] 图5示出了图1中所示电子电路10的进一步修改。在图5中所示电子电路10中， 每一个第二晶体管器件的驱动节点（栅极节点）21经由另外的整流器元件5耦合到对应第 一负载节点（源极节点）22。在本实施例中，各个晶体管器件是n型晶体管器件，另外的整 流器元件5的阴极节点连接到驱动节点21，并且另外的整流器元件5的阳极节点连接到第 二负载节点22。当电子电路10处于断开状态时，这些另外的整流器元件5有助于防止驱动 节点21处的电势显著降低到第二负载节点22处的电势以下。断开状态下寄生效应（诸如 电压限制元件漏电流）可能引起栅极-源极电容被充电或者放电。该另外的整流 器元件5中和了那些寄生效应。可将该另外的整流器元件5实施为双极型二极管（如所示 出的）或者肖特基二极管。
[0054] 图6示出了图6中所示电子电路10的另外的改进。在图6中所示的电子电路中， 另外的电压限制元件6 1-6"与各个第二晶体管器件2的负载路径并联连接。任选地，另外的 整流器元件化与第一晶体管器件1的负载路径并联连接。这些电压限制元件6i-ejp6。分 另IJ限制跨越已经关断的那些第二晶体管2「2n的负载路径的电压。根据一个实施例，电压限 制元件6 ^中的每一个分别包括至少一个齐纳二极管或者雪崩二极管。
[0055] 当然，图5和6中所示的该另外的整流器元件5和另外的电压限制元件6也可在 图5中所示的电路布局中实施，其中第二晶体管器件2的各个驱动节点21连接至具有整流 器元件3「3n的串联电路的抽头。
[0056] 在上文解释的实施例中的每一个中，常规驱动电路（未示出）可用于驱动电子电 路10(也就是，作为电子开关操作电子电路10)。该驱动电路被配置成生成输入电压Vin的 导通电平或者断开电平。
[0057] 尽管在上文解释的图中将电压限制元件1-4*6i-6n中的每一个绘制为齐纳二极 管，但应当注意，这些电压限制元件HjP6r6n不限于用一个齐纳二极管来实施。依赖于 期望的限制电压，电压限制元件中的每一个都可包括串联连接的几个齐纳二极管或者雪崩 二极管。图7示出了包括串联连接的m个齐纳二极管41、42、4m的电压限制元件4的一个 实施例（该实施例中m= 3)。该实施例中，限制电压对应于各个齐纳二极管41、42、4m的击 穿电压的和。数字m依赖于期望的限制电压。也可使用雪崩二极管代替齐纳二极管。图7 中示出的电压限制元件4表示前文解释的电压限制元件1-4#的一个。然而，可以以相同 方式实施电压限制元件6i-6n。
[0058] 根据另一实施例，电压限制元件4 (其表示前文解释的电压限制元件七-^和6i-6n 中的一个）包括至少一个晶体管器件。该至少一个晶体管器件包括控制端子和两个负载端 子并具有连接至负载端子中的一个的控制端子。根据图8中所示的一个实施例，电压限制 元件包括至少一个MOSFET41、42、4m，其具有连接到其漏极端子的栅极端子。当负载路径电 压（漏极-源极电压）达到MOSFET的阈值电压时，该至少一个MOSFET接通。由此，至少一 个MOSFET的阈值电压限定了电压限制元件的限制电压。如果电压限制元件4包括串联连 接的两个或更多个M0SFET，则限制电压对应于各个MOSFET的阈值电压的和。在图8中所示 的实施例中，m= 3的MOSFET串联连接。然而，这仅是实例。数字m依赖于期望的限制电 压。
[0059] 图8中所示的电压限制元件不限于用MOSFET实施，而是也可用IGBT或者JFET(结 型场效应晶体管）实施。而且，可用n型晶体管（如所示出的）或者p型晶体管实施电压限 制元件。然而，由于P型晶体管具有负的阈值电压（与一个（an)中的正的阈值电压相反）， 因此与用n型晶体管实施的电压限制元件的极性相比必须使得用p型晶体管实施的电压限 制元件的极性反向。也就是，可连接用n型晶体管实施的电压限制元件使得将被限制的电 压被施加到至少一个晶体管的漏极和源极节点之间，同时可连接用P型晶体管实施的电压 限制元件使得将被限制的电压被施加到至少一个晶体管的源极和漏极节点之间。
[0060] 如上所述，电子电路10不限于用常断器件实施。图9示出了其中第二晶体管2被 实施为常通器件的电子电路的一个实施例。图9中所示的电子电路基于图1中所示的电子 电路且与图2中所示的该电子电路不同在于将第二晶体管2实施为常通器件。注意到（with regard)。在图9中所示的实施例中，将这些第二晶体管绘制成常通（耗尽）MOSFET。然而， 这仅是实例。也可使用其他类型的常通器件。那些其他类型包括但不限于JFET(结型场效 应晶体管）、HEMT(高电子迀移率晶体管）等。
[0061] 只是为了解释的目的，假设第二晶体管2是n型常通器件（诸如n型耗尽MOSFET)。 而且，假设第一晶体管1是常断器件，诸如此处在前文解释的常断的n型增强MOSFET。n型 常通器件2中的每一个都具有负的阈值电压电平。也就是，当各自的驱动电压（栅极-源 极电压）VG2的电压电平高于（负的）阈值电压电平时这些第二晶体管2中的每一个都是 导通的（处于导通状态），并且当各自的驱动电压（栅极-源极电压）VG2的电压电平低于 (负的）阈值电压电平时这些第二晶体管2中的每一个都是阻断的（处于断开状态）。由 此，当各自的驱动电压VG2为零时这些第二晶体管2的每一个都是导通的。
[0062] 图9 中所示的电子电路10的操作对应于图1中所示的电子电路的操作。也就是， 当输入电压Vin具有高于第一晶体管1的（正的）阈值电压的电压电平时电子电路10处 于导通状态，以便接通第一晶体管1。然后第二晶体管和其他第二晶体管2 2-2"的驱动电 压VG2i如上文等式（lb)和（lc)中详细描述。特别是，处于导通状态的输入电压Vin的电 压电平可适合于第一晶体管1的阈值电压和导通状态下的电压降VL1，使得第二晶体管2的 驱动电压VG2为正电压。由于这些第二晶体管2中的每一个在为零和以下的各自的驱动电 压VG2下部是导通的，因此在正驱动电压VG2下驱动第二晶体管2导致各个第二晶体管2 的非常低的导通电阻，且因此导致整个电子电路的非常低的导通电阻。此处上文中已经陈 述的关于输入电压Vin的导通电平的所有内容都可相应地应用于图9中所示输入电压Vin 的导通电平。
[0063] 当通过接收具有低于第一晶体管1的阈值电压的电压电平的输入电压Vin，第一 晶体管1关断时，和当在负载端子102、103之间存在正电压时，第一晶体管1的负载路径电 压VL1增加直到相邻第二晶体管关断。这对应于此处前文参考图1解释的内容，差别仅 在于在图9中所示电子电路中，电压VL1增加直到驱动电压VG2i达到与第二晶体管2 :的 (负的）阈值电压对应的负的电压电平。再次地，VBR4i=VL1+VG2i，这里，VBR4#电压限 制元件的阈值电压。当第二晶体管2i关断时，其负载路径电压VL2i增加直到相邻第二 晶体管22关断，等等，其中当各自的驱动电压的电压电平达到各自的负的阈值电压电平时， 其他第二晶体管2 2-2n中的每一个都关断。
[0064] 根据一个实施例（未示出），不仅第二晶体管2是常通器件，如图9中所示，第一晶 体管1也是常通器件，也就是，具有负的阈值电压电平的器件。这种情况下，可参考图9中 所示的实施例解释的那样操作电子电路10,区别在于输入电压Vin的断开电平是低于第一 晶体管1的负的阈值电压的负的电压电平。该实施例中，输入电压Vin的导通电平可以是 正的电压电平。
[0065] 图10示出了电子电路10的一个实施例，其基于图4中所示的电子电路且与图4 中所示的电子电路区别在于将第二晶体管2实施为常通器件（尽管，为了图示目的，将这些 第二晶体管绘制为耗尽MOSFET，但也可使用其他类型常通器件）。图10中所示的电子电路 的操作对应于图4中所示的电子电路的操作，区别在于：在电子电路10的断开状态下，当各 自的驱动电压VG落到各自的负的阈值电压（与图4中所示的电子电路10中的正的阈值电 压相反）以下时，第二晶体管2关断。与参考图9解释的电路类似，可修改图10中所示的 电路以包括常通器件作为第一晶体管1而代替常断器件。
[0066] 参考图4,通过与各自的栅极-源极电容并联连接另外的整流器元件5(诸如双极 或者肖特基二极管），可保护各个第二晶体管2的驱动电压VG不降低到零以下。然而当将 第二晶体管2实施为常通晶体管时，如参考图9和10解释的，为了关断各自的第二晶体管， 对于各自的驱动电压VG2来讲，降低到负的阈值电压电平之下可能变得必要。尽管如此，可 能期望驱动电压VG2不显著降低到负的阈值电压以下。
[0067] 图11示出了基于图9中所示电子电路且包括箝位单元的电子电路10的一个实施 例，该箝位单元防止驱动电压VG2显著降低到各自的负的阈值电压以下。这些箝位单元中 的每一个都与各自的第二晶体管2的栅极-源极电容并联连接且包括参考图5解释的另外 的整流器元件5和与该另外的整流器元件5串联连接的电压限制元件8。例如，在这些箝位 单元中的每一个中的电压限制元件8是与形成另外的整流器元件5的双极或者肖特基二极 管5背对背连接的齐纳二极管（或者具有齐纳二极管的串联电路）。在该电子电路10中， 每一个驱动电压VG2都能降低到与-(VBR9+VF5)对应的负的电压电平，其中VF5是二极管 5的正向电压并且VBR9是串联连接的齐纳二极管9的击穿电压。
[0068] 尽管已经公开了本发明的各示范性实施例，但对本领域技术人员显而易见的是， 在不脱离本发明的精神和范围的情况下，可做出将实现本发明一些优点的各种改变和修 改。对本领域合理技术人员显而易见的是，可适当替换执行相同功能的其他部件。应当提 到的是，参考具体附图所解释的特征可以与其他附图的特征组合，即使在这还没有被明确 提到的那些情况下。而且，在使用合适处理器指令的所有软件实施方式中或者在利用硬件 逻辑和软件逻辑的组合以实现相同结果的混合实施方式中都可实现本发明的方法。对本发 明概念的这种修改意在由所附权利要求覆盖。
[0069] 空间相对术语（诸如"下方"、"以下"、"下部"、"上方"、"上部"等）用于简化描述， 以解释一个元件相对于第二元件的定位。除了与图中描述的那些不同的取向之外，这些术 语意在囊括器件的不同取向。而且，术语（诸如"第一"、"第二"等）也用于描述各种元件、 区域、部分等，且也并非意在限制。贯穿描述的相同术语指的是相同元件。
[0070] 如此处所使用的，术语"具有"、"含有"、"包括"、"囊括"等是开放性的术语，其指示 所述元件或特征的存在，但不排除附加的元件或特征。冠词"一"、"一个"和"所述"意在包 括复数以及单数，除非上下文清楚地另外说明。
[0071] 在专注于变形和应用的上述范围的情况下，应当理解，本发明不受前文描述限制， 也不受附图限制。相反，本发明仅由以下的权利要求以及其法律等同物来限制。
【主权项】
1. 一种电子电路，包括： 被配置成接收输入电压的输入节点，和在第一负载节点和第二负载节点之间的负载路 径； 第一晶体管器件，和n个第二晶体管器件，其中n多1，其中第一晶体管器件和n个第二 晶体管器件的负载路径串联连接，从而形成电子电路的负载路径， 其中第一晶体管器件和n个第二晶体管器件中的每一个都具有耦合至电子电路的输 入节点的驱动节点，并且 其中n个第二晶体管器件中的每一个都具有耦合至电子电路的负载路径的驱动节点。2. 如权利要求1所述的电子电路，其中第一晶体管器件和n个第二晶体管器件中的每 一个都是常断晶体管器件。3. 如权利要求2所述的电子电路，其中第一晶体管器件和n个第二晶体管器件中的每 一个都是MOSFET和IGBT中的一个。4. 如权利要求1所述的电子电路，其中n个第二晶体管器件中的每一个都具有驱动节 点，其耦合至远离其自身负载路径的电子电路的负载路径的电路节点。5. 如权利要求1所述的电子电路， 其中第一晶体管器件和n个第二晶体管器件中的每一个都具有耦合至电子电路的输 入节点的驱动节点，使得在电子电路导通状态下，第一晶体管器件和n个第二晶体管器件 中的每一个都接收基于输入电压的驱动电压。6. 如权利要求1所述的电子电路， 其中，n个第二晶体管器件中的每一个都具有经由整流器元件耦合至电子电路的输入 节点的驱动节点，并且 其中n个第二晶体管器件中的每一个都具有经由电压限制元件耦合至电子电路的负 载路径的驱动节点。7. 如权利要求6所述的电子电路， 其中整流器元件包括双极型二极管和齐纳二极管中的一个。8. 如权利要求6所述的电子电路， 其中电压限制元件包括至少一个齐纳二极管。9. 如权利要求1所述的电子电路，还包括： 与第一晶体管器件和n个第二晶体管器件中的至少一个的负载路径并联连接的至少 一个另外的整流器元件。10. 如权利要求1所述的电子电路，其中n > 2。11. 如权利要求1所述的电子电路，其中另外的整流器元件连接在控制节点和n个第二 晶体管器件中的每一个的第一负载节点之间。12. 如权利要求11所述的电子电路， 其中n个第二晶体管器件中的每一个都包括MOSFET和IGBT中的一个，其包括作为控 制节点的栅极节点和作为第一负载节点的源极节点。13. 如权利要求1所述的电子电路， 其中n个第二晶体管器件中的每一个都具有至少一个器件参数，这里n多2,并且 其中各个n个第二晶体管器件的至少一个器件参数的电平基本上相同。14. 如权利要求13所述的电子电路，其中至少一个器件参数选自由以下构成的组：导 通电阻、电压阻断能力和阈值电压。15. 如权利要求13所述的电子电路， 其中第一晶体管器件具有至少一个器件参数，并且其中第一晶体管器件的至少一个器 件参数的电平与n个第二晶体管器件中的至少一个器件参数的电平基本上相同。16. 如权利要求1所述的电子电路，其中第二晶体管器件中的每一个都是常通晶体管 器件。17. 如权利要求16所述的电子电路，其中第一晶体管器件是常断晶体管器件。18. 如权利要求16所述的电子电路，其中第一晶体管器件是常通晶体管器件。
【专利摘要】本发明涉及可作为电子开关操作的电子电路。一种电子电路，包括：被配置成接收输入电压的输入节点，和在第一负载节点和第二负载节点之间的负载路径。该电路还包括：第一晶体管器件，和n个第二晶体管器件，其中n≥1，其中第一晶体管器件和n个第二晶体管器件的负载路径串联连接，从而形成电子电路的负载路径。第一晶体管器件和n个第二晶体管器件中的每一个都具有耦合至电子电路的输入节点的驱动节点。n个第二晶体管器件中的每一个都具有耦合至电子电路的负载路径的驱动节点。
【IPC分类】H03K17/687
【公开号】CN104883170
【申请号】CN201510172117
【发明人】F·希尔勒, A·毛德, J·维耶斯
【申请人】英飞凌科技奥地利有限公司
【公开日】2015年9月2日
【申请日】2015年2月27日
【公告号】DE102015101975A1, US20150249448