适用于集成电路的输出电路以及相关的控制方法

适用于集成电路的输出电路以及相关的控制方法
【技术领域】
[0001]本发明系关于集成电路的输出电路，尤其是可以稳定输出共模信号的输出电路以及相关的控制方法。
【背景技术】
[0002]电子产品之间的通讯，可以透过实体的传输线以及特殊通讯规格来达成。许多通讯规格采用了差动信号来通讯，其可以达到相当高的信号传输速度。对于高速通讯而言，传输线往往需要搭配有终端电阻，用来降低信号反射，以增加传输速度。举例来说，终端电阻(terminator)可以设于一接收端集成电路中，连接在一接合垫与一电源线之间。
[0003]一般集成电路内的电路架构，依据功能，大致可以分成两类:核心电路(corecircuit)以及输出入电路(input and output circuit)。核心电路负责集成电路内的信号处理或是转换，输出入电路则是作为集成电路与外界电子组件之间通讯的窗口或是桥梁。随着半导体制程的演进以及对于运算速度的需求，核心电路所采用的核心电源电压往往越来越低。但是，输出入电路必须有足够的驱动力以及跟外界电子组件匹配的要求，所以，输出入电路所采用的输出入电源电压往往高于核心电源电压不少。举例来说，输出入电源电压可能维持在3.3V，而核心电源电压则低到0.9V。而当核心电源电压如此低到0.9V时，便发生了许多先前技术中所未知的问题，需要去克服或是解决。

【发明内容】

[0004]实施例提供有一种适用于一集成电路的输出电路。该输出电路包含有一驱动器、一前驱动器、以及一缓冲电路。该驱动器电连接至该集成电路外的二输出端以进行讯号输出。该前驱动器用以控制该驱动器，包含串接的一负载以及一输入晶体管。该负载与该输入晶体管之间具有一接点用以控制该驱动器。该缓冲电路依据一内部信号控制该负载以及该输入晶体管。该缓冲电路在控制该输入晶体管关闭之前，先降低该负载的一阻抗以改变该接点的电压。
[0005]实施例另提供有一种适用于一集成电路的一输出电路的控制方法。该输出电路包含有信号串流的一前驱动器以及一驱动器。该驱动器用以电连接至该集成电路外的二输出端以进行讯号输出。该前驱动器包含有串接的一负载以及一输入晶体管。该负载与该输入晶体管之间具有一接点电连接至该驱动器。该控制方法包含有:依据一内部信号，降低该负载的一阻抗；以及，于降低该负载的该阻抗后，依据该内部信号，控制该输入晶体管关闭。
[0006]实施例另提供一种适用于一集成电路的一输出电路的控制方法。该输出电路包含有一驱动器以及一前驱动器。该驱动器用以电连接至该集成电路外的二输出端以进行讯号输出。该前驱动器具有一非反向输出以及一反向输出。该控制方法包含有:依据一内部信号，使该反向输出的一电压开始接近一电源线电压后，使该非反向输出的一电压自该电源线电压开始远离；以及，依据该非反向输出的该电压以及该反向输出的该电压控制该驱动器。该反向输出的该电压开始接近该电源线电压的一时间点，早于该非反向输出的该电压自该电源线电压开始远离的一时间点。
【附图说明】
[0007]图1显示一发射端集成电路与一接收端集成电路。
[0008]图2显示图1中发射端集成电路的一些信号波形。
[0009]图3显示依据本发明的一实施例的输出电路。
[0010]图4显示图3中的一些信号波形以及时序关系。
[0011]图5显示图3中缓冲电路的另一实施例。
[0012]图6显示图3中前驱动器的另一实施例。
[0013]图7显示依据本发明的另一实施例中的输出电路。
【具体实施方式】
[0014]图1显示一发射端集成电路内的输出电路100透过传输线106N与106P，电连接至一接收端集成电路180。输出电路100有缓冲电路108、前驱动器(pre-driver) 102、以及电流模式驱动器(current-mode driver) 104。电流模式驱动器104透过发射端集成电路之外的传输线106N与106P，电连接到接收端集成电路180中的两个终端电阻Rdln与Rdlp，而终端电阻Rdln与Rdlp电连接到接收端集成电路180中的输出入电源线V10-RX，其为3.3V。
[0015]缓冲电路108依据在内部端S-1nternal上的内部信号Vs_intemal,在非反向端S_non与反向端S-1nv上产生逻辑值大致相反的非反向信号Vs__与反向信号Vs_inv。在此说明书，不用于限制本发明的例子中，逻辑I表示一相对高电压，与逻辑I相反的逻辑O表示一相对低电压。
[0016]前驱动器102具有两个NMOS晶体管Nnpr以及Nipr、两个负载电阻Rpln与Rplp、以及电流源It-pr。NMOS晶体管Nnpr、负载电阻Rpln以及电流源It_pr串接于核心电源线VCOre(0.9V)与接地线(OV)之间。类似的，NMOS晶体管Nipr、负载电阻Rplp以及电流源It-pr串接于核心电源线Vcore与接地线之间。NMOS晶体管Nnpr与负载电阻Rpln之间的连接点ND-，电连接以控制电流模式驱动器104中的NMOS晶体管Nndr ；NM0S晶体管Nipr与负载电阻Rplp之间的连接点ND+，电连接以控制电流模式驱动器104中的NMOS晶体管Nidr。简单的说,NMOS晶体管Nnpr以及Nipr可以切换电流源It-pr的电流It,流经负载电阻Rpln或是Rplp，藉此决定连接点ND-与ND+上的信号VND_与VND+。所以，非反向信号Vs-_与反向信号Vs_inv可以视为二电流切换信号。连接点ND-与ND+可以分别视为前驱动器102的反向输出以及非反向输出。
[0017]电流模式驱动器104中的NMOS晶体管Nndr与Nidr，一同电连接到电流源It_dr。类似的，NMOS晶体管Nndr与Nidr可以切换电流源It_dr的电流It_d,流经终端电阻Rdln或Rdlp，藉此决定输出端NO-与NO+上的输出信号VNQ_与VNQ+。
[0018]图2显示图1中的一些信号波形。随着非反向信号Vs__与反向信号Vs_inv在时间点tl改变了其电压值，也就是改变了其逻辑值，前驱动器102中的信号V.与Vnd+开始改变其电压值。这样的改变直到时间点t4才完成。在时间点t2到t3之间的时段中，信号Vnd-与Vnd+交越。在图2中，信号V.与Vnd+交越于交越电压VND.SS。为了有足够的信号摆幅(signal swing),信号Vm_与Vnd+的最低电压值VND_MIN会尽可能的偏低。可预期的，越低的最低电压值νΜΝ，越低的交越电压Vni^kbs。
[0019]请注意，电流模式驱动器104中的电流源It-dr需要有足够的跨压VDKQP，来维持电流It-to为所预期的一个定值。但是，如同图2所示，在时间点t2到t3之间的时段内，因为信号V.与Vnd+同时偏低，所以跨压Vdot不足，导致电流It_to不幸地变小，不再是所预设的一个定值。
[0020]不稳定的电流It_dr,会恶化电磁波干扰(electromagnetic interference,EMI)。在图2中，输出共模信号Vcm表示输出信号V.与VN()+的平均值。当终端电阻Rdln与Rdlp的电阻值都是Rum的固定值时，图1中的输出共模信号Vai的电压大约会是(3.3 - 0.5*It_dr*RL0AD)伏特。当电流It_t为一定值时，可以推算出输出共模信号Vcm大约也会是一个定电压。但是，当电流It_d,变小，输出共模信号^就会增加，如同图2所示。而不稳定的输出共模信号Vcm,会制造出较大的电磁波干扰。换言之,信号VND_与Vnd+同时偏低，也就是交越电压偏低，将可能导致不良的电磁波干扰。
[0021]图3显示依据本发明所实施的一输出电路200。在一实施例中，输出电路200取代图1中的输出电路100。尽管图3没有显示，在实施例中，输出电路200可以透过图1中的传输线106N与106P，电连接到接收端集成电路180。为了解说上的方便，图3中有许多符号与图1中的符号一样，其所代表的组件、材料、或是物质，为功能上一样或是类似，所以可能不再重述。但本发明不限于此，相同符号的组件，在不同实施例中，可能用不同的电路、材料、或是架构来实施。
[0022]在图3中，缓冲电路208提供信号给前驱动器202，前驱动器202提供信号给电流模式驱动器104。所以缓冲电路208、前驱动器202、以及电流模式驱动器104形成一信号串流(cascode)架构。
[0023]相较于图1中的前驱动器102，图3中的前驱动器202多了 PMOS晶体管Ppln以及Pplp。并联的PMOS晶体管Ppln与负载电阻Rpln构成了一个负载Ln ;并联的PMOS晶体管Pplp与负载电阻Rplp构成了另一个负载Lp。PMOS晶体管Ppln与Pplp分别有控制端S-CHG+以及S-CHG-，其上分别有负载控制信号Vs,+以及1.。
[0024]相较于图1中的缓冲电路108，图3中的缓冲电路208额外地电连接到控制端S-CHG+以及S-CHG-。从缓冲电路208的电路连接可知，负载控制信号Vs,+与都是内部2而S-1nternal上的内部彳目号Vs_intemal经延迟所广生，只是负载控制信号^Vaie+与VS-CHG_的逻辑值相反。换言之，当负载控制信号Vpaie+位于逻辑I的一高电压时，负载控制信号Vs-aff1-将位于逻辑O的一低电压。类似的，非反向信号Vs__与反向信号Vs_inv分别是负载控制信号Vwi与Vs-1+经延迟所产生，因此非反向信号vs__与反向信号Vs_inv的逻辑值相反。
[0025]图4显示图3中的一些信号波形以及时序关系。在图4中，内部信号Vs_intOTnal到负载控制信号AVrae+与之间的信号延迟时间，大约都是Td1 ;负载控制信号Vs,-或Vs.至緋反向信号Vs__或反向信号Vs_inv之间的信号延迟时间，大约都是Td2。可推知的，内部信号vs_intemal到非反向信号vs__或反向信号Vs_inv之间的信号延迟时间,大约会是TdJTd2O
[0026]在时间点t0之前,非反向信号Vs__与反向信号Vs_inv分别位于一低电压(逻辑O)与一高电压(逻辑I)，所以几乎全部的电流Itf都会流经NMOS晶体管Nipr，因此信号V.在一低电压，而信号VND_在一高电压,如同图4所不。
[0027]如同图4所不,于时间点tO ,内部信号Vs_intemai从一低电压(逻辑O),变成一高电压(逻辑I)。
[0028]经过信号延迟时间Td1后的时间点tOl，负载控制信号Vpaie+与Vw.开始变化。负载控制信号AVaie+的电压变大，PMOS晶体管Ppln的通道阻抗增高，所以负载Ln的阻抗增力口。相反的，负载控制信号的电压变小，所以负载Lp的阻抗减少。在时间点tOl，因为本来就几乎没有电流流经NMOS晶体管Nnpr与负载Ln，因此，负载Ln的阻抗增加并不会影响到信号VND_，其依然维持在一高电压，譬如说核心电源线Vcore的0.9V。在时间点tOl，因为几乎所有的电流Itf都流经负载Lp，所以负载Lp的阻抗减少将会拉高信号Vnd+的电压，使其开始往0.9V逼近，如同图4所示。
[0029]再经过信号延迟时间Td2后的时间点tl，非反向信号Vs__与反向信号Vs_inv开始变化。此时，NMOS晶体管Nnpr的阻抗减少，而NMOS晶体管Nipr的阻抗增加。电流It,开始从流经负载Lp，被切换成流经负载Ln。因此，信号V.从0.9V开始下降，信号VND+维持上升趋势或是维持在0.9V。
[0030]负载控制信号VsI与AVaffi+等同于两个前馈信号(feed-forwardsignal),在NMOS晶体管Nnpr与Nipr的阻抗改变之前的时间点tOl，就预先改变负载Lp与Ln的阻抗。如同图4所示，这样前馈的结果，使得信号ND+在时间点tOl就开始上升，而信号ND-在时间点tl才开始下降。
[0031]图4中的一些虚线，复制了图2中的信号Vm+、电流It_&、以及输出共模信号Vqi,以作为比较。在图3以及图4的实施例中，因为信号VND+在时间点tOl就开始上升了，所以信号Vnd+与VND_的交越电压VND.SS_NEW，将会比起图2中的交越电压V.。.来的高。只要设计的适当，较高的交越电压可以保证图3中的电流源It-dr有足够的跨压V.,来维持电流It_d,以及输出共模信号Vai为固定值，如同图4所示。换言之，图3的实施例，可以改善图1中，因为输出共模信号Vai不稳定所造成的电磁波干扰问题。
[0032]从图3与图4的说明也可以推知，当内部信号Vs_int_al从逻辑I的一高电压，变成逻辑O的一低电压时，信号V.开始上升的时间点，会早于信号Vnd+开始下降的时间点，所以可以得到一个较高的交越电压。一样可以稳定电流以及输出共模信号Vap
[0033]在图3中，非反向信号Vs__是以延迟负载控制信号Vw.来产生，但本发明并不限于此。图5显示另一个缓冲电路208a，在一些实施例中，可以取代缓冲电路208。在图5中，非反向信号Vs__是以延迟负载控制信号Vs,+来产生，而反向信号Vs_inv是以延迟负载控制信号Vs-Off1-来产生。
[0034]图6显示另一个前驱动器202a，在一些实施例中，可以用以取代图3中的前驱动器202。相较于图3中的前驱动器202，图6中的前驱动器202a以NMOS晶体管Npln与Nplp来改变负载Lna与Lpa的阻抗。图4也可以用来说明图6中的一些信号波形。图6中前驱动器202a，可以改善电磁波干扰问题。
[0035]先前所举例的输出电路都是以NMOS晶体管作为电流切换开关，譬如说，图1中的NMOS晶体管Nnpr与Nipr就是二电流切换开关。但是，本发明并不限于此。图7显示依据本发明的另一实施例中的输出电路400，其中使用许多PMOS晶体管作为电流切换开关。图7的操作原理与改善电磁干扰的成效，可以参考先前的说明得知，故不再累述。当然，在一些实施例中，图7中用来改变负载阻抗的NMOS晶体管，也可以改采用PMOS晶体管来实施。
[0036]以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
【主权项】
1.一种适用于集成电路的输出电路，包含有: 驱动器，电连接至该集成电路外的二输出端以进行讯号输出； 前驱动器，用以控制该驱动器，包含串接的负载以及输入晶体管，其中，该负载与该输入晶体管之间具有接点用以控制该驱动器；以及 缓冲电路，依据内部信号控制该负载以及该输入晶体管，其中，该缓冲电路在控制该输入晶体管关闭之前，先降低该负载的阻抗以改变该接点的电压。2.如权利要求1所述的输出电路，其特征在于，该缓冲电路针对内部信号延迟第一延迟时间以及第二延迟时间以产生负载控制信号以及切换信号，分别用来控制该负载以及该输入晶体管。3.如权利要求2所述的输出电路，其特征在于，该输入晶体管为第一输入晶体管，该前驱动器另具有第二输入晶体管，该第一与第二输入晶体管分别受控于反向信号以及非反向信号，该反向信号以及该非反向信号的其中之一，是延迟该负载控制信号所产生。4.如权利要求2所述的输出电路，其特征在于，该负载包含有并联的负载晶体管以及电阻，该负载控制信号用以控制该负载晶体管。5.如权利要求4所述的输出电路，其特征在于，该输入晶体管为NMOS晶体管，该负载晶体管为PMOS晶体管。6.如权利要求1所述的输出电路，其特征在于，该缓冲电路在控制该输入晶体管开启之前，先增加该负载的阻抗。7.如权利要求1所述的输出电路，其特征在于，该前驱动器另包含有电流源，该负载以及该输入晶体管依序串接于该电源线以及该电流源之间。8.如权利要求7所述的输出电路，其特征在于，该电流源为第一电流源，该驱动器为电流模式驱动器，其另包含有晶体管对以及第二电流源，该第二电流源串接于该晶体管对与另一电源线之间，且该晶体管对电连接到该二输出端。9.如权利要求1所述的输出电路，其特征在于，该负载与该输入晶体管分别为第一负载以及第一输入晶体管，该前驱动器另具有串接的第二负载以及第二输入晶体管，该缓冲电路在控制该第一输入晶体管关闭时控制该第二输入晶体管开启，以及该缓冲电路在降低该第一负载的该阻抗时增加该第二负载的阻抗。10.一种适用于集成电路的输出电路的控制方法，该输出电路包含有信号串流的前驱动器以及驱动器，该驱动器用以电连接至该集成电路外的二输出端以进行讯号输出，该前驱动器包含有串接的负载以及输入晶体管，其中，该负载与该输入晶体管之间具有接点电连接至该驱动器，该控制方法包含有: 依据内部信号，降低该负载的阻抗；以及 于降低该负载的该阻抗后，依据该内部信号，控制该输入晶体管关闭。11.如权利要求10所述的控制方法,其特征在于,该负载为第一负载,该输入晶体管为第一输入晶体管，该前驱动器另包含有串接的第二负载以及第二输入晶体管，该控制方法另包含有: 依据该内部信号，增加该第二负载的阻抗；以及 于增加该第二负载的该阻抗后，依据该内部信号，控制该第二输入晶体管开启。12.如权利要求10所述的控制方法，其特征在于，另包含有: 延迟该内部信号以产生负载控制信号，用以降低该负载的该阻抗；以及 延迟该内部信号以产生切换信号，用以控制该输入晶体管关闭。13.如权利要求12所述的控制方法，其特征在于，该负载包含有并联的负载晶体管以及电阻，且该负载以及该输入晶体管串联于电源线以及电流源之间，该控制方法另包含有: 以该负载控制信号控制该负载晶体管；以及 以该切换信号控制该输入晶体管。14.一种适用于集成电路的输出电路的控制方法，该输出电路包含有驱动器以及前驱动器，该驱动器用以电连接至该集成电路外的二输出端以进行讯号输出，该前驱动器具有非反向输出以及反向输出，该控制方法包含有: 依据内部信号，使该反向输出的电压开始接近电源线电压后，使该非反向输出的电压自该电源线电压开始远离；以及 依据该非反向输出的该电压以及该反向输出的该电压控制该驱动器； 其中，该反向输出的该电压开始接近该电源线电压的时间点，早于该非反向输出的该电压自该电源线电压开始远离的时间点。15.如权利要求14所述的控制方法，其特征在于，该前驱动器包含有第一与第二输入晶体管，以及电流源，该第一输入晶体管电连接于该反向输出与该电流源之间，该第二输入晶体管电连接于该非反向输出与该电流源之间，该控制方法另包含有: 电连接第一负载于该非反向输出与电源线之间； 电连接第二负载于该反向输出与该电源线之间； 降低该第一负载的阻抗以及增加该第二负载的阻抗；以及 控制该第一输入晶体管关闭以及控制该第二输入晶体管开启； 其中，控制该第一输入晶体管关闭以及控制该第二输入晶体管开启的时间点，晚于开始降低该第一负载的该阻抗以及增加该第二负载的该阻抗的时间点。16.如权利要求15所述的控制方法，其特征在于，另包含有: 延迟该内部信号，以产生第一以及第二负载控制信号，用以分别控制该第一以及第二负载；以及 延迟该内部信号，以产生第一与第二电流切换信号，用以分别控制该第一与第二输入晶体管。17.如权利要求15所述的控制方法，其特征在于，该电流源为第一电流源，该驱动器为电流模式驱动器，该驱动器另包含有晶体管对以及第二电流源，该第二电流源串接于该晶体管对与电源线之间，且该晶体管对电连接到该二输出端。18.如权利要求17所述的控制方法，其特征在于，该反向输出以及该非反向输出分别控制该晶体管对的其一。19.一种适用于集成电路的输出电路,包含有: 驱动器，电连接至该集成电路外的二输出端以进行讯号输出；以及 前驱动器，包含有: 输入晶体管，依据第一控制讯号控制其关闭；以及 负载，依据第二控制讯号降低阻抗，其中 该输入晶体管与该负载之间具有接点用以控制该驱动器，以及该输入晶体管在依据该第一控制讯号关闭之前，该负载先依据该第二控制讯号降低阻抗以改变该接点的电压。20.如权利要求19所述的输出电路，其特征在于，更包含: 缓冲电路，依据内部信号产生该第一控制讯号以及该第二控制讯号。
【专利摘要】本实施例提供有一种适用于一集成电路的输出电路。该输出电路包含有一驱动器、一前驱动器、以及一缓冲电路。该驱动器电连接至该集成电路外的二输出端以进行讯号输出。该前驱动器用以控制该驱动器，包含串接的一负载以及一输入晶体管。该负载与该输入晶体管之间具有一接点用以控制该驱动器。该缓冲电路依据一内部信号控制该负载以及该输入晶体管。该缓冲电路在控制该输入晶体管关闭之前，先降低该负载的一阻抗以改变该接点的电压。
【IPC分类】H03K19/0175
【公开号】CN104883175
【申请号】CN201410068694
【发明人】周顺天
【申请人】晨星半导体股份有限公司
【公开日】2015年9月2日
【申请日】2014年2月27日