电平转换电路及方法

电平转换电路及方法
【技术领域】
[0001] 本技术涉及集成电路的领域。更具体而言，该技术涉及电平转换电路及方法。
【背景技术】
[0002] 电平转换电路（亦称为电平移位器）在集成电路中用于具有不同上/下电压等级 的不同电压域中的信号之间的转换。在一些情况中，要求提供可从具有较小上电压的域切 换至具有较大上电压的域以及从具有较大上电压的域切换至具有较小上电压的域两者的 电平转换电路。此类型的现有集成电路电平转换电路具有以下问题：这些等电平转换电路 由于在较高电力轨与较低电力轨之间具有直接泄漏路径而引起增加的电力消耗，或这些等 电平转换电路具有用于解决此泄漏问题的额外电路系统，但以额外延迟为代价。延迟意味 着电平转换电路的输出信号缓慢地响应于输入信号的改变，对于高性能电路而言这是个问 题。
[0003] 本发明技术设法解决这些问题且提供一电平转换电路，该电平转换电路可提供从 低至高及从高至低的电平转换，且与先前的电路相比提供改进性能及电力效率。

【发明内容】

[0004] 从一个方面来看，本发明技术提供一种用于响应于输入信号在输出线上生成输出 信号的电平转换电路，输入信号具有较高输入电平及较低输入电平中的一者，且输出信号 具有较高输出电平及较低输出电平中的一者；该电平转换电路包含：
[0005] 输入电路系统，其耦接至用于供应较高输入电平的第一供应节点且具有用于接收 输入信号的输入及耦接至输出线的输出，其中输入电路系统被配置为在具有较高输入电平 及较低输入电平中的一者的输出线上输出暂态输出信号，且输入电路系统被配置为响应于 输入信号在较高输入电平与较低输入电平之间的第一转变输出暂态输出信号朝向较高输 入电平的上升转变；及
[0006] 输出控制电路系统，其耦接至输出线及用于供应较高输出电平的第二供应节点， 且被配置为检测输出线上的暂态输出信号的上升转变，且响应于检测到暂态输出信号的上 升转变，将输出在线的输出信号拉至较高输出电平。
[0007] 电平转换电路将具有较高输入电平及较低输入电平中的一者的输入信号转换成 具有较高输出电平及较低输出电平中的一者的输出信号。较高输出电平可大于或小于较高 输入电平。电平转换电路具有输入电路系统，该输入电路系统耦接至用于供应较高输入电 平的第一供应节点且具有用于接收输入信号的输入及耦接至用于传送输出信号的输出线 的输出。响应于输入信号的第一转变（从较高输入电平至较低输入电平或从较低输入电平 至较高输入电平），输入电路系统输出输出线上的暂态输出信号朝较高输入电平的上升转 变。输出控制电路系统亦耦接至输出线且耦接至用于供应较高输出电平的第二供应节点。 输出控制电路系统检测由输入电路系统提供的暂态输出信号的上升转变，且将至输出线的 输出信号拉至较高输出电平。
[0008] 本发明技术的发明者认识到现有技术中的泄漏问题倾向于在用其较高电压电平 小于供应至电路元件的供应电压的信号驱动电路元件的情况下发生。由于本发明技术的电 平转换电路中的输入电路系统耦接至用于供应较高输入电平而非较高输出电平的供应节 点，当输入信号高时，该输入信号将处于与用于输入电路系统的供应电压相同的电平处，且 因此无泄漏路径出现。然而，这意味着输入电路系统将输出较高输入电平的暂态输出信号， 而非电平转换电路所需的较高输出电平的输出信号。这不是问题，因为输出控制电路系统 然后可将输出信号拉至高达较高输出电平。输出控制电路系统可关断输出线的关键路径， 使得其不显著延迟输出信号。输入电路系统可直接耦接至输出线且因此可开始将输出线上 的信号拉向较高输入电平，且当输出控制电路系统检测到此情况时，输出控制电路系统可 将输出信号拉至较高输出电平。
[0009] 输入电路系统可以是响应于输入信号的第一转变输出输出线上的暂态输出信号 的上升转变（其可以是较高/较低输入电平之间的上升或下降转变）的任何电路系统。
[0010] 举例而言，输入电路系统可包含响应于输入信号自较低输入电平至较高输入电平 的上升转变输出暂态输出信号的上升转变的缓冲器。
[0011] 可替代地，输入电路系统可包含反相电路系统，以使得输入信号的第一转变是从 较高输入电平至较低输入电平的下降转变，该下降转变触发暂态输出信号的上升转变。反 相器可以是实施起来简单的且系电力及面积相对有效的。同时，与其他类型的电路相比，反 相器可提供相对小的延迟。
[0012] 响应于输入信号的第一转变，输入电路系统输出暂态输出信号的上升转变。另一 方面，针对输入信号在与第一转变相反的方向上的第二转变，输入电路系统可输出暂态输 出信号朝较低输入电平的下降转变。
[0013] 通常，较低输入电平可与较低输出电平相同。在此情况中，则由输入电路系统提供 的暂态输出信号的下降转变可将输出信号拉向较低输出电平。若需要不同于较低输入电平 的较低输出电平，则可提供进一步输出控制电路系统以检测由输入电路系统提供的暂态输 出信号的下降转变且然后响应于检测到下降转变将输出线拉至较低输出电平。
[0014] 在一个示例中，输入电路系统及输出控制电路系统可被布置以使得该输入电路系 统及该输出控制电路系统不是串联在输出线上的。输出控制电路系统上的输入电路系统可 独立地连接至输出线，以使得输入电路系统的输出可直接影响输出线的电平而不需要穿过 输出控制电路系统。
[0015] 在其中较低输入电平及较低输出电平相同的情况中，则输出控制电路系统可包含 用于将输出线拉至较高输出电平的上拉部分，但可不具有用于将输出线拉至较低输出电平 的下拉部分。
[0016] 电平转换电路可被布置为使得输出线处于与输入电路系统的输出相同的电平处。 因此，当输入电路系统输出转变时，则这直接影响输出线，且当输出控制电路系统将输出线 拉至较高输出电平时，则这影响输入电路系统的输出处的电平。
[0017] 在输入电路系统已开始暂态输出信号的上升转变之后，输出电路系统可将输出信 号拉至较高输出电平。
[0018] 可在输入信号与对应于经由输入电路系统的延迟的输出信号之间存在单级延迟。 输出控制电路系统不必显著影响输出信号相对于输入信号的延迟。
[0019] 在一个示例中，可提供隔离电路系统以响应于信号线上的暂态输出信号的上升转 变隔离输入电路系统与第一供应节点。这可用于加速输出信号的切换。通过隔离输入电路 系统与第一供应节点，一旦已检测到暂态输出信号的上升转变，输出控制电路系统便可更 快地将输出线拉至较高输出电平，因为输入电路系统不再尝试将输出信号拉至较高输入电 平。从而，通过移除输入电路系统的竞争，加速转变至较高输出电平。其他示例可省略隔离 电路系统并反而设定输入电路系统及输出控制电路系统中的晶体管的相对大小，以使得输 出控制电路系统即使在输入电路系统保持活动的情况下仍可克服输入电路系统的拉动。
[0020] 在一些情况中，电平转换电路可被布置为使得响应于输出线上的暂态输出信号的 上升转变，输出控制电路系统在隔离电路系统隔离输入电路系统与第一供应节点之前开始 将输出信号拉向较高输出电平。这确保输出控制电路系统在输入电路系统与第一供应节点 隔离之前已经是活动的，以使得至较高输出电平的切换将成功地持续。
[0021] 输出控制电路系统可具有耦接在输出线与第二供应节点之间的至少一个输出控 制晶体管。输出控制晶体管可响应于输出线上的暂态输出信号的上升转变在导电状态中操 作，且在输出线上的输出信号朝低输出电平或低输入电平的转变之后在较弱导电状态中操 作。布置输出控制电路系统的一种简单方式可以是提供输出控制晶体管作为P型晶体管且 亦提供使输出在线的信号反相的输出反相电路系统且提供反信号至P型输出控制晶体管 的栅极。这种布置提供具有相对较小电路面积及较少元件的输出控制电路系统的功能性。 使输出线上的信号反相的反相电路系统可例如是反相器，或接收额外控制信号的NAND栅 极，当控制信号具有值1时，这将使NAND栅极充当反相器，但当0将NAND栅极的输出钳制 (clamp)至1以禁用p型控制晶体管，从而不发生输出线的上拉。NAND栅极可例如用以实 现其中输出控制电路系统被禁用以节省动态切换电力的电力节省模式。
[0022] 除输出控制晶体管之外，输出控制电路系统亦可具有与在输出线与第二供应节点 之间的输出控制晶体管串联的截止晶体管。截止晶体管可接收输入信号且可响应于输入信 号的第一转变（触发暂态输出信号的上升转变的转变）在导电状态中操作且响应于输入信 号的反向转变在较弱导电状态中操作。截止晶体管用于当输出信号切换为低的时 加速性 能。输入电路系统可具有将输出信号拉至低输入电平的下拉部分。截止晶体管使电平转换 电路的电路设计简化，因为其移除对输出控制晶体管相对于输入电路系统的下拉部分中的 一个或多个晶体管的大小的约束。若不提供截止晶体管，则输入电路系统的下拉部分将必 须被调整大小以使得在将输出信号切换至较低输入电平时，该下拉部分可克服输出控制晶 体管的竞争拉力。截止晶体管通过当输出信号切换至较低输出电平时使第二供应节点与输 出线之间的导电路径中断来移除此约束，使得输入电路系统的下拉部分不面对来自输出控 制电路系统的竞争，而不管晶体管的相对大小如何。
[0023] 在一些情况中，输入电路系统可响应于不止一种类型的输入信号。举例而言，可能 存在全部需要电平偏移的若干种不同类型的控制信号，且可在这些不同信号之间共享相同 电平移位器以提供基于输入信号中的选定的一者生成的通用输出信号。举例而言，对于第 一及第二输入信号，输入电路系统可使该第一及第二输入信号中的一者优先于另一者，使 得当存在第一输入信号的第一转变时，则在输出在线输出暂态输出信号的上升转变。在第 一输入信号在与第一转变相反的方向上的第二转变之后，则输入电路系统可在存在第二输 入信号在较高输入电平与较低输入电平之间的一预定转变的情况下输出输出线上的暂态 输出信号的上升转变。从而，在第一输入信号已经历第二转变（转变在较高/较低输入电 平中的预定的一者）的情况下，第二输入信号将仅影响输出信号的状态。输出控制电路系 统可以相同方式起作用，而不管输入电路系统接收多少个输入信号，除非提供截止晶体管， 则可提供多个截止晶体管，每一截止晶体管对应于输入信号中的一者。
[0024] 电平转换电路可支持高于较高输入电平的较高输出电平，且亦支持低于较高输入 电平的较高输出电平。这不同于仅被设计为用于这些转换之一的诸多类型的电平转换电 路。当提供支持两种类型的转换的电路时，需要考虑更多问题，比如上面所描述的泄漏/延 迟问题，对于仅支持一个方向上的转换的电平转换电路而言不存在这些问题。
[0025] 从另一方面来看，本发明技术可提供一种包含上面所描述的电平转换电路的集成 电路。该集成电路可以是具有不同电力域的任何电路，其中要求较高域中的信号与较低域 中的信号之间的转换（在任一方向上）。
[0026] 电平转换电路可尤其对具有用于存储数据的存储器单元的存储器集成电路有用。 举例而言，存储器可具有不同电力节省操作模式，在这些模式中存储器可在较低或较高电 压等级处运作。用于存储器（比如，字线或虚设字线）的控制信号可基于来自不同电压域 的输入信号，且因此电平转换电路可用于将输入控制信号转换成适用于由存储器使用的电 力节省模式的电平处的控制信号。为允许用于可跨越不同电压电平的范围的存储器的电力 节省模式的灵活选择，本发明技术的电平转换电路可以是非常有用的，因为该电平转换电 路可在具有降低的电力消耗及改进的性能的情况下转换至较高及较低电压域两者，着对于 高性能存储器装置而言是重要的。
[0027] 在一个示例中，存储器集成电路可具有虚设字线，以及控制电路系统，该控制电路 系统用于响应于时序控制信号、基于在虚设字在线上传播的虚设字线信号控制存储器集成 电路内的操作的时序（比如，用于感测存储器的位线的感测放大器的停用）。电平转换电路 可用于将时序控制信号转换成虚设字线信号，以使得取决于由活动电力模式中的存储器使 用的较高电压电平，给定较高输入电平处的单个时序控制信号可转换成不同电压电平的虚 设字线信号。
[0028] 存储器集成电路可具有对应于存储器单元的不同行的字线，且每一字线可具有用 于断言字线上的字线信号以选择该行上的存储器单元的字线驱动器。电力闸控电路可响应 于闸控控制信号选择性地将字线驱动器耦接至电力供应节点，以使得可通过隔离字线驱动 器与电力供应节点来节省电力。由于至字线驱动的电力供应节点可处于不同于闸控控制信 号的电平处，因此本发明技术的电平电路可用以从闸控控制信号转换至具有所需电压等级 的输出信号，以供应至电力闸控电路。
[0029] 从另一方面来看，本发明技术可提供一种存储存储器编译器计算机程序的计算机 可读存储介质，该存储器编译器计算机程序用于控制计算机以从与存储器编译器计算机程 序相关联的存储器架构生成存储器装置的实例，该存储器架构指定电路元件的定义和定义 用于组合这些电路元件的规则的数据，使得所生成的实例指定包含如上所述的电平转换电 路的存储器装置。储介质可以是非暂态介质。
[0030] 存储器编译器可用于基于定义包括在存储器中的电路元件及用于组合这些电路 元件的规则生成存储器实例，以及由用户提供的定义待生成的存储器实例的性质（比如， 存储器阵列的大小）的要求规格。存储器编译器可被布置为在存储器示例中包括如上文所 讨论的电平转换电路。
[0031] 本发明技术亦可用于通过自动化设计工具提供用于包含在集成电路布图中的标 准单元的标准单元库。标准单元库可包括对应于如上所述的电平转换电路的单元。单元库 可存储在非暂态存储介质上。
[0032] 从另一方面来看，本发明技术提供一种用于响应于输入信号在输出线上生成输出 信号的电平转换电路，该输入信号具有较高输入电平及较低输入电平中的一者，且该输出 信号具有较高输出电平及较低输出电平中的一者；该电平转换电路包含：
[0033] 输入装置，其用于接收输入信号，该输入装置耦接至用于供应较高输入电平的第 一供应节点且具有耦接至输出线的输出，其中该输入装置被配置为在输出线输上出具有较 高输入电平及较低输入电平中的一者的暂态输出信号，且该输入装置被配置为响应于输入 信号在较高输入电平与较低输入电平之间的第一转变输出暂态输出信号朝较高输入电平 的上升转变；及
[0034] 输出控制装置，其用于检测输出线上的暂态输出信号的上升转变且响应于检测到 暂态输出信号的上升转变，将输出在线的输出信号拉至较高输出电平，该输出控制装置耦 接至输出线及用于供应较高输出电平的第二供应节点。
[0035] 从另一方面来看，本发明技术提供一种用于响应于输入信号在输出线上生成输出 信号的电平转换方法，该输入信号具有较高输入电平及较低输入电平中的一者，且该输出 信号具有较高输出电平及较低输出电平中的一者；该电平转换电路包含：
[0036] 接收输入信号；
[0037] 响应于输入信号在较高输入电平与较低输入电平之间的第一转变，在输出线上输 出暂态输出信号朝较高输入电平的上升转变；
[0038] 检测暂态输出信号的上升转变；及
[0039] 响应于检测到输出线上的暂态输出信号的上升转变，将输出线上的输出信号拉至 较高输出电平。
[0040] 本发明技术的其他方面、特征及优点将通过结合附图阅读的以下的【具体实施方式】 而成为明显的。
【附图说明】
[0041] 图1示意性地图示包含至少一个电平转换电路的存储器集成电路；
[0042] 图2及图3图示已知电平转换电路；
[0043] 图4示意性地图示根据本发明技术的电平转换电路的第一示例；
[0044] 图5及图6图示图4的电平转换电路的操作；
[0045] 图7至图10图示仿真结果，这些仿真结果示出了电平转换电路响应于输入信号生 成输出信号；
[0046] 图11示出电平转换电路的第二示例；
[0047] 图12图示用于编译包括电平转换电路的存储器示例的存储器编译器的示例；及
[0048] 图13图示使用包括对应于电平转换电路的标准单元的标准单元库的自动化集成 电路设计过程的示例。
【具体实施方式】
[0049] 图1示意性地图示具有被布置成行和列的存储器单元的阵列4的存储器集成电路 2。图1图示每列三个单元4及每行三个单元4,但将理解可在每列或行中提供其他数目个 单元。每一存储器单元包含形成锁存器（latch)的一对交叉耦接反相器6,该锁存器是双稳 态的且可处于以下状态：第一状态，其中第一反相器输出〇且第二反相器输出1 ;以及第二 状态，其中第一反相器输出1且第二反相器输出0。第一状态及第二状态可被认为分别表不 逻辑'0'及逻辑'1'，或反之亦然。
[0050] 每一单元列具有用于读取及写入至该列中的存储器单元的一对互补位线8(bl、 nbl)。每一单元4经由一对存取晶体管10连接至对应列的位线8,该对存取晶体管10的栅 极连接至对应于含有该单元的列的字线12。每一字线具有用于驱动字线12上的字线信号 的相关联的字线驱动器14。一组感测放大器/位线驱动器1 6连接至位线8,以用于在读取 操作期间感测位线8的状态且在写入操作期间输出待写入至位线8上的单元4的值。
[0051] 为读取选定存储器单元4的状态，对应单元行的字线12由用于该行的字线驱动器 14断言，接通选定行内的所有单元的控制晶体管10。这将选定单元6耦接至含有该选定单 元的列的对应位线8。感测放大器16检测包括选定单元的列的位线8的状态，且取决于位 线中的哪个为〇且位线中的哪个为1，可确定〇或1的单元状态。感测放大器16可通过感 测不同列的位线8来读取相同循环中的相同行中的多个单元。
[0052] 为写入至选定存储器单元4,再次断言对应行的字线，但此时位线驱动器16断言 至选定列的位线8上的'1'及'0'，且取决于位线中的哪个为0且哪个为1，此将使经断言 字线12与选定位线8的交叉点处的单元4被设定为'1'或'0'的单元状态。此外，有可能 通过断言具有待写入至对应单元4的值的不同列的多对位线8,写入至相同循环中的相同 行中多个单元4。
[0053] 将理解可使用其他类型的存储器架构，且存储器集成电路2可具有为简明起见未 在图1中示出的其他特征结构。
[0054] 除常规的字线12之外，存储器集成电路2具有用于控制存储器内的操作的时序的 虚设字线20。举例而言，为节省电力，希望当读取存储器单元时以尽可能少的时间操作活动 状态中的感测放大器16。时序控制信号22(ngtp)可用于触发读取过程的开始以启动感测 放大器16。然而，这在感测放大器16应停止感测位线8时可能是不明显的，举例而言，因 为这将取决于存储器阵列中的行中的单元数目、行数目，以及特定电路配置及由每一单元 提供的负载。因而，可提供虚设字线20以复制真实字线12。虚设字线20具有连接至虚设 字线20的负载电阻24,这些负载电阻24仿真由连接至真实字线12的真实单元4提供的 负载。在一些示例中，负载24可实际上包含与真实单元4相同的电路，而在其他示例中，至 单元4的不同电路布置可用以仿真单元的负载。当时序控制信号22输入至感测放大器16 以开始感测用于读取操作的位线8时，则时序控制信号22亦可被提供给虚设字线20,且虚 设字线信号可沿着虚设字线20且沿着虚设位线26向下传播至感测放大器16。当感测放大 器16接收沿着虚设位线26的信号时，则可假定已存在充足时间自位线8读取值且因此现 在可停用感测放大器16。通过以此方式使用虚设字线20,感测放大器16的操作可按比例 调整以适合不同大小的存储器阵列。然而，在一些情况中，可在不同电压域中操作的电路的 部分中生成至图1中示出的存储器阵列2的其余部分的时序控制信号22。从而，可提供电 平移位器30以将时序控制信号22转换成虚设字线20上的虚设字线信号。
[0055] 同时，字线驱动器14可具有用于选择性地隔离字线驱动器与电源VDDCE的相关联 的头晶体管32。通过以此方式闸控字线驱动器，可在不需要字线驱动器14时减小电力消 耗。然而，可在不同于存储器电路2使用的VDDCE域的电压域中生成用于控制头晶体管32 的控制信号34,且因此可提供电平移位器40以用于将控制信号34转换成施加至头晶体管 32的栅极的信号。
[0056] -般而言，如下所述的电平移位器30、40将处于较高输入电平VDDPE及较低输入 电平0中的一者处的输入信号转换成具有较高输出电平VDDCE及较低输出电平0中的一者 的输出信号。然而，将理解在一些实施例中，较低输出电平可不同于较低输入电平。
[0057] 图2示出已知电平转换电路的第一示例，该电平转换电路仅包含耦接在用于供应 较高输出电平VDDCE的供应轨52与用于提供较低输出电平（接地）的供应轨54之间的单 个反相器50。反相器50的输入接收输入信号（ngtp)且反相器的输出输出输出信号（dwl)。 然而，使用此方法，当较高输入电平VDDPE小于较高输出电平VDDCE时存在问题，因为当输 入信号高（VDDPE)时，则输入信号可仍低于反相器50的p型上拉晶体管56的阈值电压，且 因此反相器50的上拉晶体管56及下拉晶体管58可同时接通。当这两个晶体管皆接通时， 在高输出电压轨52与低输出电压轨54之间存在DC泄漏路径60,该DC泄漏路径60是不想 要的，因为该DC泄漏路径60浪费电力且可导致对电路的损坏。
[0058] 图3示出已知电平转换电路的第二示例，该电平转换电路通过在反相器50的两侧 提供额外两个反相器62来解决图2中的泄漏问题。反相器50与图2中的反相器相同。额 外反相器62的第一反相器处于输入（VDDPE)域中且使输入信号ngtp反相以提供反信号 gtp至反相器50。反相器62的第二反相器处于反相器50的输出处的输出（VDDCE)域中， 且仅使反相器50的输出反相回来，使得输入信号ngtp与输出信号dwl之间的关系与图2 中相同。尽管额外反相器62未完全移除当反信号gtp为1时可在反相器50中发生的DC 泄漏路径，但时序控制信号22在ngtp为0时处于活动状态且在ngtp为1时处于非活动状 态，且非活动状态比活动状态更经常发生。因而，通过使ngtp反相且供应gtp至反相器50， DC泄漏将在输入信号ngtp处于活动状态而不处于非活动状态时仅短时间地发生。从而，图 3的示例减少泄漏路径发生持续的时间量。然而，添加额外反相器62意味着与图2中的一 个反相器级延迟相比，现在在输入信号与输出信号之间存在三个反相器级延迟。该额外延 迟减慢存储器电路2对时序控制信号ngtp的响应，且因此并不适用于提供高性能存储器装 置。
[0059] 图4图示根据本发明技术用于解决这些问题的电平转换电路30的第一示例。电 平转换电路30包含输入电路系统70 (在此示例中以反相器的形式），该输入电路系统70具 有接收输入信号（时序控制信号ngtp)72的输入的以及连接至用于输出输出信号（虚设字 线信号dwl)的输出线74的输出。反相器70处于输入电力域（VDDPE域），以使得该反相器 70连接在用于供应较高输入电平（VDDPE)的供应轨74与用于提供较低输入电平（接地电 压）的供应轨76之间。这意味着在图2中示出的泄漏路径不会出现，因为当输入信号72 为高时，该输入信号72处于与供应至反相器70的较高电压电平VDDPE相同的电平处，且因 此反相器70的上拉晶体管78是不导电的。
[0060] 电平转换电路30也具有耦接至输出线74且处于输出电压域（VDDCE域）的输出 控制电路系统80。在输入反相器70开始将输出线74拉至较高输入电平VDDPE之后，输出 控制电路系统80用于将输出线74拉至较高输出电平VDDCE。输出控制电路系统80具有串 联布置在输出线74与用于供应VDDCE电平的供应轨87之间的p型输出控制晶体管82及 P型截止晶体管84。输出控制晶体管82的栅极端子连接至由使输出线74上的信号反相的 反相器86获得的反信号。截止晶体管84的栅极连接至输入信号72 (ngtp)。
[0061] 电平转换电路30还具有耦接在VDDPE供应轨74与输入反相器70之间的隔离晶 体管90。提供另一反相器92,该反相器92使输出控制电路系统80的反相器86的输出反 相且供应反信号至隔离晶体管90的栅极。隔离晶体管90用于一旦输入反相器70将输出 信号74切换至VDDPE电平便截止对输入反相器70的供应，以使得该输入反相器70不与将 输出信号拉至VDDCE电平的输出控制电路系统80竞争。VDDPE域中的晶体管被偏至偏压 vnwp且VDDCE域中的晶体管82、84被偏至偏压vnwc〇
[0062] 图5及图6图示图4的电平转换电路30的操作的示例。图5示出输入信号72从 较低输入电平（〇)切换至较高输入电平（1或VDDPE)的情况。这关断反相器70的上拉晶 体管且接通下拉晶体管100。由于上拉晶体管78是关断的，因此不存在泄漏路径。下拉晶 体管100将输出线74拉至接地电平（较低输入电平），在此情况中该接地电平与较低输出 相同，且因此输出信号dwl为0。反相器86使输出信号电平反相以生成VDDCE电平（1)的 信号，该信号施加至输出控制晶体管82的栅极，切断输出控制晶体管82。反相器92使来自 反相器86的信号再次反相，以生成接通隔离晶体管90的接地电平（0)信号。
[0063] 如在图6中所示，当输入信号ngtp切换为低时，则这接通上拉晶体管78且关断下 拉晶体管100。在隔离晶体管90当前为接通的时，则输出线74被拉至较高输入电平VDDPE。 这意味着反相器86将其输出切换为低，接通输出控制晶体管82。由于输入信号已变低且截 止晶体管84为p型晶体管，则截止晶体管接通，且因此在VDD CE轨87与输出线74之间存 在导电路径，以将输出信号拉至较高输出电平VDDCE。从而，由输入电路系统70提供于输 出线74上的VDDPE电平是瞬态（暂态）输出信号且输出控制电路系统80然后将输出信号 74拉至所要求的较高输出电平VDDCE。反相器92响应于由反相器86提供的信号将其输出 切换为高的（1)，且这切断了隔离晶体管90,以隔离反相器70与较高输入电平74 (VDDPE)。 这意味着输入反相器70将停止与输出控制电路系统80竞争，使得输出控制晶体管82及截 止晶体管84可更快速地将输出信号拉至VDDCE电平。
[0064] 当输入信号ngtp稍后再次切换为高的时，则如在图5中所图示，这将关断截止晶 体管84,以使得输出控制电路系统80不与输入反相器70的下拉晶体管100竞争，允许输出 线74上的输出信号更快速地转变为低的。
[0065] 从而，此电路允许输出信号对输入信号的改变的更快响应，同时避免图2中示出 的泄漏问题。由于输入反相器70处于输入域VDDPE中，则不出现泄漏问题。然而，由于输 入反相器70直接连接至输出线且输出控制电路系统80在输入反相器70开始将输出线拉 高之后开始生效，这允许比图3中小的延迟。
[0066] 尽管图4示出了其中输入电路系统70为反相器的示例，但在其他情况中，输入电 路系统可为另一电路，如提供输入信号72与输出信号74之间的非反相关系的缓冲器。同 时，在一些情况中，可省略截止晶体管84,而是输入反相器70的下拉晶体管100可被调整大 小以使得该下拉晶体管100足够强固以克服输出控制晶体管82的拉力而无需截止晶体管 84。类似地，若输出控制晶体管82被调整大小使得该输出控制晶体管足够强固以克服输入 反相器70的上拉晶体管78的拉力，则可省略隔离晶体管90。然而，提供截止晶体管84及 隔离晶体管90通过消除对晶体管大小的约束且允许较小晶体管用于晶体管78、100、82来 使得电路设计更加容易且使电力更有效。
[0067] 在图4至图6中示出的示例可对用于控制在图1中示出的存储器中的虚设字线的 电平移位器30是有用的。然而，此实施例亦可用于（包括在不同于存储器电路的集成电路 中的）其他应用。
[0068] 图7至图10示出了仿真结果，这些仿真结果图示使用图4的电平移位器响应于 输入信号ngtp生成输出信号dwl。图7图示其中较高输入电平VDDPE小于较高输出电平 VDDCE的示例。响应于输入信号的下降转变110,输入反相器70开始在图7中的曲线部分 112处将输出信号拉至VDDPE电平，但然后输出电路系统80检测到输出信号至VDDPE的上 升转变且在部分114处将输出信号拉至高达VDDCE。响应于输入信号的上升边缘转变116， 输入反相器70的下拉晶体管100在部分118处将输出信号拉至接地。
[0069] 另一方面，图8示出其中较高输入电平VDDPE大于较高输出电平VDDCE的示例。再 次地，回应于下降边缘转变110,输入反相器70开始在部分112处将输出信号拉至VDDPE， 但然后输出控制电路系统在部分114处开始生效以将输出信号往回拉至VDDCE。响应于输 入信号的上升边缘转变116,晶体管100在部分118处将输出信号拉低。
[0070] 在图7及图8的模拟中，当与图2的已知电路相比时，泄漏电流如下：
[0071]
[0072] 从而，当从较低电压域转换至较高电压域时，图2的DC泄漏路径被消除，且泄漏电 流的量在图4的示例中与图2相比要小得多（减少至1/1000)，而当输入电压域高于输出电 压域时，并不显著影响泄漏的量。如图7及图8中所示，图4的电平转换电路能够从较低域 转换至较高域，且反之亦然。
[0073] 图9及图10图示在其中电平转换电路在100°C处操作的情况中执行超过5000次 迭代的蒙特卡罗模拟结果。图9及图10分别图示类似于图7及图8的趋势。
[0074] 图11图示可用于生成用于图1中示出的头晶体管32的控制信号的电平移位器40 的第二示例。图11中与图4中相同的元件用相同标号示出。如在图4中，存在输入反相器 170,但在图11中，输入反相器170接收多个输入信号而非如在图4中仅接收一个输入信 号。输入信号包括驻留信号140,及两个控制信号142、144。驻留信号用于将电平转换电路 置于省电模式。当驻留信号（ret) 140为高时，晶体管150将输出线74拉低。图4的反相 器86、92替换为接收驻留信号140的反相版本（nret)的NAND栅极186、192。当驻留信号 为高以使电路处于省电（驻留）模式时，nret为低，将NAND栅极186、192的输出钳制在1 处，使得输出控制晶体管82及隔离晶体管90保持关断以减小动态切换泄漏。
[0075] 另一方面，当驻留信号140为低时，则电平转换电路40根据两个控制信号142、144 的状态切换输出线74上的输出信号。两个控制信号142、144可以是任何控制信号，但在一 个示例中，这些控制信号可以是用于启动存储器的不同读取/写入端口的控制信号。当启 动一个端口时，则可断言一个控制信号142、144,且解除断言另一个控制信号，而若两个端 口都是活动的，则可断言控制信号142、144两者。在图11的示例中，第一控制信号142优 先，以使得若控制信号142为低，则切断下拉晶体管160且上拉晶体管162接通以将输出信 号74拉至VDDPE。在此状态中，第二控制信号144不影响输出信号74的电平。另一方面， 当第一控制信号142为高时，则下拉晶体管160接通且上拉晶体管162关断，且然后如分别 由上拉晶体管164及下拉晶体管166控制的，输出信号74在第二控制信号144为低的情况 下拉至VDDPE电平或在第二控制信号144为高的情况下拉至接地电平。从而，图11中的输 入反相器170如在图4中输出VDDPE或接地，但是响应于更大数目的控制信号。
[0076] 两个截止晶体管84-1、84_2被提供在输出控制电路系统80中，每一截止晶体管由 控制信号142、144中的一者控制。当控制信号142、144两者为高时，截止晶体管隔离输出线 74与输出控制晶体管82,指示反相器170的下拉部分160、166是活动的，以加速将输出线 74拉低。否则，输出控制电路系统以与图4至图6相同的方式起作用以检测输出线74上的 暂态输出信号的上升转变且经由输出控制晶体管82将输出信号拉至VDDCE轨86的VDDCE 电平。隔离晶体管90以与图4至图6相同的方式起作用以隔离输入反相器170与VDDPE 轨74。
[0077] 图11与图4的不同之处也在于提供一对反相器200以使输出线74上的信号反相 以生成用于图1中的头晶体管32的头控制信号。提供了反相器，因为在此实施例中用于头 32的头控制信号对应于控制信号142、144的非反相值，并非置于输出线74上的反相值。然 而，在其他实施例中，有可能移除反相器200且替代地使用相对于（一个或多个）输入信号 反相的输出信号。同时，若需要，则两个反相器200可被替换为具有较宽晶体管的反相器。
[0078] 可以不同制程节点（processnode)(比如，16nm或10nm制程节点）来制造上文论 述的电平转换电路。用于电平转换电路中的晶体管可以是各种类型的，例如场效应晶体管 (FET)、双极结晶体管（BJT)、互补金属氧化物半导体晶体管（CMOS)、FinFET或NanoFET。
[0079] 图12图示用于根据存储在可记录媒体上的指定存储器架构302编译存储器示例 的存储器编译器300的示例。将由用户提供的⑶I输入304提供给存储器编译器300以指 定待生成的存储器示例的性质，比如，存储器阵列中的行及列的数目、存储器阵列的多任务 布置、以及各种可选特征结构（比如，电力闸控、待支持的嵌入式自测试（BIST)模式等）的 选择。存储器编译器300被提供作为在通用计算机306上执行的软件程序。可扩展先前技 术中已知的存储器编译器300,以使得这些存储器编译器300可在存储器实例中包括如在 上文的实施例中图示的至少一个电平转换电路。
[0080] 图13示出了标准单元库400的示例，该标准单元库400被提供于记录介质上且存 储定义可用以使用自动设计过程生成集成电路布图的标准单元的数据。所生成的集成电路 可用于任何目的（不限于存储器）。自动设计程序在通用计算机402上执行。用户指定待 设计的集成电路的功能要求404。设计程序执行放置步骤以生成其中来自标准单元库400 的各个标准单元408处于电路布图中的单元放置406。执行路由步骤以生成其中添 加放置 406中的不同单元之间的各个互连412的经路由设计410。执行验证/输出步骤以核查所 生成的设计是否实际上满足由用户指定的功能要求404,且然后可输出集成电路布图414。 上文论述的电平转换电路可被包括在单元库400中作为标准单元，以使得这些电平转换电 路可被包括在集成电路布图中。
[0081] 尽管在本文中已参考附图详细地描述本发明的示意性实施例，但应理解本发明不 限于这些精确实施例，且本领域技术人员可在不背离如由所附权利要求定义的本发明的范 围及精神的情况下对这些精确实施例做出各种变化及修改。
【主权项】
1. 一种用于响应于输入信号在输出线上生成输出信号的电平转换电路，所述输入信号 具有较高输入电平及较低输入电平中的一者，且所述输出信号具有较高输出电平及较低输 出电平中的一者；所述电平转换电路包括： 输入电路系统，该输入电路系统耦接至用于供应所述较高输入电平的第一供应节点且 具有用于接收所述输入信号的输入及耦接至所述输出线的输出，其中，所述输入电路系统 被配置为在具有所述较高输入电平及所述较低输入电平中的一者的所述输出线上输出暂 态输出信号，且所述输入电路系统被配置为响应于所述输入信号在所述较高输入电平与所 述较低输入电平之间的第一转变输出所述暂态输出信号朝所述较高输入电平的上升转变； 以及 输出控制电路系统，该输出控制电路系统耦接至所述输出线及用于供应所述较高输 出电平的第二供应节点，且被配置为检测所述输出线上的所述暂态输出信号的所述上升转 变，且响应于检测到所述暂态输出信号的所述上升转变，将所述输出线上的所述输出信号 拉至所述较高输出电平。2. 如权利要求1所述的电平转换电路，其中，所述输入电路系统包括反相电路系统且 所述输入信号的所述第一转变包括从所述较高输入电平朝所述较低输入电平的下降转变。3. 如权利要求1所述的电平转换电路，其中，响应于所述输入信号在所述较高输入电 平与所述较低输入电平之间在与所述第一转变相反的方向上的第二转变，所述输入电路系 统被配置为输出所述暂态输出信号朝所述较低输入电平的下降转变。4. 如权利要求1所述的电平转换电路，其中，所述较低输入电平与所述较低输出电平 相同。5. 如权利要求1所述的电平转换电路，包括隔离电路系统，该隔离电路系统被配置为 响应于所述输出线上的所述暂态输出信号的所述上升转变隔离所述输入电路系统与所述 第一供应节点。6. 如权利要求5所述的电平转换电路，其中，响应于所述输出线上的所述暂态输出信 号的所述上升转变，所述输出控制电路系统被配置为在所述隔离电路系统隔离所述输入电 路系统与所述第一供应节点之前开始将所述输出线上的所述输出信号拉至所述较高输出 电平。7. 如权利要求1所述的电平转换电路，其中，所述输出控制电路系统包括耦接在所述 输出线与所述第二供应节点之间的输出控制晶体管； 其中，所述输出控制晶体管被配置为响应于所述输出线上的所述暂态输出信号的所述 上升转变在导电状态中运作，且响应于所述输出线上的所述输出信号朝所述低输出电平或 所述低输入电平的转变在较弱导电状态中运作。8. 如权利要求7所述的电平转换电路，其中，所述输出控制晶体管包括p型晶体管； 所述输出控制电路系统包括被配置为使所述输出线上的所述信号反相的输出反相电 路系统；及 所述输出控制晶体管的栅极端子耦接至所述输出反相电路系统的输出。9. 如权利要求7所述的电平转换电路，其中，所述输出控制电路系统还包括与所述输 出控制晶体管平行地耦接在所述输出线与所述第二供应节点之间的截止晶体管； 其中，所述截止晶体管被配置为响应于所述输入信号的所述第一转变在导电状态中运 作，且响应于所述输入信号在与所述第一转变相反的方向上的第二转变在较弱导电状态中 运作。10. 如权利要求1所述的电平转换电路，其中，所述输入电路系统具有用于接收第一输 入信号的第一输入及用于接收第二输入信号的第二输入； 其中，所述输入电路系统被配置为响应于所述第一输入信号的所述第一转变输出所述 输出线上的所述暂态输出信号的所述上升转变；以及 在所述第一输入信号在与所述第一转变相反的方向上的第二转变之后，所述输入电路 系统被配置为响应于所述第二输入信号在所述较高输入电平与所述较低输入电平之间的 预定转变输出所述输出线上的所述暂态输出信号的所述上升转变。11. 如权利要求1所述的电平转换电路，其中，所述电平转换电路支持高于所述较高输 入电平的所述较高输出电平，且亦支持低于所述较高输入电平的所述较高输出电平。12. -种包括如权利要求1所述的电平转换电路的集成电路。13. 如权利要求12所述的集成电路，其中，所述集成电路包括一存储器集成电路，所述 存储器集成电路包括用于存储数据的多个存储器单元。14. 如权利要求13所述的集成电路，其中，所述存储器集成电路包括虚设字线及控制 电路系统，所述控制电路系统被配置为响应于时序控制信号基于在所述虚设字线上断言的 虚设字线信号控制所述存储器集成电路内的操作的时序；以及 所述电平转换电路的输入信号包括所述时序控制信号，且所述电平转换电路的输出信 号包括所述虚设字线信号。15. 如权利要求13所述的集成电路，其中，所述存储器集成电路包括：字线、被配置为 断言所述字线上的字线信号的字线驱动器、以及被配置为响应于闸控控制信号将所述字线 驱动器选择性地耦接至电力供应节点的电力闸控电路；以及 所述电平转换电路的输入信号包括所述闸控控制信号，且所述电平转换电路的输出信 号被供应至所述电力闸控电路。16. -种存储存储器编译器计算机程序的计算机可读存储介质，所述存储器编译器计 算机程序用于控制计算机从与所述存储器编译器计算机程序相关联的存储器架构生成存 储器设备的实例，所述存储器架构指定电路元件的定义和定义用于组合所述电路元件的规 则的数据，以使得所生成的实例指定包括如权利要求1所述的电平转换电路的存储器装 置。17. -种存储标准单元库的计算机可读存储介质，所述标准单元库包括定义用于包括 在集成电路布图中的多个标准单元的信息，所述多个标准单元包括与如权利要求1所述的 电平转换电路相对应的电平转换标准单元。18. -种用于响应于输入信号在输出线上生成输出信号的电平转换电路，所述输入信 号具有较高输入电平及较低输入电平中的一者，且所述输出信号具有较高输出电平及较低 输出电平中的一者；所述电平转换电路包括： 输入装置，其用于接收所述输入信号，所述输入装置耦接至用于供应所述较高输入电 平的第一供应节点且具有耦接至所述输出线的输出，其中所述输入装置被配置为在具有所 述较高输入电平及所述较低输入电平中的一者的所述输出线上输出暂态输出信号，且所述 输入装置被配置为响应于所述输入信号在所述较高输入电平与所述较低输入电平之间的 第一转变输出所述暂态输出信号朝所述较高输入电平的上升转变；以及 输出控制装置，其用于检测所述输出线上的所述暂态输出信号的所述上升转变且响应 于检测到所述暂态输出信号的所述上升转变，将所述输出线上的所述输出信号拉至所述较 高输出电平，所述输出控制装置耦接至所述输出线及用于供应所述较高输出电平的第二供 应节点。19. 一种用于响应于输入信号在输出线上生成输出信号的电平转换方法，所述输入信 号具有较高输入电平及较低输入电平中的一者，且所述输出信号具有较高输出电平及较低 输出电平中的一者；所述电平转换电路包括： 接收所述输入信号； 响应于所述输入信号在所述较高输入电平与所述较低输入电平之间的第一转变，在所 述输出线上输出暂态输出信号朝所述较高输入电平的上升转变； 检测所述暂态输出信号的所述上升转变；以及 响应于检测到所述输出线上的所述暂态输出信号的所述上升转变，将所述输出线上的 所述输出信号拉至所述较高输出电平。
【专利摘要】本公开涉及电平转换电路及方法，提供了一种用于响应于具有较高输入电平及较低输入电平中的一者的输入信号生成具有较高输出电平及较低输出电平中的一者的输出信号的电平转换电路。该电平转换电路具有输入电路系统，该输入电路系统响应于输入信号在较高输入电平与较低输入电平之间的转变，输出线上的暂态输出信号朝较高输入电平的上升转变。输出控制电路系统检测暂态输出信号的上升转变且将输出信号拉至较高输出电平。这种布置允许在不存在DC泄漏路径的情况下进行快速电平转换。
【IPC分类】H03K19/0175, G11C16/10
【公开号】CN104883176
【申请号】CN201510089786
【发明人】安迪·旺坤·陈, 张耀强
【申请人】Arm 有限公司
【公开日】2015年9月2日
【申请日】2015年2月27日
【公告号】US20150244371