一种接口电路及其中的输出电路的制作方法

一种接口电路及其中的输出电路的制作方法
【专利说明】
【技术领域】
[0001]本发明涉及电路设计技术领域，特别涉及一种利用高电压增强低电压信号工作速度的接口电路及其中的输出电路。
【【背景技术】】
[0002]现有芯片接口中有要求输出低压信号，而芯片内电源电压却为高压，因而通常需要通过LDO(low dropout regulator，低压差线性稳压器)产生一个低压电源供给接口使用，在成本或封装等限制条件下，又要求使用无电容型低压差线性稳压器，该类型电路产生的低压电源较低的供给能力限制了接口输出波形的上升沿速度，如图1所示，其为现有技术的一种使用无电容型低压差线性稳压器提供电源的芯片接口的输出信号波形图，其输出信号OUT的上升沿速度极为缓慢，这会使得接口信号工作速度无法提高。
[0003]因此，有必要提供一种改进的技术方案来解决上述问题。
【
【发明内容】
】
[0004]本发明的目的在于提供一种接口电路及中的输出电路，其可以提高输出信号的上升沿速度，从而提高接口信号的工作速度。
[0005]根据本发明的一个方面，本发明提供一种接口电路中的输出电路，其包括输出驱动电路、上拉开关和短脉冲发生器。所述输出驱动电路包括第一驱动开关和第二驱动开关，所述第一驱动开关和第二驱动开关依次串联于第一电压源和接地端之间，第一驱动开关和第二驱动开关之间的连接节点作为所述输出驱动电路的输出端与所述输出电路的输出端OUT相连，第一驱动开关的控制端和第二驱动开关的控制端均与输入信号相连，当所述输入信号为第一逻辑电平时，其控制第一驱动开关导通，且控制第二驱动开关关断；当所述输入信号为第二逻辑电平时，其控制第一驱动开关关断，且控制第二驱动开关导通。所述上拉开关连接于第二电压源和输出端OUT之间，当上拉开关关断时，第二电压源和输出端OUT之间的连接中断；当上拉开关导通时，第二电压源和输出端OUT之间的连接连通。所述短脉冲发生器的输入端与所述输入信号相连，其输出端与所述上拉开关的控制端相连，所述短脉冲发生器用于基于所述输入信号产生并输出短时脉冲信号给所述上拉开关的控制端，当所述输入信号由第二逻辑电平跳变为第一逻辑电平时，所述短脉冲发生器输出的短时脉冲使上拉开关短时导通，此时，由第二电压源快速拉高输出端OUT的电压，其中，所述第二电压源的电压值大于所述第一电压源的电压值。
[0006]进一步的，所述第一驱动开关为PMOS晶体管，所述第二驱动开关为NMOS晶体管。
[0007]进一步的，所述短脉冲发生器包括延迟单元和异或逻辑单元，所述延迟单元的输入端与短脉冲发生器的输入端相连，所述延迟单元的输出端与异或逻辑单元的一个输入端相连，所述异或逻辑单元的另一个输入端与所述短脉冲发生器的输入端相连，所述异或逻辑单元的输出端与所述短脉冲发生器的输出端相连。
[0008]进一步的，所述输出电路还包括第一驱动开关逻辑控制电路和第二驱动开关逻辑控制电路。所述第一驱动开关逻辑控制电路包括依次连接于输入信号和第一驱动开关的控制端之间的延迟器和反相器；所述第二驱动开关逻辑控制电路包括依次连接于输入信号和第二驱动开关的控制端之间的延迟器和反相器。
[0009]进一步的，所述输出电路还包括使能控制电路，所述使能控制电路基于输出端OUT的电压输出一组使能控制信号。所述上拉开关包括若干个并联于所述第二电压源和输出端OUT之间的开关单元，其中，每个开关单元均包括一个使能端口和一个控制端口，每个开关单元的使能端口与所述一组使能控制信号中对应的一个使能控制信号相连，该使能控制信号用于控制与其对应的开关单元是否工作；每个开关单元的控制端口均与所述短时脉冲信号相连，在一个开关单元工作时，所述短时脉冲信号控制该开关单元导通或关断。
[0010]进一步的，当所述输出端OUT的上冲电压大于预先设定的参考电压时，所述使能控制电路输出的一组使能控制信号使上拉开关中工作的开关单元的个数较少，从而降低第二电压源对输出端OUT的上拉能力；当所述输出端OUT的上冲电压小于预先设定的参考电压时，所述使能控制电路输出的一组使能控制信号使上拉开关中工作的开关单元的个数增加，从而增大第二电压源对输出端OUT的上拉能力。
[0011]进一步的，每个开关单元均包括依次连接于所述第二电压源和输出端OUT之间的第一开关和第二开关，所述第一开关的控制端作为该开关单元的使能端口，所述第二开关的控制端作为该开关单元的控制端口。当第一开关关断时，该开关单元不工作，当第一开关导通时，该开关单元工作；当第一开关导通时，若第二开关K2导通，则该开关单元导通，若第一开关关断，则该开关单兀关断。
[0012]进一步的，所述第一开关和第二开关均为PMOS晶体管；或所述第二开关和第二开关均为NMOS晶体管。
[0013]根据本发明的另一个方面，本发明提供一种接口电路，其包括低压差线性稳压器和输出电路，所述低压差线性稳压器基于第二电压源输出第一电压源。其中，所述输出电路包括输出驱动电路、上拉开关和短脉冲发生器。所述输出驱动电路包括第一驱动开关和第二驱动开关，所述第一驱动开关和第二驱动开关依次串联于第一电压源和接地端之间，第一驱动开关和第二驱动开关之间的连接节点作为所述输出驱动电路的输出端与所述输出电路的输出端OUT相连，第一驱动开关的控制端和第二驱动开关的控制端均与输入信号相连，当所述输入信号为第一逻辑电平时，其控制第一驱动开关导通，且控制第二驱动开关关断；当所述输入信号为第二逻辑电平时，其控制第一驱动开关关断，且控制第二驱动开关导通。所述上拉开关连接于第二电压源和输出端OUT之间，当上拉开关关断时，第二电压源和输出端OUT之间的连接中断；当上拉开关导通时，第二电压源和输出端OUT之间的连接连通。所述短脉冲发生器的输入端与所述输入信号相连，其输出端与所述上拉开关的控制端相连，所述短脉冲发生器用于基于所述输入信号产生并输出短时脉冲信号给所述上拉开关的控制端，当所述输入信号由第二逻辑电平跳变为第一逻辑电平时，所述短脉冲发生器输出的短时脉冲使上拉开关短时导通，此时，由第二电压源快速拉高输出端OUT的电压，其中，所述第二电压源的电压值大于所述第一电压源的电压值。
[0014]进一步的，所述低压差线性稳压器为无电容型低压差线性稳压器，所述第二电压源为接口电路所在芯片的内电源。
[0015]与现有技术相比，本发明在现有接口电路的输出电路的基础上，通过接口电路内原有的高压电源来加快输出信号的上升沿的上升，以提高输出电路的上拉驱动能力，从而使输出信号的上升沿速度以及接口信号的工作速度大幅提高。
【【附图说明】】
[0016]为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中:
[0017]图1现有技术的一种使用无电容型低压差线性稳压器提供电源的接口电路的输出信号波形图；
[0018]图2为本发明在一个实施例中的接口电路中的输出电路的电路示意图；
[0019]图3为图2所示的输出电路中各节点的信号波形图。
【【具体实施方式】】
[0020]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本发明作进一步详细的说明。
[0021]此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
[0022]请参考图2所示，其为本发明在一个实施例中的接口电路中 的输出电路的电路示意图。图2中的接口电路中的输出电路包括输出驱动电路210、上拉开关220和短脉冲发生器 230。
[0023]所述输出驱动电路210包括第一驱动开关212和第二驱动开关214，所述第一驱动开关212和第二驱动开关214依次串联于第一电压源VDD和接地端GND之间，第一驱动开关212和第二驱动开关214之间的连接节点O作为所述输出驱动电路210的输出端与所述输出电路的输出端OUT相连，第一驱动开关212的控制端和第二驱动开关214的控制端均与输入信号DIN相连。所述输入信号DIN控制第一驱动开关212和第二驱动开关214交替导通，比如，当所述输入信号DIN为第一逻辑电平时，其控制第一驱动开关212导通，且控制第二驱动开关214关断；当所述输入信号DIN为第二逻辑电平时，其控制第一驱动开关212关断，且控制第二驱动开关214导通，所述输出驱动电路210的作用为将输入信号DIN转换为以第一电压源VDD为基准的低压输出信号。
[0024]在图2所示的实施例中，所述第一驱动开关212为PMOS (P-Channel Metal OxideSemiconductor)晶体管 MP1，所述第二驱动开关 214 为 NMOS(N-Channel Metal OxideSemiconductor)晶体管MNl，PMOS晶体管MPl的源极与第一电压源VDD相连，PMOS晶体管MPl的漏极与NMOS晶体管丽I的漏极相连，NMOS晶体管丽I的源极与接地端GND相连，PMOS晶体管MPl的栅极作为第一驱动开关212的控制端，NMOS晶体管MNl的栅极作为第二驱动开关214的控制端。图2中的输出电路还包括第一驱动开关逻辑控制电路240和第二驱动开关逻辑控制电路250，所述第一驱动开关逻辑控制电路240包括依次连接于输入信号DIN和第一驱动开关212的控制端之间的两个延迟器和一个反相器；所述第二驱动开关逻辑控制电路250包括依次连接于输入信号DIN和第二驱动开关212的控制端之间的两个延迟器和一个反相器，这样可以使得输入信号DIN的逻辑电平与输出信号OUT的逻辑电平一致，即当输入信号DIN为高电平时，输出信号OUT为高电平，当输入信号DIN为低电平时，输出信号OUT为低电平。
[0025]所述上拉开关220连接于第二电压源VDDD和输出端OUT之间，其中，所述第二电压源VDDD的电压值大于所述第一电压源VDD的电压值，当上拉开关220关断时，第二电压源VDDD和输出端OUT之间的连接中断，输出端OUT的电压等于第一驱动开关212和第二驱动开关214之间的连接节点O的电压；当上拉开关220导通时，第二电压源VDDD和输出端OUT之间的连接连通以形成上拉电路，由第二电压源VDDD拉高输出端OUT的电压。
[0026]所述短脉冲发生器230的输入端与输入信号DIN相连，其输出端与所述上拉开关220的控制端相连，所述短脉冲发生器230用于基于所述输入信号DIN产生并输出短时脉冲信号给所述上拉开关220的控制端，当所述输入信号DIN由第二逻辑电平跳变为第一逻辑电平时，所述短脉冲发生器230输出的短时脉冲使上拉开关220短时导通，此时，由第二电压源VDDD拉高输出端OUT的电压，其余时间，所述短脉冲发生器230输出的短时脉冲信号使上拉开关220关断，其中，输入信号DIN的第一逻辑电平是控制第一驱动开关212导通，控制第二驱动开关214关断的逻辑电平；输入信号DIN的第二逻辑电平是控制第一驱动开关212关断，控制第二驱动开关214导通的逻辑电平。短时脉冲的持续时间可以根据需要设计，其与在第二电压源VDDD参与上拉输出端OUT的情况下，输出端OUT的上升沿的上升速度有关。
[0027]在图2所示的实施例中，所述短脉冲发生器230包括延迟单元232和异或逻辑单元234。所述延迟单元232的输入端与短脉冲发生器230的输入端相连，其输出端DID与异或逻辑单元234的一个输入端相连，所述异或逻辑单元234的另一个输入端与所述短脉冲发生器230的输入端相连，所述异或逻辑单元234的输出端与所述短脉冲发生器230的输出端DIP相连，在图2所示的实施例中，所述延迟单元230包括依次连接于延迟单元230的输入端和输出端之间的三个延迟器。从图2中可看出短时脉冲的持续时间由延迟单元232的延时时间决定，通过调整延迟单元32的延迟时间可以决定短时脉冲的持续时间。
[0028]需要说明的是，所述短脉冲发生器230也可由其他逻辑电路组成，只要其能够实现在所述输入信号DIN由第二逻辑电平跳变为第一逻辑电平时，所述短时脉冲发生器230输出的短时脉冲信号使上拉开关220短时导通即可。
[0029]请参考图3所示，其为在一个实施例中，图2所示的输出电路中各节点的信号波形图。其中，DIN为输入信号DIN的波形图，该输入信号DIN的第一逻辑电平为高电平，第二逻辑电平为低电平；DID为延迟单元232输出的延迟信号的波形，其为延迟单元232将输入信号DIN延迟At时间后得到的信号；DIP为短脉冲发生器230输出的短时脉冲信号的波形，其为异或逻辑单元234将信号DIN和信号DID进行异或逻辑后得到的信号，所述短脉冲发生器230在输入信号DIN由低电平跳变为高电平时产生高电平短时脉冲DIP，且在输入信号DIN由高电平跳变为低电平时也产生高电平短时脉冲DIP，该高电平的持续时间为延迟单元232的延迟时间△ t (其小于输入信号DIN的高电平持续时间)；0UT为输出电路的输出信号的波形，当输入信号DIN为高电平时，输出信号OUT为高电平，当输入信号DIN为低电平时，输出信号OUT为低电平，且在输入信号DIN由低电平跳变为高电平时，形成快速上升沿及随后的上冲。
[0030]为了便于理解本发明，以下结合图3具体介绍图2所示的输出电路的工作过程。
[0031]当输入信号DIN由低电平跳变为高电平时，第一驱动开关212导通、第二驱动开关214关断，输出信号OUT由低电平跳变为高电平(即产生上升沿)。此时，短脉冲发生器230输出高电平短时脉冲信号DIP，该高电平短时脉冲信号DIP使上拉开关220导通，从而使第二电压源VDDD拉高输出端OUT的电压，最终使输出信号OUT形成如图3所示的快速上升沿及随之而来的上冲；在高电平短时脉冲信号DIP结束时，上拉开关220关断，随后，输出信号OUT的电压回落至第一电压源VDD的电压。
[0032]当输入信号DIN由高电平跳变为低电平时，第一驱动开关212关断、第二驱动开关214导通，输出信号OUT由高电平跳变为低电平。需要说明的是，此时，短脉冲发生器230也输出高电平短时脉冲信号DIP，该高电平短时脉冲信号DIP使上拉开关220导通，但是，由于此时第二驱动开关214导通，使输出端OUT与接地端GND相连，因此，第二电压源VDDD对输出端OUT的上拉影响可忽略。
[0033]综上可知，本发明中的接口电路中的输出电路在现有技术的基础上，基于输入信号DIN产生一个短时脉冲信号，该短时脉冲信号在输出电路的输出信号OUT为上升沿时，打开一路上拉电路，由第二电压源VDDD拉高输出信号OUT的上升沿速度，以提高输出电路的上拉驱动能力，从而使输出信号OUT的上升沿速度以及接口信号的工作速度大幅提高。在一个实施例中，图2中的第二电压源VDDD为接口电路所在芯片内原有的高压电源，第一电压源VDD为一低压差线性稳压器基于第二电压源VDDD输出的低压电源，该低压差线性稳压器为无电容型低压差线性稳压器。
[0034]需要特别说明的是，由于本发明最终的输出信号OUT会形成如图3所示的快速上升沿及随之而来的上冲，且考虑到输出信号OUT在不同电容负载下形成的上冲大小不同，因此，在提高输出信号OUT的上升沿速度的同时，还需要防止其产生过高的上冲。
[0035]为此，图2所示的输出电路还包括使能控制电路260，所述使能控制电路260基于输出端OUT的电压输出一组使能控制信号E1 、E2、……、En。所述上拉开关220包括若干个并联于所述第二电压源VDDD和输出端OUT之间的开关单元，比如，开关单元221、开关单元222、……、开关单元22η，其中，每个开关单元均包括一个使能端口和一个控制端口，每个开关单元的使能端口与所述一组使能控制信号中对应的一个使能控制信号相连，该使能控制信号用于控制与其对应的开关单元是否工作(当开关单元工作时，其才具有开关功能，当开关单元不工作时，其不具有开关功能)；每个开关单元的控制端口均与所述短时脉冲信号DIP相连(也可以说，所有开关单元的控制端口形成所述上拉开关220的控制端)，在一个开关单元工作时，所述短时脉冲信号DIP控制该开关单元导通或关断。具体的，当所述输出端OUT的上冲电压大于预先设定的参考电压时，所述使能控制电路260输出的一组使能控制信号使上拉开关220中工作的开关单元的个数较少，从而降低第二电压源VDDD对输出端OUT的上拉能力，使输出信号OUT的上冲减低；当所述输出端OUT的上冲电压小于预先设定的参考电压时，所述使能控制电路260输出的一组使能控制信号使上拉开关220中工作的开关单元的个数增加，从而增大第二电压源VDDD对输出端OUT的上拉能力，以使输出信号OUT在不产生过高的上冲的前提下，使其上升沿能到达足够快的速度。
[0036]在图2所示的实施例中，每个开关单元均包括依次连基于所述第二电压源VDDD和输出端OUT之间的第一开关Kl和第二开关K2，所述第一开关Kl的控制端作为该开关单元的使能端口，所述第二开关K2的控制端作为该开关单元的控制端口。当第一开关Kl关断时，该开关单元不工作，当第一开关Kl导通时，该开关单元工作；当第一开关Kl导通时，若第二开关K2导通，该开关单元导通，若第二开关K2关断，该开关单元关断。
[0037]在图2所示的实施例中，所述第一开关Kl和第二开关K2均为PMOS晶体管，所述短时脉冲信号DIP经一个反相器INVl与所述上拉开关220的控制端相连；在另一个实施例中，所述第一开关Kl和第二开关K2均为NMOS晶体管，所述短时脉冲信号DIP直接与所述上拉开关220的控制端相连。
[0038]在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。
[0039]需要指出的是，熟悉该领域的技术人员对本发明的【具体实施方式】所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述【具体实施方式】。
【主权项】
1.一种接口电路中的输出电路，其特征在于，其包括输出驱动电路、上拉开关和短脉冲发生器， 所述输出驱动电路包括第一驱动开关和第二驱动开关，所述第一驱动开关和第二驱动开关依次串联于第一电压源和接地端之间，第一驱动开关和第二驱动开关之间的连接节点作为所述输出驱动电路的输出端与所述输出电路的输出端OUT相连，第一驱动开关的控制端和第二驱动开关的控制端均与输入信号相连，当所述输入信号为第一逻辑电平时，其控制第一驱动开关导通，且控制第二驱动开关关断；当所述输入信号为第二逻辑电平时，其控制第一驱动开关关断，且控制第二驱动开关导通， 所述上拉开关连接于第二电压源和输出端OUT之间，当上拉开关关断时，第二电压源和输出端OUT之间的连接中断；当上拉开关导通时，第二电压源和输出端OUT之间的连接连通， 所述短脉冲发生器的输入端与所述输入信号相连，其输出端与所述上拉开关的控制端相连，所述短脉冲发生器用于基于所述输入信号产生并输出短时脉冲信号给所述上拉开关的控制端，当所述输入信号由第二逻辑电平跳变为第一逻辑电平时，所述短脉冲发生器输出的短时脉冲使上拉开关短时导通，此时，由第二电压源快速拉高输出端OUT的电压， 其中，所述第二电压源的电压值大于所述第一电压源的电压值。2.根据权利要求1所述的接口电路中的输出电路，其特征在于， 所述第一驱动开关为PMOS晶体管，所述第二驱动开关为NMOS晶体管。3.根据权利要求2所述的接口电路中的输出电路，其特征在于，所述短脉冲发生器包括延迟单元和异或逻辑单元，所述延迟单元的输入端与短脉冲发生器的输入端相连，所述延迟单元的输出端与异或逻辑单元的一个输入端相连，所述异或逻辑单元的另一个输入端与所述短脉冲发生器的输入端相连，所述异或逻辑单元的输出端与所述短脉冲发生器的输出端相连。4.根据权利要求3所述的接口电路中的输出电路，其特征在于，其还包括第一驱动开关逻辑控制电路和第二驱动开关逻辑控制电路， 所述第一驱动开关逻辑控制电路包括依次连接于输入信号和第一驱动开关的控制端之间的延迟器和反相器；所述第二驱动开关逻辑控制电路包括依次连接于输入信号和第二驱动开关的控制端之间的延迟器和反相器。5.根据权利要求1所述的接口电路中的输出电路，其特征在于， 其还包括使能控制电路，所述使能控制电路基于输出端OUT的电压输出一组使能控制信号， 所述上拉开关包括若干个并联于所述第二电压源和输出端OUT之间的开关单元，其中，每个开关单元均包括一个使能端口和一个控制端口，每个开关单元的使能端口与所述一组使能控制信号中对应的一个使能控制信号相连，该使能控制信号用于控制与其对应的开关单元是否工作；每个开关单元的控制端口均与所述短时脉冲信号相连，在一个开关单元工作时，所述短时脉冲信号控制该开关单元导通或关断。6.根据权利要求5所述的接口电路中的输出电路，其特征在于， 当所述输出端OUT的上冲电压大于预先设定的参考电压时，所述使能控制电路输出的一组使能控制信号使上拉开关中工作的开关单元的个数较少，从而降低第二电压源对输出端OUT的上拉能力；当所述输出端OUT的上冲电压小于预先设定的参考电压时，所述使能控制电路输出的一组使能控制信号使上拉开关中工作的开关单元的个数增加，从而增大第二电压源对输出端OUT的上拉能力。7.根据权利要求5所述的接口电路中的输出电路，其特征在于， 每个开关单元均包括依次连接于所述第二电压源和输出端OUT之间的第一开关和第二开关，所述第一开关的控制端作为该开关单元的使能端口，所述第二开关的控制端作为该开关单元的控制端口， 当第一开关关断时，该开关单元不工作，当第一开关导通时，该开关单元工作；当第一开关导通时，若第二开关K2导通，则该开关单元导通，若第二开关关断，则该开关单元关断。8.根据权利要求7所述的接口电路中的输出电路，其特征在于， 所述第一开关和第二开关均为PMOS晶体管；或 所述第二开关和第二开关均为NMOS晶体管。9.一种接口电路，其特征在于，其包括低压差线性稳压器和如权利要求1-8任一所述的输出电路，所述低压差线性稳压器基于第二电压源输出第一电压源。10.根据权利要求9所述的接口电路，其特征在于， 所述低压差线性稳压器为无电容型低压差线性稳压器， 所述第二电压源为接口电路所在芯片的内电源。
【专利摘要】本发明提供一种接口电路及其中的输出电路，其中，输出电路包括输出驱动电路、上拉开关和短脉冲发生器。输出驱动电路包括第一驱动开关和第二驱动开关，第一驱动开关和第二驱动开关依次串联于第一电压源和接地端之间，第一驱动开关和第二驱动开关之间的连接节点与输出端OUT相连，输入信号控制第一驱动开关和第二驱动开关交替导通；上拉开关连接于第二电压源和输出端OUT之间；短脉冲发生器用于基于输入信号产生并输出短时脉冲信号给上拉开关的控制端，当输入信号由第二逻辑电平跳变为第一逻辑电平时，短脉冲发生器输出的短时脉冲使上拉开关短时导通，由第二电压源快速拉高输出端OUT的电压。与现有技术相比，本发明可以提高输出信号的上升沿速度。
【IPC分类】H03K19/0175
【公开号】CN104883177
【申请号】CN201510278081
【发明人】孔亮, 王强, 戴颉, 李耿民, 职春星
【申请人】灿芯半导体(上海)有限公司
【公开日】2015年9月2日
【申请日】2015年5月27日