输出均衡电路及其方法

输出均衡电路及其方法
【技术领域】
[0001]本发明是关于一种电位转移器，特别是关于电位转移器的输出均衡电路及其方法。
【背景技术】
[0002]逻辑信号为高电位或低电位的信号，即分别为逻辑I或逻辑O。通常，代表逻辑O的低电位源自于接地节点，因此其为OV (伏特)。而代表逻辑I的高电位源自于供电节点。电位转移器接收具有第一高电位的输入逻辑信号，并输出具有第二高电位的输出逻辑信号。而此输入逻辑信号与此输出逻辑信号均具有OV的相同低电位。
[0003]若第二高电位高于第一高电位(例如:输入逻辑信号为分别代表逻辑I及逻辑O的IV及OV中之一，而输出逻辑信号为分别代表逻辑I及逻辑O之3.3V及OV中之一)，即称之为低至高电位转移器(low-to-high level shifter ;L2H level shifter)。若第二高电位低于第一高电位(例如:输入逻辑信号为分别代表逻辑I及逻辑O的3.3V及OV中之一，而输出逻辑信号为分别代表逻辑I及逻辑O的IV及OV中之一)，即称之为高至低电位转移器(high-to-low level shifter ；H2L level shifter)。
[0004]参照图1A，根据已知实施方式的L2H电位转移器100接收输入逻辑信号V1+及其逻辑互补信号％_，并且输出逻辑信号Vch及其逻辑互补信号Vp L2H电位转移器100包括作为反转目的之一对薄氧化N型金属氧化物半导体晶体管(thin-oxide n-channel metaloxide semiconductor transistor ;thin_oxide NMOS transistor) 101、102、作为迭接目的之一对厚氧化NMOS晶体管(thick-oxide NMOS transistor) 103、104、以及作为円锁目的之一对厚氧化P型金属氧化物半导体晶体管(thick-oxide p-channel metal oxidesemiconductor transistor ;thick_oxide PMOS transistor) 105、106。在图中，V腿为作为较高电位的逻辑信号的供应电压，而V.为作为较低电位的逻辑信号的供应电压。
[0005]另外，Vb为迭接装置的偏压。众所知悉地，薄氧化装置适用于处理低电位的逻辑信号，而厚氧化装置适用于处理高电位的逻辑信号。L2H电位转移器100的结构与运作为本领域所熟知，故于此不再赘述。
[0006]图1B为L2H电位转移器100的示范性时序波形150的示意图。参照图1Β，输入逻辑信号V1+及其逻辑互补信号N1-是为互补，并且不是为供应电压Vim就是为0V。详细来说，逻辑互补信号的上升沿总伴随着输入逻辑信号V1+的下降沿(例如:上升沿152伴随着下降沿151)，并且逻辑互补信号的下降沿总伴随着输入逻辑信号V1+的上升沿(例如:下降沿156伴随着上升沿155)。
[0007]换言之，输出逻辑信号V&及其逻辑互补信号不是为供应电压Vddh就是为0V，但二者因低至高瞬态所耗费的时间较高至低瞬态长的事实而不同步。详细来说，逻辑互补信号的上升沿总落后输出逻辑信号V&的下降沿(例如:上升沿154落后下降沿153)，并且输出逻辑信号Vch的上升沿总落后逻辑互补信号Vp的下降沿(例如:上升沿157落后下降沿158)。
[0008]这是因为输出逻辑信号逻辑互补信号D的高至低瞬态是经由反转NMOS晶体管102(101)及迭接NMOS晶体管104(103)来执行，而逻辑互补信号VQ_(输出逻辑信号v0+)的低至高瞬态是经由反转NMOS晶体管102 (101)、迭接NMOS晶体管104(103)及闩锁PMOS晶体管105(106)，因而耗费较长的时间。
[0009]参照图2A，根据已知实施方式的H2L电位转移器200接收输入逻辑信号V1+及其逻辑互补信号％_，并且输出逻辑信号Vch及其逻辑互补信号Vp H2L电位转移器200包括作为反转目的的一对厚氧化NMOS晶体管201、202以及作为闩锁目的之一对薄氧化PMOS晶体管(thin-oxide PMOS transistor 205、206。H2L电位转移器200为本领域所熟知，故于此不再赘述。
[0010]图2B为H2L电位转移器200的示范性时序波形250的示意图。参照图2B，输入逻辑信号V1+及其逻辑互补信号N1-为互补，并且不是为供应电压Vddh就是为0V。详细来说，逻辑互补信号的上升沿总伴随着输入逻辑信号V1+的下降沿(例如:上升沿254伴随着下降沿253)，并且逻辑互补信号的下降沿总伴随着输入逻辑信号V1+的上升沿(例如:下降沿258伴随着上升沿257)。
[0011]换言之，输出逻辑信号\+及其逻辑互补信号不是为供应电压Vm就是为0V，但二者因低至高瞬态所耗费的时间较高至低瞬态长的事实而不同步。详细来说，逻辑互补信号AV的上升沿总落后输出逻辑信号V&的下降沿(例如:上升沿252落后下降沿251)，并且输出逻辑信号Vch的上升沿总落后逻辑互补信号Vp的下降沿(例如:上升沿255落后下降沿256)。
[0012]这是因为输出逻辑信号逻辑互补信号N0_)的高至低瞬态是经由反转NMOS晶体管202(201)来执行，而逻辑互补信号VQ_(输出逻辑信号VJ的低至高瞬态是经由反转NMOS晶体管202 (201)及闩锁PMOS晶体管205 (206)。
[0013]归纳起来，对于图1A的L2H电位转移器100与图2A的H2L电位转移器200 二者，在本质上，输出逻辑信号因低至高瞬态所耗费的时间较高至低瞬态长的事实而为不同步。根本理由为高至低瞬态能仅经由NMOS晶体管来执行，而低至高瞬态能仅经由PMOS晶体管来执行。换言之，NMOS晶体管建立低电位(其为0V，且输入及输出均相同)，并且PMOS晶体管建立高电位(其不是为供应电压VDDH，就是为供应电压Vddi)。
[0014]在电位转移器(诸如图1A的L2H电位转移器100与图2A的H2L电位转移器200)中，NMOS晶体管用于作为反转目的，而PMOS晶体管用于作为闩锁目的；其本质上有利于高至低瞬态。因而，使得输出逻辑信号的工作周期(duty rat1)失真。
[0015]能够使电位转移器的输出在低至高瞬态与高至低瞬态之间同步，其是非常有用的。

【发明内容】

[0016]鉴于以上的问题，本发明在于提供一种输出均衡电路及其方法，以均衡具有在低至高瞬态相较于在高至低瞬态长的延迟之信号，以致于得到在低至高瞬态与高至低瞬态二者之间为同步的均衡信号。
[0017]在一实施例中，一种输出均衡电路包括一第一晶体管、一延迟电路、以及一第二晶体管。第一晶体管根据异步信号的低至高瞬态建立均衡信号的高至低瞬态。延迟电路根据异步信号输出延迟信号。第二晶体管根据延迟信号的高至低瞬态建立均衡信号的低至高瞬态。其中，延迟电路引入的延迟补偿在异步信号的低至高瞬态与高至低瞬态之间的时序失配。
[0018]在另一实施例中，一种输出均衡方法包括接收逻辑信号、延迟逻辑信号以获得延迟信号、反转逻辑信号的上升沿以利用第一晶体管建立均衡信号的高至低瞬态、以及反转延迟信号的下降沿以利用第二晶体管建立均衡信号的低至高瞬态。于此，此逻辑信号具有在低至高瞬态相较于在高至低瞬态长的延迟。经由延迟逻辑信号补偿在逻辑信号的低至高瞬态与高至低瞬态之间的时序失配。
[0019]在又一实施例中，一种输出均衡电路包括一电位转移器以及一第一瞬态均衡反相器。电位转移器接收输入信号与输入信号的逻辑互补信号，并且输出输出信号与输出信号的逻辑互补信号。第一瞬态均衡反相器接收输出信号的逻辑互补信号，并且输出均衡信号。[0020]于此，第一瞬态均衡反相器包括一第一晶体管、一延迟电路与一第二晶体管。第一晶体管根据输出信号的逻辑互补信号的低至高瞬态建立均衡信号的高至低瞬态。延迟电路与第二晶体管根据输出信号的逻辑互补信号的高至低瞬态建立均衡信号的低至高瞬态。
[0021]在再一实施例中，一种输出均衡方法包括接收输入信号与输入信号的逻辑互补信号、对输入信号与输入信号的逻辑互补信号执行一电位转移以获得输出信号及输出信号的逻辑互补信号、延迟输出信号以获得第一延迟信号、反转输出信号的上升沿以利用第一晶体管建立均衡信号的高至低瞬态、以及反转第一延迟信号的下降沿以利用第二晶体管建立均衡信号的低至高瞬态。
[0022]其中，前述的第一晶体管可为N型金属氧化物半导体(NMOS)晶体管，而前述的第二晶体管可为P型金属氧化物半导体(PMOS)晶体管。
【附图说明】
[0023]图1A为根据已知实施方式的低至高电位(L2H)电位转移器的示意图。
[0024]图1B为根据已知实施方式的L2H电位转移器的示范性时序波形的示意图。
[0025]图2A为根据已知实施方式的高至低电位(H2L)电位转移器的示意图。
[0026]图2B为根据已知实施方式的H2L电位转移器的示范性时序波形的示意图。
[0027]图3A为根据本发明一实施例的输出均衡电路的功能方块图。
[0028]图3B为图3A中的输出均衡电路的示范性时序波形的示意图。
[0029]图4为适用于实现图3A的任一瞬态均衡反相器的瞬态均衡反相器的概要示意图。
[0030]图5为适用于实现图3A的任一互补金属氧化物半导体反相器的互补金属氧化物半导体反相器的概要示意图。
[0031]图6是根据本发明一实施例的输出均衡方法的流程图。
[0032]图7是根据本发明另一实施例的输出均衡方法的流程图。
[0033]附图标记说明
[0034]100低至高电位转移器
[0035]101薄氧化N型金属氧化物半导体(NMOS)晶体管
[0036]102薄氧化NMOS晶体管
[0037]103厚氧化NMOS晶体管
[0038]104厚氧化NMOS晶体管
[0039]105厚氧化P型金属氧化物半导体(PMOS)晶体管
[0040]106厚氧化PMOS晶体管
[0041]151下降沿
[0042]152上升沿
[0043]153下降沿
[0044]154上升沿
[0045]155上升沿
[0046]156下降沿
[0047]157上升沿
[0048]158下降沿
[0049]200高至低电位转移器
[0050]201厚氧化NMOS晶体管
[0051]202厚氧化NMOS晶体管
[0052]205薄氧化PMOS晶体管
[0053]206薄氧化PMOS晶体管
[0054]250时序波形
[0055]251下降沿
[0056]252上升沿
[0057]253下降沿
[0058]254上升沿
[0059]255上升沿
[0060]256下降沿
[0061]257上升沿
[0062]258下降沿
[0063]V1+输入逻辑信号
[0064]逻辑互补信号
[0065]V。+输出逻辑信号
[0066]V0_逻辑互补信号
[0067]Vddh供应电压
[0068]Vddl供应电压
[0069]Vb偏压
[0070]300输出均衡电路
[0071]310电位转移器
[0072]320瞬态均衡反相器
[0073]330互补金属氧化物半导体(CMOS)反相器
[0074]340瞬态均衡反相器
[0075]350CMOS 反相器
[0076]380时序波形
[0077]381下降沿
[0078]382上升沿
[0079]383下降沿
[0080]384上升沿
[0081]385上升沿
[0082]386下降沿
[0083]387上升沿
[0084]388下降沿
[0085]Vin+输入信号
[0086]VIN_逻辑互补信号
[0087]Vqut+输出信号
[0088]Vqut-逻辑互补信号
[0089]Ve+均衡信号
[0090]VE_逻辑互补信号
[0091]Vdd供应电压
[0092]400瞬态均衡反相器
[0093]410反转晶体管
[0094]420反转晶体管
[0095]430传输门电路
[0096]Vout异步信号
[0097]Ve均衡信号
[0098]Sd延迟信号
[0099]500互补金属氧化物半导体反相器
[0100]510反转晶体管
[0101]520反转晶体管
[0102]600流程图
[0103]601接收一输入信号与此输入信号的逻辑互补信号
[0104]602对输入信号与输入信号的逻辑互补信号执行一电位转移以获得一输出信号及此输出信号的逻辑互补信号
[0105]603延迟输出信号以获得一第一延迟信号
[0106]604反转输出信号的上升沿以利用第一晶体管建立一均衡信号的高至低瞬态
[0107]605反转第一延迟信号的下降沿以利用一第二晶体管建立均衡信号的低至高瞬态
[0108]611延迟输出信号的逻辑互补信号以获得一第二延迟信号
[0109]612反转输出信号的逻辑互补信号的上升沿以利用一第三晶体管建立均衡信号的逻辑互补信号的高至低瞬态
[0110]613反转第二延迟信号的下降沿以利用一第四晶体管建立均衡信号的逻辑互补信号的低至高瞬态
[0111]621利用一对互补金属氧化物半导体反相器交错耦合均衡信号与均衡信号的逻辑互补信号
[0112]700流程图
[0113]701接收具有在低至高瞬态相较于在高至低瞬态长的延迟的一逻辑信号
[0114]702延迟逻辑信号以获得一延迟信号
[0115]703反转逻辑信号的上升沿以利用一第一晶体管建立一均衡信号的高至低瞬态
[0116]704反转延迟信号的下降沿以利用一第二晶体管建立均衡信号的低至高瞬态
【具体实施方式】
[0117]以下描述本发明之数个示范性实施例，应了解本发明能以许多方法实现且不限于下述特定范例或实现此些范例的任一特征的特定方式。在一些情况下，未显示或描述熟知的细节，以避免混淆本发明的特点。
[0118]图3A为根据本发明一实施例的输出均衡电路的功能方块图。参照图3A，输出均衡电路300包括一电位转移器310以及一对瞬态均衡反相器320、340(以下称之为第一瞬态均衡反相器340与第二瞬态均衡反相器320)。电位转移器310的负输出端耦接第一瞬态均衡反相器340，而电位转移器310的正输出端耦接第二瞬态均衡反相器320。
[0119]电位转移器310接收输入信号Vin+与此输入信号Vin+的逻辑互补信号VIN_，以及根据输入信号VIN+与此输入信号Vin+的逻辑互补信号VIN_输出输出信号Votjt+与此输出信号Votjt+的逻辑互补信号VoUT_。其中，输入信号 Vin+与输出信号Votjt+亦可为逻辑信号。
[0120]第一瞬态均衡反相器340与第二瞬态均衡反相器320接收输出信号Vqut+与此输出信号Vtot+的逻辑互补信号VOTT_，以及输出均衡信号Ve+与均衡信号Ve+的逻辑互补信号\_。其中，均衡信号Ve+亦可为逻辑信号。
[0121]在一些实施例中，输出均衡电路300进一步包括交错耦接之一对互补金属氧化物半导体(complementary metal oxide semiconductor ；CM0S)反相器 330、350。互补金属氧化物半导体反相器330的输入端与输出端分别耦接第二瞬态均衡反相器320的输出端与第一瞬态均衡反相器340的输出端。互补金属氧化物半导体反相器350的输入端与输出端分别耦接第一瞬态均衡反相器340的输出端与第二瞬态均衡反相器320的输出端。互补金属氧化物半导体反相器330、350提供均衡信号Ve+与均衡信号Ve+的逻辑互补信号VE_之间的交错耦合。
[0122]于此，电位转移器310能以图1A所示的L2H电位转移器100实现，或者是以图2A所示的H2L电位转移器200实现。此时，供应电压Vdd即为供应电压Vddh或供应电压V.，且如同前述所定义。
[0123]瞬态均衡反相器为本质上不同步的反相器，且其进行低至高瞬态所耗费的时间较长于进行高至低瞬态。
[0124]图3B为图3A中的输出均衡电路的示范性时序波形380的示意图。参照图3B，如同前述的范例，因为图3A中的电位转移器310的不同步本质，因此输出信号Vott+的逻辑互补信号VOTT_的上升沿尾随着输出信号Vtot+的对应下降沿(例如:上升沿382尾随着下降沿381)，并且输出信号Vott+的上升沿尾随着输出信号Vott+的逻辑互补信号VTOT_的对应下降沿(例如:上升沿385尾随着下降沿386)。
[0125]然而，因为使用瞬态均衡反相器320、340(其进行低至高瞬态所耗费的时间较长于进行高至低瞬态)，因此修正了输出逻辑信号与输出逻辑信号的逻辑互补信号(即，输出信号Vmjt+与输出信号Votjt+的逻辑互补信号VranJ的不同步本质。如此一来，均衡信号Ve+的逻辑互补信号VE_的上升沿校准于均衡信号Ve+的对应下降沿(例如:上升沿384校准于下降沿383)，并且均衡信号Ve+的上升沿校准于均衡信号Ve+的逻辑互补信号VE_的对应下降沿(例如:上升沿387校准于下降沿388)。
[0126]在此实施例中，交错耦接的互补金属氧化物半导体反相器330、350并入以提供均衡后之互补逻辑信号(均衡信号Ve+与均衡信号Ve+的逻辑互补信号VeJ的进一步均衡作用，以修正其上升沿与下降沿之间剩余的时序失配。
[0127]图4为适用于实现图3A的瞬态均衡反相器320、340中任一者的瞬态均衡反相器400的概要不意图。参照图4,瞬态均衡反相器400接收异步信号VoUT(即为输出信号Vqut+与此输出信号Vott+的逻辑互补信号VtotJ，并输出均衡信号VE(即为均衡信号Ve+与均衡信号Ve+的逻辑互补信号VeJ。
[0128]瞬态均衡反相器400包括一反转晶体管410、420以及一延迟电路。其中，反转晶体管410可为NMOS晶体管，而反转晶体管420可为PMOS晶体管。于此，延迟电路能以传输门电路430实现。
[0129]以传输门电路430为例，传输门电路430包括二传输晶体管431、432。传输晶体管431的第一端与第二端分别耦接电位转移器310的输出端与反转晶体管420的控制端，而传输晶体管432的第一端与第二端分别耦接电位转移器310的输出端与反转晶体管420的控制端。传输晶体管431的控制端耦接供电节点(以接收供应电压Vdd)，而传输晶体管432的控制端耦接接地节点。反转晶体管420的第一端耦接供电节点(以接收供应电压Vdd)。反转晶体管420的第二端耦接反转晶体管410的第一端，并且耦接互补金属氧化物半导体反相器330的输入端与互补金属氧化物半导体反相器350的输出端(或者稱接互补金属氧化物半导体反相器330的输出端与互补金属氧化物半导体反相器350的输入端)。
[0130]反转晶体管410响应异步信号Vtot的低至高瞬态引起均衡信号Ve的高至低瞬态。传输晶体管431、432接收异步信号VOTT，并输出均衡信号VE。反转晶体管420响应均衡信号Ve的高至低瞬态引起均衡信号Ve的低至高瞬态。
[0131]由于异步信号Vtm来自于前级的电位转移器310，因此如同前述，异步信号Vtm的高至低瞬态相较于低至高瞬态具有提前之时序。
[0132]经由使用于传输门电路430实现之延迟电路来将异步信号Vqut延迟成延迟信号Sd,以致补偿此提前之时序。于此，传输门电路430提供之延迟能匹配异步信号Vtot的上升沿与下降沿之间的时序失配。应注意的是，于此使用传输门电路430作为延迟电路为一实施例而非用于限制本发明。实质上，只要产生之延迟能补偿上述之异步信号Vott的上升沿与下降沿之间的时序失配，亦能使用其他延迟电路来取代传输门电路430。
[0133]图5为适用于实现图3A的互补金属氧化物半导体反相器330、350中任一者的互补金属氧化物半导体反相器500的概要示意图。参照图5，互补金属氧化物半导体反相器500接收均衡信号Ve中的第一端信号(即为均衡信号Ve+与均衡信号Ve+的逻辑互补信号Ve-中之一者)，并输出均衡信号Ve中的第二端信号(即为均衡信号Ve+与均衡信号Ve+的逻辑互补信号VE_中的另一者)。
[0134]互补金属氧化物半导体反相器500包括二反转晶体管510、520。其中，反转晶体管510可为NMOS晶体管,而反转晶体管520可为PMOS晶体管。反转晶体管520的第一端耦接供电节点(以接收供应电压Vdd)，而反转晶体管520的第二端耦接反转晶体管510的第一端与均衡信号Ve中之第二端信号(第一瞬态均衡反相器340与第二瞬态均衡反相器320中之一者的输出端与另一互补金属氧化物半导体反相器的输入端)。反转晶体管510的第二端耦接接地节点。反转晶体管510、520的控制端均耦接均衡信号Ve中之第一端信号(第一瞬态均衡反相器340与第二瞬态均衡反相器320中之另一者的输出端与另一互补金属氧化物半导体反相器的输出端)。
[0135]在图3A中，是假设后级电路需要均衡信号Ve+与均衡信号Ve+的逻辑互补信号VE_ 二者。若后级电路不需要均衡信号Ve+的逻辑互补信号VE_，第二瞬态均衡反相器320与互补金属氧化物半导体反相器330、350均能移除(即，移除图3A中虚框内的组件)；在此例子中，建议并入模拟第二瞬态均衡反相器320的输入阻抗之负载(例如:电容)来提供输出信号Vtot+的终止处。本领域中具有通常技术者将能理解如何将本发明所教示之原理应用至代替逻辑互补信号VE_而不需要的均衡信号Ve+的例子。
[0136]应注意的是，在此揭露内容中，“ + ”及仅用于表示二信号彼此互补；然而，当其一代表所针对的信号而另一则代表所针对的信号的逻辑互补信号时，其何者标示“ + ”又何者标示并不重要。举例来说，不是“VTOT+”就是“VOTT_”代表输出信号，而另一者即是代表输出信号的逻辑互补信号。同样地，不是“VE+”就是“VE_”代表均衡信号，而另一者即是代表均衡信号的逻辑互补信号。
[0137]图6是根据本发明一实施例的输出均衡方法的流程图600。参照图6，输出均衡方法包括接收一输入信号与此输入信号的逻辑互补信号(步骤601)、对输入信号与输入信号的逻辑互补信号执行一电位转移以获得一输出信号及此输出信号的逻辑互补信号(步骤602)、延迟输出信号以获得一第一延迟信号(步骤603)、反转输出信号的上升沿以利用第一晶体管( 如，前述第一瞬态均衡反相器340中之反转晶体管410)建立一均衡信号的高至低瞬态(步骤604)、以及反转第一延迟信号(如，前述的第一瞬态均衡反相器340中之延迟信号Sd)的下降沿以利用一第二晶体管(如，前述的第一瞬态均衡反相器340中的反转晶体管420)建立均衡信号的低至高瞬态(步骤605)。
[0138]在一些实施例中，输出均衡方法进一步包括延迟输出信号的逻辑互补信号以获得一第二延迟信号(如，前述之第二瞬态均衡反相器320中的延迟信号Sd)(步骤611)、反转输出信号的逻辑互补信号的上升沿以利用一第三晶体管(如，前述的第二瞬态均衡反相器320中的反转晶体管410)建立均衡信号的逻辑互补信号的高至低瞬态(步骤612)、以及反转第二延迟信号的下降沿以利用一第四晶体管(如，前述之第二瞬态均衡反相器320中之反转晶体管420)建立均衡信号的逻辑互补信号的低至高瞬态(步骤613)。
[0139]于此，第一晶体管及第三晶体管为N型金属氧化物半导体晶体管，而第二晶体管及第四晶体管为P型金属氧化物半导体晶体管。
[0140]在一些实施例中，输出均衡方法进一步包括利用一对互补金属氧化物半导体反相器交错耦合均衡信号与均衡信号的逻辑互补信号(步骤621)。
[0141]换言之，若不需要均衡信号的逻辑互补信号，可省略移除图6中虚框内的步骤。
[0142]图7是根据本发明另一实施例的输出均衡方法的流程图700。参照图7，输出均衡方法包括接收一逻辑信号(如，前述之输出信号Vott)(步骤701)、延迟逻辑信号以获得一延迟信号(如，前述之延迟信号Sd)(步骤702)、反转逻辑信号的上升沿以利用一第一晶体管(如，前述之反转晶体管410)建立一均衡信号的高至低瞬态(步骤703)、以及反转延迟信号的下降沿以利用一第二晶体管(如，前述之反转晶体管420)建立均衡信号的低至高瞬态(步骤704)。
[0143]其中，逻辑信号具有在低至高瞬态相较于在高至低瞬态长的延迟。于此，第一晶体管为N型金属氧化物半导体晶体管，而第二晶体管为P型金属氧化物半导体晶体管。
[0144]虽然本发明以前述之实施例揭露如上，然其并非用于限定本发明，任何熟习相像技术者，在不脱离本发明之精神和范围内，当可作些许之更动与润饰，因此本发明之专利保护范围须视本说明书所附之申请专利范围所界定者为准。
【主权项】
1.一种输出均衡电路，包括: 一第一晶体管，用于根据一异步信号的低至高瞬态建立一均衡信号的高至低瞬态； 一延迟电路，用于根据所述异步信号输出一延迟信号；以及 一第二晶体管，用于根据所述延迟信号的高至低瞬态建立所述均衡信号的低至高瞬态，其中，所述延迟电路引入的延迟补偿在所述异步信号的所述低至高瞬态与所述高至低瞬态之间的时序失配。2.根据权利要求1所述的输出均衡电路，进一步包括: 一电位转移器，用于提供所述异步信号。3.根据权利要求1所述的输出均衡电路，其中，所述第一晶体管为N型金属氧化物半导体晶体管，而所述第二晶体管为P型金属氧化物半导体晶体管。4.一种输出均衡方法，包括: 接收一逻辑信号，所述逻辑信号具有在低至高瞬态相较于在高至低瞬态长的延迟； 延迟所述逻辑信号以获得一延迟信号； 反转所述逻辑信号的上升沿以利用一第一晶体管建立一均衡信号的高至低瞬态；以及反转所述延迟信号的下降沿以利用一第二晶体管建立所述均衡信号的低至高瞬态，其中，延迟所述逻辑信号补偿在所述逻辑信号的所述低至高瞬态与所述高至低瞬态之间的时序失配。5.根据权利要求4所述的输出均衡方法，进一步包括: 利用一电位转移器提供所述逻辑信号。6.根据权利要求4所述的输出均衡方法，其中，所述第一晶体管为N型金属氧化物半导体晶体管，而所述第二晶体管为P型金属氧化物半导体晶体管。7.一种输出均衡电路，包括: 一电位转移器，用于接收一输入信号与所述输入信号的逻辑互补信号，并且输出一输出信号与所述输出信号的逻辑互补信号；以及 一第一瞬态均衡反相器，用于接收所述输出信号的所述逻辑互补信号，并且输出一均衡信号，所述第一瞬态均衡反相器包括: 一第一晶体管，用于根据所述输出信号的所述逻辑互补信号的低至高瞬态建立所述均衡信号的高至低瞬态；以及 一延迟电路与一第二晶体管，用于根据所述输出信号的所述逻辑互补信号的高至低瞬态建立所述均衡信号的低至高瞬态。8.根据权利要求7所述的输出均衡电路，其中，所述第一晶体管为N型金属氧化物半导体晶体管，而所述第二晶体管为P型金属氧化物半导体晶体管。9.根据权利要求7所述的输出均衡电路，其中，所述延迟电路为一传输门电路。10.根据权利要求7所述的输出均衡电路，其中，所述延迟电路引入的延迟补偿在所述输出信号的所述逻辑互补信号的所述低至高瞬态与所述高至低瞬态之间的时序失配。11.根据权利要求7所述的输出均衡电路，其中，所述电位转移器包括: 多个反转晶体管，电性连接所述第一瞬态均衡反相器；以及 多个闩锁晶体管，电性连接所述第一瞬态均衡反相器与所述反转晶体管。12.根据权利要求11所述的输出均衡电路，其中各所述反转晶体管为N型金属氧化物半导体晶体管，而各所述闩锁晶体管为P型金属氧化物半导体晶体管。13.根据权利要求7所述的输出均衡电路，进一步包括: 一第二瞬态均衡反相器，用于接收所述输出信号以及输出所述均衡信号的逻辑互补信号。14.根据权利要求13所述的输出均衡电路，进一步包括: 一对互补金属氧化物半导体反相器，用于交错耦合所述均衡信号与所述均衡信号的所述逻辑互补信号。15.—种输出均衡方法,包括: 接收一输入信号与所述输入信号的逻辑互补信号； 对所述输入信号与所述输入信号的所述逻辑互补信号执行一电位转移以获得一输出信号及所述输出信号的逻辑互补信号； 延迟所述输出信号以获得一第一延迟信号； 反转所述输出信号的上升沿以利用一第一晶体管建立一均衡信号的高至低瞬态；以及 反转所述第一延迟信号的下降沿以利用一第二晶体管建立所述均衡信号的低至高瞬态。16.根据权利要求15所述的输出均衡方法，进一步包括: 延迟所述输出信号的所述逻辑互补信号以获得一第二延迟信号； 反转所述输出信号的所述逻辑互补信号的上升沿以利用一第三晶体管建立所述均衡信号的逻辑互补信号的高至低瞬态；以及 反转所述第二延迟信号的下降沿以利用一第四晶体管建立所述均衡信号的所述逻辑互补信号的低至高瞬态。17.根据权利要求16所述的输出均衡方法，其中，所述第一晶体管及所述第三晶体管为N型金属氧化物半导体晶体管，而所述第二晶体管及所述第四晶体管为P型金属氧化物半导体晶体管。18.根据权利要求15所述的输出均衡方法，进一步包括: 利用一对互补金属氧化物半导体反相器交错耦合所述均衡信号与所述均衡信号的所述逻辑互补信号。19.根据权利要求15所述的输出均衡方法，其中，所述第一晶体管为N型金属氧化物半导体晶体管，而所述第二晶体管为P型金属氧化物半导体晶体管。
【专利摘要】一种输出均衡电路及其方法，用于均衡电位转移器的输出，以致于得到同步瞬态。此输出均衡电路具有一瞬态均衡反相器，并且此瞬态均衡反相器包括一第一晶体管、一延迟电路与一第二晶体管。第一晶体管根据异步信号的低至高瞬态建立均衡信号的高至低瞬态。延迟电路根据异步信号输出延迟信号。第二晶体管根据延迟信号的高至低瞬态建立均衡信号的低至高瞬态。其中，延迟电路引入的延迟补偿在异步信号的低至高瞬态与高至低瞬态之间的时序失配。
【IPC分类】H03K19/0185
【公开号】CN104883179
【申请号】CN201410498080
【发明人】林嘉亮
【申请人】瑞昱半导体股份有限公司
【公开日】2015年9月2日
【申请日】2014年9月25日
【公告号】US20150244367