低功率偏移存储的锁存器的制造方法

低功率偏移存储的锁存器的制造方法
【技术领域】
[0001]本申请案涉及电子电路。
【背景技术】
[0002]电子电路是使用越来越小的设计特征而设计以得到增加的集成度及降低的功耗。此类电子电路的实例包含使用形成于越来越多的集成电路上的逻辑电路及/或存储器结构形成的锁存器。通常，锁存器被用作(例如转换器的)比较器中的最终级，其中所述锁存器经布置以提供信号放大以产生具有最小延迟的逻辑级信号。随着集成电路的设计特征变得越来越小，电子电路的集成度增加越来越需要使用锁存器，所述锁存器具有快速响应时间且最小化形成于集成电路中的电子电路的功耗。

【发明内容】

[0003]上文提及的问题可大部分由低功率偏移存储的锁存系统及方法来解决。例如，低功率偏移存储的CMOS锁存器包含经布置以对偏移存储相位提供预定偏置电流的常见电流源，且包含赋能晶体管，所述赋能晶体管经布置以将分辨周期期间的分辨偏置电流耦合到相应输入对装置。低功率偏移存储的CMOS锁存器任选地包含电流缩放以提供大于偏移存储相位的预定偏置电流的分辨偏置电流。
[0004]此
【发明内容】
经提交了解其并非用于解译或限制权利要求的范围或含义。此外，所述
【发明内容】
不旨在识别所要求的主题的关键特征或本质特征，也不旨在用作辅助确定所要求的主题的范围。
【附图说明】
[0005]图1展示根据本发明的实例实施例的说明性电子装置。
[0006]图2是说明常规CMOS锁存器的示意图。
[0007]图3是说明根据本发明的实例实施例的低功率偏移存储的CMOS锁存器的示意图。
[0008]图4是说明具有根据本发明的实例实施例的缩放偏置电流的低功率偏移存储的CMOS锁存器的示意图。
[0009]图5是说明根据本发明的实例实施例的低功率偏移存储的CMOS锁存器的实例转换周期的时序图。
【具体实施方式】
[0010]以下讨论是针对本发明的各个实施例。虽然这些实施例中的一或多者可为优选的，但是所揭示实施例不应被解译或以其它方式用作限制本发明的范围，包含权利要求。此夕卜，所属领域的技术人员将了解，以下描述具有广泛应用且任何实施例的讨论只是意指所述实施例的实例且不旨在暗示本发明的范围(包含权利要求)被限于所述实施例。
[0011]某些术语在以下描述及权利要求内使用以指代特定系统组件。如所属领域的技术人员将明白，各种名称可用来指代组件或系统。因此，名称不同但是功能相同的组件之间在本文中不一定有所区别。此外，系统可为又另一系统的子系统。在以下讨论及权利要求中，术语“包含”及“包括”是以开放式方式使用，且因此被解译为意指“包含，但不限于……”。此外，术语“耦合到”或“与……耦合”(等等)旨在描述间接或直接电气连接。因此，如果第一装置耦合到第二装置，那么可通过直接电气连接或通过经由其它装置及连接进行的间接电气连接来进行所述连接。术语“部分”可意指整个部分或小于整个部分的一部分。术语“校准”可包含单词“测试”的含义。术语“输入”可意指PMOS(正型金属氧化物半导体)或NMOS(负型金属氧化物半导体)晶体管的源极或漏极(或甚至例如按照上下文指示的栅极的控制输入)。
[0012]图1展示根据本发明的优选实施例的说明性计算装置100。例如，计算装置100是电子系统129 (例如计算机、电子器件控制“盒”或显示器、通信装备(包含发射器)或经布置以接收交流电的任何其它类型的电子系统)或并入到所述电子系统129中。
[0013]在一些实施例中，计算装置100包括巨型单元或芯片系统(SoC)，所述巨型单元或芯片上系统(SoC)包含例如CPU 112 (中央处理单元)、存储装置114 (例如随机存取存储器(RAM))及电力供应器110的控制逻辑。CPU 112可为例如CISC型(复杂指令集计算机)CPU,RISC型CPU (精简指令集计算机)、MCU型(微控制器单元)或数字信号处理器(DSP)。存储装置114 (可为存储器，例如处理器上缓存、处理器外缓存、RAM、闪存或磁盘存储装置)存储一或多个软件应用程序130 (例如嵌入式应用程序)，所述软件应用程序130在由CPU112执行时执行与计算装置100相关联的任何适当功能。
[0014]CPU 112包括存储从存储装置114频繁存取的信息的存储器及逻辑。计算装置100通常是由用户使用UI (用户界面)116来控制，UI 116在执行软件应用程序130期间给用户提供输出且从用户接收输入。所述输出是使用显示器118、指示灯、扬声器、振动等等而提供。所述输入是使用音频及/或视频输入(例如使用声音或图像辨识)以及电气及/或机械装置(例如小键盘、开关、接近度检测器、陀螺仪、加速器等等)而接收。CPU 112及电力供应器110被耦合到I/O(输入-输出)端口 128，所述I/O端口 128提供经配置以从联网装置131接收输入(及/或给联网装置131提供输出)的接口。联网装置131可包含能够与计算装置100进行点对点及/或联网通信的任何装置(包含测试装备)。计算装置100还可被耦合到外围设备及/或计算装置，包含有形、非暂时性媒体(例如闪存)及/或有线或无线媒体。这些及其它输入及输出装置是由外部装置使用无线或有线连接而选择性地耦合到计算装置100。存储装置114可由(例如)联网装置131存取。
[0015]测试仪110包括支持执行软件应用程序130的计算装置100的校准、测试及调试的逻辑。例如，测试仪110可用来仿真计算装置100的有缺陷或不可用组件以允许验证所述组件在其实际上存在于计算装置100上时将如何在各种情形中执行(例如，所述组件将如何与软件应用程序130交互)。以此方式，软件应用程序130可在类似于后期制作操作的环境中调试。
[0016]测试仪110例如包含转换器(例如10位逐次逼近寄存器转换器)138，所述转换器138包含偏移存储的锁存器140。虽然偏移存储的锁存器140被说明为包含在测试仪110中，但是偏移存储的锁存器140可多次包含在计算装置100的组件(例如CPU 112、存储装置114、I/O端口 128等等)内。
[0017]CPU 112及测试仪110被耦合到1/0(输入-输出)端口 128，所述I/O端口 128提供经配置以从外围设备及/或计算装置131接收输入(及/或给外围设备及/或计算装置131提供输出)的接口，包含有形(例如“非暂时性”)媒体(例如闪存)及/或有线或无线媒体(例如联合测试行动小组(JTAG)接口)。这些及其它输入及输出装置是由外部装置使用无线或有线连接而选择性地耦合到计算装置100。CPU 112、存储装置114及测试仪110还被耦合到电力供应器(没有展示)，所述电力供应器经配置以从电源(例如电池、太阳能电池、“通电”电源线、感应场、燃料电池等等)接收电力。
[0018]如下文参考以下图式讨论，偏移存储的锁存器140经布置以(例如)在偏移存储的锁存器140的偏移存储相位期间消耗低静态电流，且同时还通过在偏移存储的锁存器140的分辨相位期间增强电流来实现低分辨延迟。偏移存储的锁存器140在分辨相位中的电流通常是偏置电流(IBIAS)的倍数，且乘法因子(例如IBIAS的倍数的值)与由制造条件不同而引起的PVT(功率、电压及温度)变动无关。
[0019]通过准确地确定准确的IBIAS电流，偏移存储的锁存器140的延迟及由偏移存储的锁存器140使用的功率可加以准确地控制。偏移存储的锁存器140相对于常规解决方案减小所使用的锁存器功率，且不一定影响偏移存储的锁存器140的锁存器偏移的程度。所揭示偏移存储的锁存器140通常对区域布局需求具有可以忽略的影响，因为相对于一些常规设计只增加了三个额外晶体管。
[0020]图2是说明常规CMOS锁存器的示意图。总地来说，(常规的)锁存器200包含CMOS晶体管M1、M2、M3、M4、M5及M6。锁存器200经布置以当在晶体管M3及M4的栅极处断言赋能信号(EN)时锁存耦合到Ml的栅极的输入信号(VINP)及耦合到M2的栅极的互补输入信号(VINM)的状态。锁存器200的状态是使用互补信号V0UTM(电压输出-)及VOUTP(电压输出+)而输出。
[0021]因此，晶体管Ml及M2形成锁存器200的(晶体管的)输入级，而晶体管M3及M4被布置成赋能开关。晶体管M5及M6被布置成经配置以通过使用交叉耦合控制信号维持锁存器的状态的输出级再生负载对。然而，锁存器200经常会遭遇高输入参考偏移，所述参考偏移是归因于锁存器输入对 (Ml及M2)与再生负载对(M5及M6)之间的电压阈值(VT)失配而引起的。此外，锁存器200的锁存器增益及锁存器200偏移对输入信号中的输入共模噪声是敏感的。
[0022]图3是说明根据本发明的实例实施例的低功率偏移存储的CMOS锁存器的示意图。例如，锁存器300是例如上文介绍的偏移存储的锁存器140的锁存器。总地来说，锁存器300 包含 CMOS 晶体管 Ml、M2、M3、M4、M5、M6、M7、M8、M9 及 M10、电流源 IBIAS、电阻器 RO 及Rl以及电容器Cl及C2。
[0023]锁存器300被布置成差分放大器，其中晶体管Ml及M2被布置成用于形成锁存器输入对的放大器；晶体管M5及M6形成(例如，交叉耦合的)再生锁存器负载晶体管；且晶体管M3及M4被布置成锁存器赋能开关。晶体管M7、M8、M9及MlO被布置成由SAMPLE信号控制的开关(所述开关在偏移存储相位期间响应于断言逻辑“I”级而闭合)。锁存器的输入是经由电容器Cl及C2而电容式耦合(例如交流耦合)。因此，在偏移再生相位期间，信号VINP_INT (耦合到Ml的控制输入)是响应于信号VINP而产生，且信号VINM_INT (耦合到M2的控制输入)是响应于信号VI匪而产生。
[0024]锁存器300经布置具有值相对较低的锁存器偏移。相对较低的锁存器偏移值通常减小由并有锁存器300的比较器的前置放大器(例如)需要的增益量。减小前置放大器增益需求量可造成具有极少个前置放大器级及因此比较器的较低功耗(及/或较快速度)。如下文更完整地描述，锁存器偏移是通过采用输入偏移存储技术而减小以帮助缓解输入对VT失配(例如，晶体管Ml与M2之间的阈值电压失配)的量。
[0025]锁存器300经布置以操作具有两种状态:偏移存储相位及一或多个分辨相位(例如图5中说明)。在偏移存储相位期间，SAMPLE信号被设置为(例如)逻辑“I”且赋能信号(EN)被设置为逻辑“O”。在分辨相位期间，SAMPLE信号被设置为(例如)逻辑“O”且EN信号被设置为逻辑“I”。
[0026]在操作中，偏移存储相位通常是在几个时钟循环内执行，在所述时钟循环期间，晶体管(例如开关)M7、M8、M9及MlO是闭合的(响应于断言SAMPLE信号)。当晶体管(例如开关)M7、M8、M9及MlO闭合时，电流IBIAS分别经由电阻器RO及Rl偏置输入对Ml及M2 ο电阻器RO及Rl的值被确定以最小化如下文讨论般存储的偏移误差。当晶体管(例如开关)M7、M8、M9及MlO闭合时，电阻器RO将IBIAS电流的一部分提供给输入晶体管Ml的源极及输入晶体管Ml的栅极。同样，当晶体管(例如开关)M7、M8、M9及MlO闭合时，电阻器Rl将IBIAS电流的一部分提供给输入晶体管M2的源极及输入晶体管M2的栅极。在偏移存储相位期间(例如，其中信号VINP_INT已稳定在最终值)，没有电流流入到晶体管Ml的栅极或晶体管M2的栅极中。)因此，输入晶体管Ml及M2的源极及栅极分别被设置为预定电平(例如操作电压VDD的电平)且取消偏移电压。
[0027]当SAMPLE信号被解除断言时(例如在偏移存储相位结束时)，阻止电流流过晶体管Ml，因为晶体管M9及M7(且在晶体管M2的情况下，因为晶体管MlO及M8)断开。
[0028]分辨相位通常是在其间晶体管(例如开关)M7、M8、M9及MlO断开且赋能晶体管(例如开关)M3及M4闭合的时钟循环的一部分(例如小于二分之一)期间执行。当SAMPLE信号无效时，输入信号(VINP)(经由电容器Cl)电容式耦合到Ml的栅极，这依据输入信号变化偏置晶体管Ml。同样，当SAMPLE信号无效时，互补输入信号VI匪(经由电容器C2)电容式耦合到M2的栅极，这依据输入信号变化偏置晶体管M2。当在晶体管M3及M4的栅极处断言赋能信号EN时，锁存器300稳定在响应于输入对晶体管Ml及M2中的每一者的相对偏置程度而主动确定的电压。主动反馈机构(例如经由锁存器300的再生负载对M5及M6提供)在赋能信号EN无效时维持锁存值。分辨相位通常完在小于经配置以接收锁存器300的输出(例如互补信号VOUTM及VOUTP)的前置放大器的延迟的一段时间中完成。
[0029]锁存器延迟与偏置电流成反比，且因此可通过适当地确定偏置电流的幅度而使锁存器延迟最小化。例如，偏置电流的强度被确定为操作电压(VDD)、锁存器负载电容器的电容(例如与信号VOUTP及VOUTM相关联的电容)及期望锁存器延迟的函数。假设1.0伏特的操作电压、50微微法拉的锁存器负载电容及250皮秒的锁存器延迟，可通过使操作电压乘以锁存器负载电容且接着除以锁存器延迟而确定偏置电流。因此，IBIAS =(50fF*l.0V)/250pSec = 200 微安培。
[0030]与不具有偏移存储的常规锁存器200相比，所揭示锁存器300具有实质上长于分辨相位的偏移存储相位。锁存器300中的偏移存储与锁存器200的电流消耗相比帮助节省电流。例如，在经设计用于给定锁存器偏移及延迟规格的电路中，可使用较小的晶体管(例如，因为锁存器300具有偏移存储能力)。较小的晶体管允许使用较小的电容器，这又造成电流小于具有类似于锁存器200的架构的锁存器中将原本将使用的电流。
[0031]如下文关于图5说明，锁存器300可在10位SAR(逐次逼近寄存器)转换器(例如转换器138)中使用，所述转换器具有4.0个时钟循环的偏移存储相位且每个分辨位具有0.1个时钟循环的分辨时间(例如对于10位，1.0个时钟循环)。假设SAR比较器执行10次分辨相位(对每一分辨位执行一次分辨相位)，转换周期的长度(其间执行分辨相位的周期长度以及偏移存储相位的长度)是14.0个时钟循环，且偏置电流激活的时间的总长是
5.0个时钟循环。因此，可根据以下项计算平均锁存器电流:偏置电流激活的时间(例如5.0个时钟循环)乘以IBIAS电流，所述量除以转换周期(例如14个时钟循环)。假设200uA的IBIAS电流(如上文描述)，平均锁存器电流是约70uA。
[0032]图4是说明具有根据本发明的实例实施例的缩放偏置电流的低功率偏移存储的CMOS锁存器的示意图。例如，锁存器400是例如上文介绍的偏移存储的锁存器140的锁存器。总地来说，锁存器 400 包含 CMOS 晶体管 M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12及M13、电流源IBIAS、电阻器RO及Rl以及电容器Cl及C2。
[0033]在锁存器400中，晶体管Ml及M2形成锁存器输入对；晶体管M5及M6形成再生锁存器负载晶体管；且晶体管M3及M4被布置成锁存器赋能开关。晶体管M7、M8、M9及MlO被布置成由SAMPLE信号控制的开关(所述开关在偏移存储相位期间响应于逻辑“I”级的断言而闭合)。锁存器的输入是经由电容器Cl及C2而AC耦合(交流耦合)。因此，信号VINP_INT是响应于信号VINP而产生，且信号VINM_INT是响应于信号VI匪而产生。
[0034]晶体管Mll与晶体管Ml串联耦合且具有栅极区域，所述栅极区域具有是晶体管Ml的宽长比的乘法倒数(例如1/N)的宽长比。两个晶体管Ml及Mll的栅极被耦合到VINP_INT信号。同样，晶体管M12与晶体管M2串联耦合且具有栅极区域，所述栅极区域具有是晶体管M2的宽长比的乘法倒数(例如1/N)的宽长比。两个晶体管M2及M12的栅极被耦合到VINM_INT信号。两个晶体管Mll及M12的漏极被耦合到晶体管M13的漏极，晶体管M13具有耦合到赋能信号EN的栅极及耦合到接地的源极(与晶体管Mll及M12的漏极一样)。晶体管M11、M12及M13的操作是如下讨论。乘法倒数的实例可包含例如以下值:单位1、二分之一、三分之一、四分之一、五分之一、六分之一、七分之一、八分之一、九分之一、十分之一，以此类推，低至且超过十六分之一的实例实施例。乘法倒数不一定是整数倍数，且因此可具有本文中列出的离散值之间的任何值。
[0035]锁存器400经布置以操作具有两种操作状态:偏移存储相位及一或多个分辨相位。在偏移存储相位期间，SAMPLE信号是(例如)逻辑“I”且赋能信号(EN)是逻辑“O”。在分辨相位期间，SAMPLE信号是(例如)逻辑“O”且EN信号是逻辑“I”。
[0036]在操作中，偏移存储相位通常是在几个时钟循环内执行，在所述时钟循环期间，晶体管(例如开关)M7、M8、M9及MlO是闭合的(响应于SAMPLE信号的断言)。当晶体管(例如开关)M7、M8、M9及MlO闭合时， 电流IBIAS分别经由电阻器RO及Rl偏置输入对Ml及M2 ο电阻器RO及Rl的值被确定以提供预定偏置电流(IBIAS)，如下文讨论，所述预定偏置电流(IBIAS)提供等于流过晶体管M3及M4的总电流的估计电流。
[0037]当晶体管(例如开关)M7、M8、M9及MlO闭合时，电阻器RO将IBIAS电流的一部分提供给输入晶体管Ml的源极及输入晶体管Ml的栅极。在此相位(偏移存储相位)中，晶体管Ml及Mll充当具有N*W/((N+1)/L)的宽高比的等效晶体管，其中N是晶体管Ml到Mll的相应栅极的宽长比，W是晶体管Mll的栅极区域的宽度，且L是晶体管Mll的栅极区域的长度。在实施例中，晶体管M12具有与晶体管Ml I相同的宽长比。
[0038]同样，当晶体管(例如开关)M7、M8、M9及MlO闭合时，电阻器Rl将IBIAS电流的一部分提供给输入晶体管M2的源极及输入晶体管M2的栅极。栅极电压VINP_INT及VINM_INT适当地调整以携带偏置电流Ibias通过输入晶体管Ml及M2。因此，输入晶体管Ml及M2的源极及栅极分别设置为预定电平(例如操作电压VDD的电平)。
[0039]当SAMPLE信号被解除断言时，电流不会流过晶体管Ml，因为晶体管M9及M7 (且在晶体管M2的情况下，因为晶体管MlO及M8)断开。
[0040]分辨相位通常是在其间晶体管(例如开关)M7、M8、M9及MlO断开且赋能晶体管(例如开关)M3及M4闭合的时钟循环的一部分(例如小于二分之一)期间执行。当SAMPLE信号无效时，输入信号(VINP)(经由电容器Cl)电容式耦合到Ml的栅极，这依据输入信号变化偏置晶体管Ml。同样，当SAMPLE信号无效时，互补输入信号VI匪(经由电容器C2)电容式耦合到M2的栅极，这依据输入信号变化偏置晶体管M2。当赋能信号EN在晶体管M3及M4的栅极处被断言时，锁存器400稳定在响应于输入对晶体管Ml及M2中的每一者的相对偏置程度而主动确定的电压。主动反馈机构(例如经由锁存器400的再生负载对M5及M6提供)在赋能信号EN无效之后维持锁存值。分辨相位通常在小于经配置以接收锁存器400的输出(例如互补信号VOUTM及VOUTP)的前置放大器的延迟的一段时间中完成。
[0041]锁存器延迟与偏置电流成反比，且因此可通过适当地确定偏置电流的幅度而使锁存器延迟最小化。例如，偏置电流的强度被确定为操作电压(VDD)、锁存器负载电容器(例如电容器Cl)的电容及期望锁存器延迟的函数。假设1.0伏特的操作电压、50微微法拉的锁存器负载电容及250皮秒的锁存器延迟，可通过使操作电压乘以锁存器负载电容且接着除以锁存器延迟而确定偏置电流。因此，IBIAS = (50fF*l.0V)/250pSec = 200微安培。
[0042]与锁存器300相比，锁存器400包含晶体管(例如开关)M13，所述晶体管M13在分辨相位中闭合且(例如通过经由晶体管M13的栅极区域将相应源极耦合到接地)使晶体管Mll及M12 (有效且实质上)短路。在偏移存储相位期间，电流IBIAS通常是流入到NMOS晶体管Ml及M2中的涓流电流。在分辨相位期间，偏置电流大幅增强持续所述时间的一部分(例如在读取锁存器的同时)，这使偏置电流(从偏移存储相位中的IBIAS的电平)上升到分辨相位中被表达为(N+1)*IBIAS的量。此偏置电流缩放与PVT条件无关且只取决于比例No因此，锁存器400在例如当偏置电流从来自偏移存储相位的减小电平的电平上升时已经实质上减小功耗。
[0043]根据下文关于图5说明的实例，锁存器400可在10位ASR (逐次逼近寄存器)转换器(例如转换器138)中使用，所述转换器具有4.0个时钟循环的偏移存储相位且每个分辨位具有0.1个时钟循环的分辨时间(例如对于10位，1.0个时钟循环)。假设SAR比较器执行10次分辨相位(对每一分辨位执行一次分辨相位)，转换周期的长度(其间执行分辨相位的周期长度以及偏移存储相位的长度)是14.0个时钟循环，且偏置电流激活的时间的总长是5.0个时钟循环。
[0044]当N是60时，分辨相位中的电流增强因子是61 (从N+1得到)。因此，可根据以下等式计算平均锁存器电流:((IBBoost/ (N+1)) *No*Tp) + (IBBoost*Tr*Nr*Tp)) /Nc*Tp，其中IBBoost是增强的偏置电流，N是晶体管Ml到Mll的相应栅极的宽长比，No是偏移转换相位中的时钟循环的数目(例如4个时钟循环)，Tp是时钟循环的时间周期，Tr是每一分辨相位的分辨时间(例如0.1个时钟循环)，Nr是分辨相位的时钟循环的数目(例如10个时钟循环)，且Ne是转换周期的时钟循环的数目(例如14个时钟循环)。
[0045]使用所提供的实例，平均锁存器电流可表达如下:((IBBoost/ (61)) *4*Tp) + (IBBoost*0.110r*Tp))/14*Tp，其减小到 IBBoost/14。假设对于 IBBoost 来说，IBIAS 电流为200uA，平均锁存器电流是大约14uA，其表不锁存器300的平均偏置电流的大约五分之一的电流。因此，不同的N值可用于(例如)为锁存器400产生从大约100%到小于锁存器300的平均偏置电流的20%变化的平均电流(当足够小时，偏移存储相位期间偏移取消所需的涓流电流通常是限制因子)。此类百分数的实例包含100 %、90 %、80 %、70 %、60 %、50 %、40%、30%及 20%。
[0046]锁存器400的架构帮助避免由PVT相关变动及常规解决方案的装置建模引起的不可预测性。相比之下，锁存器400的操作包含(例如)涓流电流在偏移存储相位中流动及增强一或多个分辨相位期间的已知电流。因此，偏移存储相位期间由Ml及M2携带的电流小于偏移存储相位期间由Ml及M2携带的电流。
[0047]通常已知对于给定区域，电阻器比晶体管更紧密匹配设计参数。如果使用两个单独的电流源，那么每一电流源之间的失配通常增加锁存器偏移。因此，锁存器400使用单个电流源及两个电阻器以改善锁存器偏移。锁存器偏移被改善，因为锁存器440通常与电流源失配无关且取决于电阻器失配(与将由使用晶体管化电流源引起的失配相比，所述电阻器失配通常极小)。同样，来自在线性跨导区域中操作的“尾”节点装置(例如晶体管M11、M12及M13)的失配最小化，因为尾电流为输入对(例如晶体管Ml及M2)中的两个装置所共有。
[0048]由电容器Cl及C2引起的取样失配电压偏移可被表达为Vmismatch*gm*R/(1+gmR)，其中Vmismatch(失配电压偏移)是实际测量值，其中gm是偏移存储模式中的NMOS (N型金属氧化物半导体)输入对(例如晶体管Ml及M2)的gm，且其中R是相应电阻器(例如电阻器RO及Rl)的电阻。通过将gm*R增益选择为高，相应地降低所取样的偏移的误差。
[0049]图5是说明根据本发明的实例实施例的低功率偏移存储的CMOS锁存器的实例转换周期的时序图。图500包含CLOCK信号502、SAMPLE信号504及ENABLE信号506。
[0050]CLOCK信号502在14个循环(为简化说明而没有展示全部循环)的转换周期512内是活动的，其中每一循环包含正脉冲及负脉冲。每一时钟循环具有通常与其它时钟循环相同的时间周期(Tp)514。在各个实施例中，时钟信号的正脉冲及负脉冲可用来实现用于产生取样及赋能信号的两个时钟循环。
[0051]SAMPLE信号504在偏移存储相位开始时被断言(例如上升)且在偏移存储相位结束时解除断言(例如下降)。偏移存储相位被说明为持续四个时钟循环且因此具有从CLOCK信号502的第一上升边沿延长到CLOCK信号502的第五上升边沿的时间周期516。
[0052]ENABLE信号506具有小于CLOCK信号502的相位的二分之一的时间周期518。ENABLE信号506在分辨相位开始时被断言(例如上升)且在分辨相位结束时被解除断言(例如下降)，这发生在CLOCK信号502的第六上升边沿处。在10位SAR转换器中，例如使用10个分辨相位(为简化说明而没有展示全部分辨相位)。每一分辨相位具有结束于CLOCK信号502的连续循环的上升边沿期间的时间周期518。因此，转换周期512包含发生在时间周期516期间的四个时钟循环及其间每个时钟循环发生一个分辨周期的10个时钟循环。
[0053]在各个实施例中，用于输入取样的电阻器可用电流镜取代。
[0054]在各个实施例中 ，用于电阻器的共同节点可被设置为偏置电压而不是由电流源设置。
[0055]在各个实施例中，缩放因子(例如如上文所述的比例N)可经改变以提供增强偏置电流对偏移存储相位的偏置电流的不同比例。
[0056]在各个实施例中，还可通过使用电阻器取代在线性跨导区域中操作的有源装置(例如晶体管Ml及M2)而执行功率缩放。然而，当使用电阻器取代有源装置时，确定在以有源模式驱动锁存器400时的电流的困难(例如设计电路时的困难)通常增加。
[0057]上文描述的各个实施例只是通过说明方式而提供且不应被解释为限制附属于实施例的权利要求。所属领域的技术人员将容易认识到，在不遵循本文中说明且描述的实例实施例及应用且不脱离随附权利要求书的真正精神及范围的情况下，可作出各种修改及改变。
【主权项】
1.一种锁存器，其包括: 输出级，其具有第一输出及第二输出，其中所述第一输出经布置以提供用于控制所述第二输出的第一正反馈回路，且其中所述第二输出经布置以提供用于控制所述第一输出的第二正反馈回路；及 输入级，其具有电容式耦合到第一放大器的控制输入的第一输入及电容式耦合到第二放大器的控制输入的第二输入，其中在分辨相位期间，所述第一输出经选择性地耦合到所述第一放大器的第一信号输入且所述第二输出经选择性地耦合到所述第二放大器的第一信号输入，其中在偏移存储相位期间，偏置电流源是经由第一电阻器选择性地耦合到所述第一放大器的所述控制输入及所述第一信号输入，且其中在所述偏移存储相位期间，所述偏置电流源是经由第二电阻器选择性地耦合到所述第二放大器的所述控制输入及所述第一信号输入。2.根据权利要求1所述的锁存器，其中所述第一电阻器具有与所述第二电阻器相同的电阻。3.根据权利要求2所述的锁存器，其中所述输出级包括PMOSP型金属氧化物半导体晶体管，所述PMOS晶体管包含耦合到正供电轨的源极、耦合到第二输出信号的栅极及耦合到第一输出信号的漏极。4.根据权利要求3所述的锁存器，其中所述第一放大器是NMOSN型金属氧化物半导体晶体管，所述NMOS晶体管具有经布置具有第一宽长比的栅极区域，且其中所述第二放大器是具有经布置具有所述第一宽长比的栅极区域的NMOS晶体管。5.根据权利要求4所述的锁存器，其中所述偏移存储相位期间由所述第一放大器及所述第二放大器携带的电流小于所述分辨相位期间由所述第一放大器及所述第二放大器携带的电流。6.根据权利要求5所述的锁存器，其中所述偏移存储相位期间由所述第一放大器及所述第二放大器携带的电流小于多个所述分辨相位期间由所述第一放大器及所述第二放大器携带的电流。7.根据权利要求6所述的锁存器，其中所述多个分辨相位发生在每一偏移存储相位之后。8.根据权利要求5所述的锁存器，其包括: 第一晶体管，其包含耦合到所述第一放大器的所述NMOS晶体管的所述源极的漏极、耦合到接地的源极及耦合到所述第一放大器的所述NMOS晶体管的所述栅极的栅极；及 第二晶体管，其包含耦合到所述第二放大器的所述NMOS晶体管的所述源极的漏极、耦合到接地的源极及耦合到所述第二放大器的所述NMOS晶体管的所述栅极的栅极，其中所述第一晶体管及所述第二晶体管经布置以传导小于所述第一放大器及所述第二放大器的所述相应NMOS晶体管中的每一者的电流。9.根据权利要求8所述的锁存器，其中所述第一晶体管的所述栅极区域的所述宽长比是所述第一放大器的所述NMOS晶体管的所述栅极区域的所述宽长比的乘法倒数，且其中所述第二晶体管的所述栅极区域的所述宽长比是所述第二放大器的所述NMOS晶体管的所述栅极区域的所述宽长比的乘法倒数。10.根据权利要求9所述的锁存器，其包括第三晶体管，所述第三晶体管包含耦合到所述第一放大器及所述第二放大器的所述相应NMOS晶体管的两个所述源极的漏极，所述第三晶体管包含耦合到接地的源极。11.根据权利要求10所述的锁存器，其中所述第三晶体管在所述分辨相位期间经布置以携带所述分辨相位期间由所述第一放大器及所述第二放大器携带的所述电流的一部分。12.根据权利要求10所述的锁存器，其中所述第三晶体管经布置以传导所述分辨相位期间由所述第一放大器及所述第二放大器携带的全部所述电流中的大多数电流，其中所述分辨相位期间由所述第一放大器及所述第二放大器携带的平均电流大于所述偏移存储相位期间由所述第一放大器及所述第二放大器携带的平均电流。13.一种转换器系统，其包括: 输出级，其具有第一输出及第二输出，其中所述第一输出经布置以提供用于控制所述第二输出的第一正反馈回路，且其中所述第二输出经布置以提供用于控制所述第一输出的第二正反馈回路； 输入级，其具有电容式耦合到第一放大器的控制输入的第一输入及电容式耦合到第二放大器的控制输入的第二输入，其中在分辨相位期间，所述第一输出经选择性地耦合到所述第一放大器的第一信号输入且所述第二输出经选择性地耦合到所述第二放大器的第一信号输入，其中在偏移存储相位期间，偏置电流源是经由第一电阻器选择性地耦合到所述第一放大器的所述控制输入及所述第一信号输入，且其中在偏移存储相位期间，所述偏置电流源是经由第二电阻器选择性地耦合到所述第二放大器的所述控制输入及所述第一信号输入；及 转换器，其经布置以响应于时钟信号而产生取样信号及赋能信号，其中所述赋能信号在所述分辨相位期间被断言且所述取样信号在所述偏移存储相位期间被断言。14.根据权利要求13所述的系统，其中所述偏移存储相位期间由所述第一放大器及所述第二放大器携带的电流小于所述分辨相位期间由所述第一放大器及所述第二放大器携带的电流。15.根据权利要求13所述的系统，其中多个分辨相位发生在每一偏移存储相位之后，其中所述多个分辨相位中的每一者与逐次逼近寄存器SAR型模数转换器的逐次逼近操作相关联。16.根据权利要求15所述的系统，其中所述取样信号在长于所述偏移存储相位期间所述时钟信号的脉冲的时间周期的时间周期内被断言，且其中所述赋能信号在小于所述分辨相位期间所述时钟信号的所述脉冲的时间周期的时间周期内被断言。17.根据权利要求16所述的系统，其中所述赋能信号在大约等于或小于所述分辨相位期间所述时钟信号的所述时间周期的五分之一的时间周期内被断言。18.—种锁存方法，其包括: 响应于锁存器的第二输出而断言所述锁存器的第一输出的逻辑状态且响应于所述第一输出而断言所述第二输出的逻辑状态； 将所述锁存器的输入级的第一输入电容式親合到第一放大器的控制输入，且将所述锁存器的所述输入级的第二输入电容式耦合到第二放大器的控制输入； 在分辨相位期间将所述第一输出选择性地耦合到所述第一放大器的第一信号输入，且在所述分辨相位期间将所述第二输出选择性地耦合到所述第二放大器的第一信号输入；及 在偏移存储相位期间经由第一电阻器将偏置电流源选择性地耦合到所述第一放大器的所述控制输入及所述第一信号输入，且在所述偏移存储相位期间经由第二电阻器将所述偏置电流源选择性地耦合到所述第二放大器的所述控制输入及所述第一信号输入。19.根据权利要求18所述的方法，其中所述偏移存储相位期间由所述第一放大器及所述第二放大器携带的电流小于所述分辨相位期间由所述第一放大器及所述第二放大器携带的电流。20.根据权利要求19所述的方法，其中所述偏移存储相位期间由所述第一放大器及所述第二放大器携带的电流分别由耦合到接地的第一晶体管及第二晶体管携带，且其中所述分辨相位期间由所述第一放大器及所述第二放大器携带的电流由耦合到接地的第三晶体管携带，所述第一晶体管及所述第二晶体管具有小于所述第三晶体管的所述宽长比的十分之一的宽长比。
【专利摘要】本发明提供一种低功率存储偏移的CMOS锁存器(140)，其包含例如：共用电流源(IBIAS，图3及图4)，其经布置以对偏移存储相位(504)提供预定偏置电流(例如当SAMPLE信号断言时通过电阻器R0及R1的电流)；及赋能晶体管(M3及M4)，其经布置以将分辨周期(518，当ENABLE信号断言时)期间的分辨偏置电流耦合到相应输入对装置(M1及M2)。所述低功率存储偏移的CMOS锁存器(140)任选地包含电流缩放(参见图4中的M1/M11及M2/M12w/1比例)以提供大于所述偏移存储相位(504)的所述预定偏置电流的分辨偏置电流。
【IPC分类】H03K19/0948
【公开号】CN104883180
【申请号】CN201510081859
【发明人】马哈德万·文基德斯瓦兰, 拉贾韦吕·西纳卡兰
【申请人】德州仪器公司
【公开日】2015年9月2日
【申请日】2015年2月15日
【公告号】US9178499, US20150244355