或非门电路、移位寄存器、阵列基板及显示装置的制造方法

或非门电路、移位寄存器、阵列基板及显示装置的制造方法
【技术领域】
[0001] 本发明涉及显示技术领域，具体涉及一种或非门电路、移位寄存器、阵列基板及显 示装置。
【背景技术】
[0002] 在现有的显示装置中，或非门电路作为一种逻辑门电路常出现在用于提供行方向 扫描信号的扫描驱动电路中。而目前根据制造工艺不同，可以在显示装置的扫描驱动电 路中实现或非门电路的基本电子元件有很多种，如a-Si(AmorphousSilicon，非晶娃）、 LTPS(LowTemperaturePoly-silicon，低温多晶娃）、或Oxide(金属氧化物）类型的 TFT(ThinFilmTransistor，薄膜晶体管）等。其中，a-SiTFT的制造工艺成熟、成本低， 但是具有迀移率低和稳定性差的缺点；LTPSTFT的速度快、稳定性好，但是均匀性差、制造 成本高、不适用于大尺寸面板的制造。由此，OxideTFT凭借其迀移率高、均匀性好、制造成 本低的特点，成为未来最适合大尺寸面板显示的技术。
[0003] 但是，OxideTFT的转移特性通常为耗尽型，即在TFT的栅源电压Vgs为零时，TFT 仍处于开启状态。因此，在利用OxideTFT形成或非门电路时，输出端处的电压会随TFT阈 值电压大小的不同而存在一定程度的损失（简称"阈值损失"），影响或非门电路的工作性 能。

【发明内容】

[0004] 针对现有技术中的缺陷，本发明提供一种或非门电路、移位寄存器、阵列基板及显 示装置，可以解决OxideTFT形成的或非门电路存在阈值损失的问题。
[0005] 第一方面，本发明提供了一种或非门电路，包括各自具有输入端、高压端、低压端 和输出端的第一反相器与第二反相器，所述第一反相器的输出端与所述第二反相器的高压 端相连；所述第一反相器或所述第二反相器包括：
[0006] 第一晶体管，所述第一晶体管的栅极与第一节点相连，第一极与所述高压端相连， 第二极与所述输出端相连；
[0007] 第一电容，所述第一电容的第一端与所述第一节点相连，第二端与所述输出端相 连；
[0008] 与所述高压端相连的上拉模块，用于在高压端处为高电平时利用所述高压端处的 电位拉高所述第一节点处的电位；
[0009] 与所述输入端、所述低压端及所述输出端相连的下拉模块，用于在所述输入端所 接信号的控制下利用低压端处的电位拉低所述第一节点处的电位以及所述输出端的电位。
[0010] 可选地，所述上拉模块包括第二晶体管，所述第二晶体管的栅极与所述高压端相 连，第一极与所述高压端相连，第二极与所述第一节点相连。
[0011] 可选地，所述下拉模块包括：
[0012] 第三晶体管，所述第三晶体管的栅极与所述输入端相连，第一极与所述第一节点 相连，第二极与所述低压端相连；
[0013] 第四晶体管，所述第四晶体管的栅极与所述输入端相连，第一极与所述输出端相 连，第二极与所述低压端相连。
[0014] 可选地，所述第三晶体管的宽长比大于所述第二晶体管的宽长比。
[0015] 可选地，所述第一反相器的低压端与第二反相器的低压端相连。
[0016] 可选地，所述第一晶体管为氧化物薄膜晶体管。
[0017] 可选地，所述或非门电路中所有的晶体管均为N型氧化物薄膜晶体管。
[0018] 可选地，第一反相器与第二反相器的所述高压端处的高电平与所述输入端所接信 号的高电平相同；第一反相器或第二反相器的所述低压端处的低电平的电位高于所述输入 端所接信号的低电平的电位。
[0019] 可选地，所述第一反相器具有与所述第二反相器相同的电路结构。
[0020] 第二方面，本发明还提供了一种移位寄存器，包括上述任意一种的或非门电路。
[0021] 第三方面，本发明还提供了一种阵列基板，包括上述任意一种的移位寄存器。
[0022] 第四方面，本发明还提供了一种显示装置，包括上述任意一种的阵列基板或者上 述任意一种的移位寄存器。
[0023] 由上述技术方案可知，本发明基于上述电路结构，可以在或非门输出高电平时使 得第一晶体管的栅源电压被第一电容维持在一个足够高的水平，因而可以解决现有技术中 OxideTFT形成的或非门电路存在阈值损失的问题。
[0024] 进一步地，上述或非门电路可以通过简单的结构实现无阈值损失的或非运算，并 由于第一电容使得第一晶体管的栅源电压进一步提高，因而上述电路可以在低电平转为高 电平时具有更快的转换速度，实现更优的工作性能。
【附图说明】
[0025] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作一简单的介绍，显而易见地，下面描述中的附图是本发 明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根 据这些附图获得其他的附图。
[0026] 图1是本发明一个实施例中一种或非门电路的结构框图；
[0027] 图2是图1所示的或非门电路中第二反相器的电路结构示意图；
[0028] 图3是本发明一个实施例中一种或非门电路中的第二反相器的电路结构示意图；
[0029] 图4是本发明一个实施例中一种或非门电路的结构示意图；
[0030] 图5是图4所示的或非门电路的模拟仿真结果。
【具体实施方式】
[0031] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例 中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是 本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员 在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0032] 图1是本发明一个实施例中一种或非门电路的结构框图。参见图1，该或非门电 路（以虚线方框内的结构表示）包括第一反相器11和第二反相器12,第一反相器11与第 二反相器12均具有输入端VIN、高压端VGH、低压端VGL和输出端VOUT，而且第一反相器11 的输出端VOUT与第二反相器12的高压端VGH相连。
[0033] 应理解的是，第一反相器11和第二反相器12均可以在高压端VGH连接高电平、低 压端VGL连接低电平的情况下，在输出端VOUT处输出与输入端VIN电平相反的信号（VIN 处为低电平时VOUT处为高电平、VIN为高电平时VOUT处为低电平）。因此，在第一反相器 11的输出端VOUT处为低电平时，第二反相器12处于没有输出的状态，其输出端VOUT处为 低电平；而在第一反相器11的输出端VOUT处为高电平时，第二反相器12才会处于正常工 作的状态。
[0034] 其中需要说明的是，本文中的"高电平"与"低电平"均指代逻辑电路中的" 1"和 "〇 "，其设置方式是本领域技术人员所熟知的，在此不再赘述。此外，各晶体管均包括栅极、 源极、漏极，其中，栅极为控制极，为描述方便，源极和漏极中的一个为第一极，另一个为第 二极，这些也是本领域技术人员所熟知，不再赘述。
[0035] 因此，假设第一反相器11的输入端处的电平为U1、第二反相器12的输入端处的电 平为U2,在第一反相器11的高压端VGH连接高电平偏置电压UH、第一反相器11与第二反 相器12的低压端VGL连接低电平偏置电压UL时，第二反相器12输出端VOUT处的电平Uo 可以满足下述逻辑关系：
[0036]
[0037] 可见，该或非门电路可以实现或非逻辑运算。需要说明的是，本发明实施例中上述 第一反相器11和第二反相器12均指的是具有上述工作特性的电路 结构，当然上述第一反 相器11和第二反相器12可以具有相同的结构，也可以具有不同的结构。
[0038] 图2是图1所示的或非门电路中第二反相器的电路结构示意图。参见图2,上述第 二反相器12包括第一晶体管T1、第一电容C1、上拉模块12a和下拉模块12b，其中：
[0039] 第一晶体管T1的栅极与第一节点VA(指的是第二反相器内部的一个电路节点） 相连，第一极与上述高压端VGH相连，第二极与上述输出端VIN相连；第一电容C1的第一端 与上述第一节点VA相连，第二端与上述输出端VOUT相连；
[0040] 上拉模块12a与上述高压端VGH相连，用于在高压端VGH处为高电平时利用上述 高压端VGH处的电位拉高上述第一节点VA处的电位（例如可以通过包括二极管或者晶体 管的电路结构来实现）；
[0041] 下拉模块12b与上述输入端VIN、上述低压端VGL及上述输出端VOUT相连，用于在 上述输入端VIN所接信号的控制下利用低压端VGL处的电位拉低上述第一节点VA及上述 输出端VOUT处的电位（例如可以通过包括晶体管、霍尔开关元件或继电器等开关器件的电 路结构来实现）。
[0042] 基于上述电路结构，本发明实施例可以在或非门电路输出高电平时使得第一晶体 管T1的栅源电压被第一电容C1维持在一个足够高的水平。具体来说，在第一节点VA及输 出端VOUT处均为低电平时的情况下，上拉模块12a可以在高压端VGH处为高电平时拉高第 一节点VA处的电位，从而第一晶体管T1会处于开启状态，使得输出端VOUT处的电位也被 同时上拉。然而在这一过程中，由于第一电容C1对其两端的电压具有保持作用，因而会使 得第一节点VA处的电位被进一步上拉而高于高压端VGH处的高电平。由此，第一晶体管T1 的栅源电压会在输出端VOUT处为高电平的期间大于零，这不仅使得第一晶体管T1的源漏 电流足够大而加快了输出端V0UT处的电位由低电平转为高电平的速度，还使得第一晶体 管T1可能存在的阈值电压不会影响输出端V0UT处的高电平的电位，从而消除上述"阈值损 失"。
[0043]需要说明的是，本文所涉及的晶体管的类型可以由本领域技术人员根据具体的应 用场景对晶体管的类型来进行选择，例如本文中任一晶体管都可以是N型或者P型的晶体 管。在此基础之上，本领域技术人员可以根据所选用的晶体管是N型还是P型来适应性地 对源极和漏极各与何种结构相连进行设置，本发明对此不做限制。特别地，在所选用的晶体 管为源漏极结构对称的晶体管时，上述晶体管的源极与漏极可以不作区分。
[0044]可以看出，本发明实施例可以解决现有技术中OxideTFT形成的或非门电路存在 阈值损失的问题。进一步地，上述或非门电路可以通过简单的结构实现无阈值损失的或非 运算，并由于第一电容C1使得第一晶体管T1的栅源电压进一步提高，因而上述电路可以在 低电平转为高电平时具有更快的转换速度，实现更优的工作性能。
[0045] 作为一种不例，图3是本发明一个实施例中一种或非门电路中的第二反相器的电 路结构示意图。
[0046] 参见图3,在图2所示电路结构的基础上，本发明实施例中的上拉模块12a具体包 括一第二晶体管T2,上述第二晶体管T2的栅极与上述高压端VGH相连，第一极与上述高压 端VGH相连，第二极与上述第一节点VA相连。基于此，第二晶体管T2可以在高压端VGH处 为高电平时形成由上述高压端VGH流向上述第一节点VA的电流，从而拉高上述第一节点VA 处的电位，实现上述上拉模块12a的功能。也就是说，本发明实施例可使上述上拉模块12a 的功能由一个晶体管实现，有利于上述电路结构的简化。
[0047] 同时，本发明实施例中的下拉模块12b包括第三晶体管T3与第四晶体管T4,其中： 第三晶体管T3的栅极与上述输入端VIN相连，第一极与上述第一节点VA相连，第二极与 上述低压端VGL相连；第四晶体管T4的栅极与上述输入端VIN相连，第一极与上述输出端 V0UT相连，第二极与上述低压端VGL相连。基于此，第三晶体管T3和第四晶体管T4可以在 上述输入端VIN所接信号的控制下形成由第一节点VA流向低压端VGL的电流以及由输出 端V0UT流向低压端VGL的电流，从而拉低第一节点VA及上述输出端V0UT处的电位，实现 上述下拉模块12b的功能。也就是说，本发明实施例可使下拉模块12b的功能由两个晶体 管实现，有利于上述电路结构的简化。
[0048] 作为一种更为具体的示例，图4是本发明一个实施例中一种或非门电路的结构示 意图。参见图4,本发明实施例中的第一反相器11具有与图3所示的第二反相器12相同 的电路结构。具体来说，对应于上述第二反相器12中的第一晶体管T1、第一电容C1、第二 晶体管T2、第三晶体管T3,本发明实施例中的第一反相器11包括第四晶体管T4、第二电容 C2、第五晶体管T5、第六晶体管T6,并具有相同或相似的内部连接关系。基于此，第一反相 器11与第二反相器12可以通过同样的工艺进行制作，同时第一反相器11也可以具有上述 第二反相器12所具有的优异的工作特性，有利于或非门电路成本的降低和性能的提升。
[0049] 另一方面，本发明实施例中第一反相器11的低压端与第二反相器12的低压端相 连，可以使得整个或非门电路具有统一的参考低电平。设该参考低电平UL，类似地，可将本 发明实施例中或非门电路的第一输入信号设为U1、第二输入信号设为U2、参考高电平设为 UH、输出信号设为Uo。
[0050] 除此之外，本发明实施例中的所有晶体管均为N型氧化物薄膜晶体管，图4中任一 晶体管的上侧电极为漏极、下侧电极为源极。基于此，可实现整个电路的制作工艺的统一， 有利于成本的降低。但是，OxideTFT存在漏电流大的缺陷，对此，可使第一反相器11与第 二反相器12的上述低压端处的UL高于上述输入端所接信号U1和U2的低电平的电位，从 而使得晶体管T7、T8在下拉第一节点VA或者输出端V0UT处的电位后的栅源电压小于零， 以有效改善晶体管漏电流过大所造成的问题。另一方面，为了使得上述Uo的高电平与U1 和U2的高电平保持一致，可以使第一反相器11与第二反相器12的上述高压端VGH处的高 电平与上述输入端VIN所接信号的高电平一致。
[0051] 具体来说，图4所示的或非门电路的工作原理如下：
[0052] 在U1为高电平、U2也为高电平时，17与T8均处于开启状态，从而使得T1栅极处 的电位以及第一反相器11的输出端处的电位被拉低，T1处于关闭状态，而T2的栅极和漏 极均为第一反相器11所输出的低电平UL。同时，由于U2的高电平使得T3和T4也处于开 启状态，从而Uo处的电位也会同样被拉低为低电平UL。
[0053] 在U1为低电平、U2为高电平时，T7与T8处于关闭状态，T6的作用下T5栅极电位 被拉高，从而T5开启、第一反相器11输出高电平UH。然而，U2的高电平使得T3和T4处于 开启状态，第二反相器12中VA2处的电位被T2上拉的同时还被T3下拉。在此情况下，可 以通过对T2和T3宽长比的设计，使得上拉电流远小于下拉电流，进而使得上述VA2处电位 为低电平（第二晶体管T2的宽长比小于或远小于第三晶体管T3的宽长比）。从而，T1处 于关闭状态、T4的下拉作用下Uo仍为低电平UL。
[0054] 在U1为高电平、U2为低电平时，同理第一反相器11会输出低电平UL，若此时第二 反相器12中的第一节点VA2处为高电平，则由T1源极流向漏极的电流可使Uo处的电位被 下拉为低电平UL。
[0055] 在U1为低电平、U2为低电平时，同理第一反相器11会输出高电平UH。此时T2以 及C1的综合作用下T1栅极电位会先被上拉至一比高电平UH还要高的电位，从而使得Uo 处被快速上拉至高电平UH。
[0056] 作为上述工作原理的示意，图5是图4所示的或非门电路的模拟仿真结果。可以 看出，该或非门电路的Ul、U2、Uo之间的关系如下表所示：
[0057] 表1或非门电路的输入输出关系表
[0058]
[0059] 由此可见，本发明实施例所提供的或非门电路可以通过简单的结构实现无阈值损 失的或非运算（Uo的最大值可达20V，与U1与U2的最大值相同），并由于第一电容使得第 一晶体管的栅源电压进一步提高，因而上述电路可以在低电平转为高电平时具有更快的转 换速度（Uo的上升沿小于2us)，实现更优的工作性能。
[0060] 另外需要说明的是，在上述任意一种或非门电路中，第一晶体管T1都可以采用氧 化物薄膜晶体管（OxideTFT)。基于此，可使上述第一晶体管具有迀移率高、均匀性好、制造 成本低的特点。
[0061] 基于同样的发明构思，本发明实施例提供一种移位寄存器，包括上述任意一种的 或非门电路，以及提供一种扫描驱动电路，包括上述移位寄存器。举例来说，在扫描驱动电 路中的移位寄存器由SR触发器构成时，SR触发器中的或非门可以采用上述任意一种的或 非门电路。
[0062] 当然，扫描驱动电路中用于进行或非逻辑运算处理的电路部分都可以由上述任意 一种的或非门电路实现。由于该扫描驱动电路包括上述任意一种的或非门电路，因而可以 解决同样的技术问题，达到类似的技术效果。
[0063] 基于同样的发明构思，本发明实施例提供一种阵列基板，包括上述任意一种的扫 描驱动电路。举例来说，该阵列基板可以是GOA(GateDriverOnArray，阵列基板行驱动） 类型的阵列基板，从而包括如图4所示的或非门电路的扫描驱动电路可以形成在该阵列基 板上。由于该阵列基板包括上述任意一种的移位寄存器以及扫描驱动电路，因而可以解决 同样的技术问题，达到类似的技术效果。
[0064] 基于同样的发明构思，本发明实施例提供一种显示装置，包括上述任意一种的阵 列基板（比如G0A类型的阵列基板），或者上述任意一种的扫描驱动电路（比如设置在阵列 基板周边的电路板上）。需要说明的是，本实施例中的显示装置可以为：显示面板、手机、平 板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。由于该 显示装置均包括上述任意一种的扫描驱动电路或上述任意一种的阵列基板，因而可以解决 同样的技术问题，达到类似的技术效果。
[0065] 在本发明的描述中需要说明的是，术语"上"、"下"等指示的方位或位置关系为基 于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示 所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本 发明的限制。除非另有明确的规定和限定，术语"安装"、"相连"、"连接"应做广义理解，例 如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连 接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本 领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
[0066] 还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个 实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间 存在任何这种实际的关系或者顺序。而且，术语"包括"、"包含"或者其任何其他变体意在 涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些 要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设 备所固有的要素。在没有更多限制的情况下，由语句"包括一个……"限定的要素，并不排 除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0067] 以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例 对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施 例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者 替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
【主权项】
1. 一种或非门电路，其特征在于，包括各自具有输入端、高压端、低压端和输出端的第 一反相器与第二反相器，所述第一反相器的输出端与所述第二反相器的高压端相连；所述 第一反相器或所述第二反相器包括： 第一晶体管，所述第一晶体管的栅极与第一节点相连，第一极与所述高压端相连，第二 极与所述输出端相连； 第一电容，所述第一电容的第一端与所述第一节点相连，第二端与所述输出端相连； 与所述高压端相连的上拉模块，用于在高压端处为高电平时利用所述高压端处的电位 拉高所述第一节点处的电位； 与所述输入端、所述低压端及所述输出端相连的下拉模块，用于在所述输入端所接信 号的控制下利用低压端处的电位拉低所述第一节点处的电位以及所述输出端处的电位。2. 根据权利要求1所述的或非门电路，其特征在于，所述上拉模块包括第二晶体管，所 述第二晶体管的栅极与所述高压端相连，第一极与所述高压端相连，第二极与所述第一节 点相连。3. 根据权利要求2所述的或非门电路，其特征在于，所述下拉模块包括： 第三晶体管，所述第三晶体管的栅极与所述输入端相连，第一极与所述第一节点相连， 第二极与所述低压端相连； 第四晶体管，所述第四晶体管的栅极与所述输入端相连，第一极与所述输出端相连，第 二极与所述低压端相连。4. 根据权利要求3所述的或非门电路，其特征在于，所述第三晶体管的宽长比大于所 述第二晶体管的宽长比。5. 根据权利要求1所述的或非门电路，其特征在于，所述第一反相器的低压端与第二 反相器的低压端相连。6. 根据权利要求1所述的或非门电路，其特征在于，所述第一晶体管为氧化物薄膜晶 体管。7. 根据权利要求1至6中任意一项所述的或非门电路，其特征在于，所述或非门电路中 所有的晶体管均为N型氧化物薄膜晶体管。8. 根据权利要求7所述的或非门电路，其特征在于，第一反相器与第二反相器的所述 高压端处的高电平与所述输入端所接信号的高电平相同；第一反相器或第二反相器的所述 低压端处的低电平的电位高于所述输入端所接信号的低电平的电位。9. 根据权利要求1至6中任意一项所述的或非门电路，其特征在于，所述第一反相器与 所述第二反相器电路结构相同。10. -种移位寄存器，其特征在于，包括如权利要求1至9中任意一项所述的或非门电 路。11. 一种阵列基板，其特征在于，包括如权利要求10所述的移位寄存器。12. -种显示装置，其特征在于，包括如权利要求11所述的阵列基板或者如权利要求 10所述的移位寄存器。
【专利摘要】本发明提供了一种或非门电路、移位寄存器、阵列基板及显示装置，其中的或非门电路包括各自具有输入端、高压端、低压端和输出端的第一反相器与第二反相器，第一反相器的输出端与第二反相器的高压端相连；第一反相器和/或第二反相器包括：第一晶体管，第一晶体管的栅极与第一节点相连，第一极与高压端相连，第二极与输出端相连；第一电容，第一电容的第一端与第一节点相连，第二端与输出端相连；上拉模块，用于在高压端处为高电平时利用高压端处的电位拉高第一节点处的电位；下拉模块，用于在输入端所接信号的控制下利用低压端处的电位拉低第一节点及输出端的电位。本发明可以解决Oxide TFT形成的或非门电路存在阈值损失的问题。
【IPC分类】G11C19/28, H03K19/20, G09G3/20
【公开号】CN104883181
【申请号】CN201510317200
【发明人】吴仲远
【申请人】京东方科技集团股份有限公司
【公开日】2015年9月2日
【申请日】2015年6月10日