高速adc应用的lc晶格延迟线的制作方法

高速adc应用的lc晶格延迟线的制作方法
【技术领域】
[0001] 本公开一般涉及模数转换器，并且更具体地涉及在高速模数转换器中使用的延迟 线。
【背景技术】
[0002] 在许多电子应用中，模拟输入信号被转换为数字输出信号（例如，用于进一步的 数字信号处理）。例如，在精确的测量系统中，电子装置被设置有一个或多个传感器以进行 测量，并且这些传感器可以产生模拟信号。该模拟信号然后将被提供到模数转换器（ADC) 作为输入，以产生数字输出信号，以便进一步处理。在另一种情况中，天线基于在空气中携 带信息/信号的电磁波产生模拟信号。由天线产生的模拟信号随后作为输入提供到ADC，以 产生数字输出信号，以便进一步处理。
[0003] 模数转换器可用于许多地方，诸如宽带通信系统、音频系统、接收器系统，等等。 ADC可以转换表示现实世界的现象（例如，光、声、温度或压力）的模拟电信号，用于进行数 据处理的目的。设计ADC并不是普通的任务，因为每个应用可具有在性能、功耗、成本和尺 寸上不同的需求。模数转换器用于广泛的应用，包括通信、能源、医疗、仪器仪表和测量、电 机控制、工业自动化及航天/国防。随着需要ADC的应用增长，对于准确而可靠的转换性能 的需要也增长。

【发明内容】

[0004] 本发明描述对于高速CT模数转换器（ADC)应用使用无源连续时间（CT)延迟线的 技术和方法。在这些CTADC常见的连续时间残余产生阶段，模拟输入和DAC输出之间的适 当延迟是至关重要的。具体来说，采用基于电感-电容（LC)的晶格延迟元件，以使能高性 能CT流水线ADC和CTA-2(A2)ADC。使用基于LC晶格的延迟元件对于具有良好控制 阻抗的连续时间信号提供宽频带群延迟。特别是需要在CT信号和它的数字化版本之间产 生低噪声和低失真残留的架构中，这将是重要的电路元件以架构高性能的CTADC。基于LC 晶格的延迟元件使能高速连续时间流水线ADC和△ - 2ADC所需的无噪声、无失真的宽带延 迟。
【附图说明】
[0005] 图1是示出根据本公开的一些实施例的包括多个延迟线的连续时间流水线模数 转换器的系统架构的简化示意图；
[0006] 图2是在连续时间流水线模数转换器（诸如，图1所示的模数转换器）内的示例 性波形的曲线；
[0007] 图3是示出根据本公开的一些实施例的残余产生阶段或电路的简化示意图；
[0008] 图4是根据本公开的一些实施例与残余产生阶段相关联的信号的示例性波形的 曲线图；
[0009] 图5表示根据本公开的一些实施例示出了谐振电路的晶格的两个简化示意图；
[0010] 图6示出根据本公开的一些实施例的具有级联谐振晶格电路的残留产生阶段； [0011] 图7A示出根据本公开的一些实施例的级联谐振晶格电路的简化示意图；
[0012] 图7B示出根据本公开的一些实施例的由级联谐振晶格电路提供的延迟频率的效 果；
[0013] 图8示出根据本公开的一些实施例的谐振电路的晶格/结构；
[0014] 图9A表示根据本公开的一些实施例，示出磁通量图案方向性的示意图；
[0015]图9B示出根据本公开的一些实施例，在集成电路中的连续时间流水线模数转换 器布局的俯视图；
[0016] 图10表示根据本公开的一些实施例，示出磁通量图案的2个连续流水线模数转换 器阶段的8个平面电感器的顶视图；
[0017] 图11A-B示出根据本公开的一些实施例，在模数转换器中相邻阶段的延时线中4 个平面电感器的可能磁通量图案；
[0018] 图12A-B示出根据本公开的一些实施例，在模数转换器中相邻阶段的延迟线的8 个平面电感器的可能磁通量图案；
[0019] 图13A-B示出根据本公开的一些实施例，在模数转换器中相邻阶段的延迟线的12 个平面电感器的可能磁通量图案；
[0020] 图14A-B示出根据本公开的一些实施例，在模数转换器中相邻阶段的延迟线的16 个平面电感器的可能磁通量图案；
[0021] 图15示出根据本公开的一些实施例，用于具有4个不同磁通量图案的平面电感器 的模数转换器中相邻阶段之间的模拟磁耦合因子的曲线图；
[0022] 图16示出根据本公开的一些实施例，用于具有2个不同磁通量图案的平面电感器 的连续时间流水线模数转换器的模拟输出频谱的曲线图；
[0023] 图17示出按照本公开的一些实施例，具有连续时间延迟线的0-4连续时间A -2 多阶段噪声成形模数转换器的简化示意图；
[0024] 图18示出按照本公开的一些实施例，具有连续时间延迟线的2-2ZOOMA-2多阶 段级噪声成形模数转换器的简化示意图；和
[0025] 图19示出根据本公开的一些实施例的具有多个连续时间延迟线的行波电路的简 化示意图。
【具体实施方式】
[0026] 模数转换器（ADC)是将连续物理量转换为表示量的幅值的数字的设备。转换涉及 将模拟输入信号量化，所以这将引入少量误差。通常情况下，通过将模拟输入信号周期性采 样进行量化。结果是已转换连续时间和连续振幅模拟输入信号到离散时间和离散幅度数字 信号的数字值序列（即，数字信号）。
[0027]ADC通常由以下应用需求定义：其带宽（可以适当地转换成数字信号的模拟信号 的频率范围），其分辨率（最大模拟信号可以分成数并表示为数字信号的离散电平），以及 它的信噪比（相对于所述ADC的引入噪声，ADC如何精确测量信号）。模数转换器（ADC)具 有许多不同的设计，其可根据应用的要求进行选择。
[0028] 许多现代的ADC设计（诸如，流水线ADC和多级噪声成形ADC)包括：多个级，用于 数字化系统的信号和误差，以便满足涉及带宽、分辨率和信噪比的设计要求。一个或多个阶 段通常使用原始模拟输入信号作为参考信号，以产生残余信号（即，模拟输入信号的滤波 版本或重构版本之间的误差），以便减少由ADC导入的噪声量和/或提高输出的分辨率。制 造残余的方法通常需要原始模拟输入信号和原始模拟输入信号的滤波版本的相位匹配，但 原始模拟输入信号的滤波引入延迟。因此，通常提供延迟线以延迟原始模拟输入信号，用于 滤波版本的相位匹配，以便产生所希望的剩余信号。本公开内容描述采用连续时间（CT)电 路在提供延迟模拟输入信号中使用的改进延迟线，例如，用于产生残余信号（也可设想其 它应用）。
[0029] 示例应用：连续时间流水线模数转换器
[0030] 使用延迟线以延迟模拟输入信号的一个示例电路是流水线模数转换器（ADC)。传 统上，流水线ADC提供使用开关电容器电路的延迟线路。开关电容器电路提供采样-保持 类型的延迟线，用于在ADC的残余产生阶段中延迟模拟输入信号。在本公开中，具有一个或 多个延时线的流水线ADC不使用开关电容器电路来提供延迟线。相反，使用连续时间CT电 路。其结果是（总）的连续时间（CT)流水线模数转换器（ADC)，它利用（全部）CT电路来 实现流水线ADC。
[0031] 图1是示出根据本公开的一些实施例的包括多个延迟线的连续时间流水线模数 转换器的系统架构的简化示意图。具体地，图1示出了CT流水线ADC的前三个阶段。模拟 输入信号ul通过快速/粗放ADC数字化（示为ADC1，可以使用闪速ADC来实现），以及快 速/粗放ADCvl的数字输出用于驱动电流数模转换器（DAC)(示出为DAC1)。输入电压信 号ul也被转换成通过电阻和延迟线路组件的一些延迟的信号电流。经延迟的信号电流和 电流模式DAC输出电流之间的差是由跨导放大器（示为"TIA"）进行放大，它包括放大器 A1和并联-并联反馈网络。放大器的输出u2成为到第二阶段的模拟输入电压信号。在图 1的底部，示出数字信号的重建。每个阶段的数字输出由ADC产生，以及它们向后和滤波响 应1/STF相加（STF:每个单独CT流水线阶段的信号传递函数）。在图1中的示意电路图描 绘为单端，但实际实施方式通常差分。
[0032] 在具有CT电路的离散时间（DT)延迟线（在常规流水线ADC中使用）中替换开关 电容器电路的一个原因是功耗。CT流水线ADC通常具有比传统流水线ADC的CT延迟线低 几倍的功耗，并同时提供相同的性能。对于DT延迟线，当充电电容器时，用于充电开关电 容器电路中的电容器的放大器输出电流在开始时是相当高的，而CT电路的放大器输出电 流通常是恒定的，并比开关电容器电路得最大放大器输出电流小几倍（同时保持两者之间 的性能为常数）。其结果是，具有DT延迟线的流水线ADC的功率放大器比起在具有流水线 ADC的CT延迟线功率放大器需要更加耗电（因此，消耗更多的功率）（并保持同一信噪比性 能）。
[0033] 健壮的延迟线的重要性
[0034] 延迟线（诸如，图1所示的延时线）在CT流水线ADC中起到了至关重要的作用。 当使用实际电路实现时，图1中的ADC模块和DAC模块将表现出一些固有的延迟。在常规 的集成电路（1C)实施方式中，ADC和DAC将通过时钟信号CK计时。该CK决定了整体CT 流水线ADC的采样率。通过ADC和DAC的延迟可以是大约或等同1至2 (在大多数情况下， 1.5)的CK周期。延迟通常取决于电 路和应用。如果在通过该电阻器（输入和DAC输出之 间）的模拟信号路径中没有相应补偿，模拟输入信号电流和电流模式DAC输出电流之间具 有相位差。该相位差会导致需要由放大器和随后CT流水线阶段进行处理的较大残余电流 信号。其结果是，放大器需要消耗更多的功率，以在一定的失真性能提供更大的电流，并且 流水线阶段之间的阶段间增益需要被减小。较小的阶段间增益将减少流水线ADC前端的热 功率效率，并对于给定的分辨率性能提高功率和复杂性。当输入信号的频率增加时，这种退 化将变得更糟。
[0035] 图2是在连续时间流水线模数转换器（诸如，图1所示的模数转换器）内的示例性 波形的曲线。具体而言，图2示出了一些常规模拟CT流水线ADC的波形。在顶部副区的CK 是时钟信号波形。在中间副区，V(ip，in)是模拟输入信号电压。经延迟的模拟输入电压信号 (标记为2*〈5丁六6￡1>￥(1卩_(1，預_(1))和0六(：输出电压（标记为-1*〈5丁六6￡1.〇^1>￥(0六0〇， 并在此称为通常作为模拟输入信号的滤波版本或模拟输入信号的重构版本）被分别标绘 在图2中。
[0036] 延迟模拟信号和DAC输出信号（滤波的模拟输入信号）已经从它们对应的电流信 号被调整为电压信号，以便更好示出延迟的重要性。在仿真中，ADC呈现1个时钟周期的延 迟，而DAC表现出0.5个时钟周期的延迟的等效。因此可以观察到，DAC输出波形相对于原 始模拟输入信号V(ip，in)被延迟了大约1.5个时钟周期。通过延迟线适当延迟，延迟模拟 信号对准到DAC输出信号，以及残余信号可因此被最小化。
[0037] 在图2的底部副区，绘制第二流水线级的延迟模拟输入信号（标记为 2*〈STAGE2>V(IP_d，IN_d)，其也是第一阶段的输出，具有连续和平滑的外观）和DAC输出信 号（标记为-1*〈STAGE1.dacl>V(DACV)，具有阶梯状外观）。使用适当的延迟线用于与滤波 模拟输入信号对准延迟的模拟输入信号，这两个信号被对准，以及DAC输出信号按预期跟 踪模拟输入信号。
[0038] 示例应用：残余产阶段或电路
[0039] 图3是示出根据本公开的一些实施例的残余产生级或电路的简化示意图。具体而 言，图3示出在残余生成电路中使用延迟线的示例性想法。残余电路概念化被配置为产生 残余信号的DAC的一部分。FLASH是进行数字化模拟输入信号U，并输出数字代码V的闪速 ADC。根据数字信号V(即，模拟输入信号的滤波版本U)，DAC产生模拟电流（Ida。)。延迟线 DELAY延迟模拟输入信号U并产生延迟版本Ud。然后，所延迟的模拟信号Ud被转换成电流 Iu。电流残余IMS=Iu_Ida。被设置在求和节点S。该残余成正比于在FLASH中的量化处理 期间产生的量化误差。图3中的求和节点是由具有并联分流负反馈网络的放大器AMP产生。 通过延迟元件的延迟时间（例如，在本公开内容的CT延迟线）应匹配通过FLASH和DAC电 路块的延迟，其可以是等效于1. 5倍的系统时钟周期（TCK)。
[0040] 图4是根据本公开的一些实施例与残余产生级相关联的信号的示例性波形的曲 线图。具体而言，图4示出图3所示的没有延迟块的示例性电路块的可能信号波形。没有 添加必要延迟的延迟块，模拟输入信号U和DAC输出Ida。之间的相位差将保持未补偿并增 加残余。
[0041] 理解改进的连续时间延迟线
[0042] 图5表示根据本公开的一些实施例示出了谐振（LC)晶格电路的两个简化示意图。 具体而言，图5示出的LC晶格结构/电路的示意图，用于提供延迟元件作为CT延迟线的一 部分，例如，在图4中看到的残余生成电路，或在图1中看到的CT流水线ADC(注意，这些示 例应用都意味着是示例性的，而非限制性的）。
[0043] 用于产生延迟差分模拟输入信号对（OUT+和OUT-)的LC晶格结构包括两个电感 组件L1和L2 (2个电感器）和两个电容字节C1和C2 (2个电容器），其中，或者⑴这两个 电感组件交叉偶联或（2)这两个电容组件交叉耦合。IN+和IN-代表用于接收差分模拟输 入对的模拟输入端口，而0UT+和OUT-代表用于输出延迟差分模拟输入对的输出端口。RL 是负载电阻。输入信号通过低频的电感器并通过高频的电容器。从而从低到高频率会发生 180度的相移，以及这产生跨越宽频率的稳定群延迟。
[0044] 从输入到输出的差分信号传递函数可以写为：
[0045]
[0046] 晶格延迟线的线路阻抗可以定义为：
[0047]
[0048] 以及线路谐振频率&为：
[0049]
[0050] 信号传递函数在DC等于1以及在高频等于-1，这确认180度相移和关联的群延 迟。在共振频率时，信号传递函数变为：
[0051]
[0052] 在&具有90度相移，以及幅度响应取决于ZL之间的比率。如果Z%被制成 2&，可以示出，该信号传递函数的幅度在任何频率总是等于单位。在延迟线的输入端口IN+ 和IN-，差分输入阻抗Zindiff可以写为：
[0053]
[0054] 同样，在fQ，差分输入阻抗等于ZDlV(4RJ。并且如果V等于2R。则在LC晶格结 构的差分输入阻抗将在任何频率总是等于2&。换言之，在这种情况下，LC晶格结构从输入 到负载是透明的。
[0055] 作为延迟元件或延迟线，例如，在如图3的残留产生电路，理想的是使相等21。 这会产生晶格延迟线的稳定差分输入阻抗，这将简化功率匹配并使得LC晶格更容易驱动。 它也产生单位幅度的传递函数，这使得图3所示的电路可能产生在模拟输入信号和在宽频 率范围内的其数字化版本之间的细微残留。
[0056] 在实际的电路实现中，ZD^I以通过改变电容器C调整。该操作可以通过使用模拟 变容二极管并调整其调谐电压或使用数字控制电容器组/阵列来实现。
[0057] 级联LC晶格结构中的延迟线
[0058] 图6示出根据本公开的一些实施例的具有级联谐振（LC)晶格电路的残留产生阶 段。具体地，图6更详细地示出具有多个LC晶格延迟模块/结构的单个连续时间（CT)流 水线ADC级。这里示出差分电路拓扑结构。IN、IP是输入端口，以及OP和ON是输出端口。 使用LC晶格延迟模块的两个级联阶段作为示例，以获得足够的宽带延迟。图中的"ADC"是 直接数字化模拟输入信号的更快ADC，以及"IDAC"是馈送数字化电流回到放大器的求和节 点的电流DAC。ADC和IDAC由时钟信号定时，例如，差分时钟信号CK和CK_B。DO是由该CT 流水线级产生的数字输出。
[0059] 晶格延迟级的数目/结构不限于如示于图6的两个。如果需要的延迟小于两个阶 段，它可以是单级，如果需要的延迟较大则多于两个阶段。当使用多个LC晶格阶段时，它们 的共振频率（；>不一定必须相同。由LC晶格取得的群延迟在其共振频率达到高峰。 因而，不同LC晶格级的谐振频率/结构可被放置在相邻频率，以实现更宽的频带群延迟。
[0060] 图7A示出根据本公开的一些实施例的级联谐振晶格电路的简化示意图。该示意 图示出其中延迟线包括以多个阶段级联的两个LC晶格结构（LC晶格延迟1和LC晶格延迟 2)的例子，其中每个阶段具有不同的共振频率，以提供宽带延迟频率。
[0061] 图7B示出根据本公开的一些实施例的由级联谐振晶格电路提供的延迟频率的效 果。一种LC晶格结构将呈现在其共振频率的延迟峰值（在LC晶格延迟1的延迟1 (f)的 4，和在LC晶格延迟2的延迟2(f)的&2)，类似于调谐LC池的阻抗。因此，通过级联具有 不同谐振频率的两个LC延迟级，就可以产生在更宽的频率范围内的广泛延迟（延迟1 (f) * 延迟2 (f))，它用于具有大带宽需求的高速ADC。这种类型的级联不限于两个阶段，并且可 以一般应用到许多阶段（3,4, 5,6等）。在具有级联LC晶格结构的延迟线中的每个LC晶格 结构将包括用于差分信号的2个电感器。对于两个级联的LC晶格结构，使用4个电感器或 电感元件。
[0062] 示例：确定L和C值
[0063] 图8示出根据本公开的一些实施例的谐振电路（LC)的晶格/结构。LC晶格结构 具有两个感应元件和两个电容元件，其中，或者（1)两个感应组件交叉偶联或（2)两个电容 组件交叉耦合。在这个例子中，为了说明，电容组件是交叉耦合的。采用LC晶格结构的概 念提供ADC中的延迟线不是平凡的。下面简单介绍其可以被用来确定电感组件和电容组件 的电感值L和电容值C的公式，分别提供特定延迟，以匹配延迟差分模拟输入对和差分模拟 输入对的滤波版本。
[0064] 至图8中所示的该LC晶格结构的电流传递函数G(s)的电压可被表示为：
[0065]
[0066] 以上可简化为：
[0067]
-u
[0068]其中：
[0069]
[0070] G(s)的幅度、相位和延迟表示如下：
[0071] 幅度
其实相对于频率的常数
[0072]
[0073]
[0074] 对于具有一个 或多个（级联）LC晶格结构的连续时间延迟线的设计参数包括特性 阻抗Z0,延迟线中级联晶格阶段的数目（如果只有一个晶格结构时，N= 1，如果两个晶格 结构一个接着一个级联，N=2,等等），和ADC f；k的时钟频率（即，对应于匹配由图3中的 DAC和ADC处理的延迟信号的滤波信号的相位所需的延迟）。如果延迟匹配到1. 5XADC的 (TCK)的时钟周期：
[0075]
[0076] 硬件设计：减少延时线之间的耦合
[0077] CT流水线ADC的LC晶格延迟线中的电感器可以实现为单端平面电感或具有紧密 耦合的差分平面电感器。平面布局（这意味着在集成电路的布线上的环形线结构）一般需 要实现这些应用所需要的电感值。由于相互耦合和更高的高频品质因数，差分电感提供更 大的低频电感。然而，当它将共同磁场转换成差分电流时，差分平面电感对共模干扰磁场更 敏感。
[0078] 图9A表示根据本公开的一些实施例，示出磁通量图案方向性的示意图。在左侧示 出了当受到共模磁场影响时，产生相同方向电流信号的两个单端平面电感，有共模磁场引 起的电流将被差分信号拒绝。在右侧示出了由差分电信号激励的两个单端平面电感，所产 生的磁场方向相反。
[0079] 相比较而言，产生具有相反磁通方向的磁场的一对单端电感器较不敏感于共模场 干扰。当通过差分信号激发时，相同的单端对电感器也对环境产生较少净磁场。这是由于 消除了所产生的具有相反磁通方向场。在第一顺序，共同磁场将被转换成被差分信号拒绝 的一对共模电流。
[0080] CT流水线ADC或者任何多级ADC通常具有多个ADC级。如果延迟线用于一个或 多个这些ADC级中，整个ADC可以潜在地具有许多延迟线，其中每个延迟线包括一个或多个 (级联）LC晶格结构，实施作为集成电路设计中的平面电感。这些延迟线的这些平面电感器 之间的磁耦合会导致信号从一个延迟线泄漏到另一个，因此降低系统性能。结果，最优化平 面电感的位置以减少整体磁耦合对于高性能CT流水线ADC(或采用LC晶格结构作为延迟 线的任何（多级）电路）是至关重要的。
[0081]图9B示出根据本公开的一些实施例，在集成电路中的连续时间流水线模数转换 器布局的俯视图。具体而言，图9B示出了具有至少两个流水线阶段（为简单起见仅示出两 级，CT管阶段x和CT管阶段X+1)的CT流水线ADC布局的示例。每个流水线阶段包括两 个级联差分LC晶格结构。每个LC晶格结构包括两个单端平面电感（因此，在这个例子中， 每个流水线阶段具有四个单端平面电感）。例如，电感器Lip和Lin属于第一LC晶格延迟 结构，L2p和L2n属于第二LC晶格延迟结构，等等。换句话说，CT管阶段x的第一CT延迟 线包括两个级联晶格结构，包括第一格架结构中的两个感应组件Llp、Lln，以及第二晶格结 构的两个感应组件L2p和L2n。CT管阶段X+1的第二CT延迟线包括两个级联晶格结构，包 括第二晶格结构中的两个感应组件L3p和L3n，以及第一晶格结构中的两个感应组件L4p和 L4n〇
[0082] 可以看出，Llp、Lln、L2p和L2n在空间上根据以下栅格图案（类似的网格也适用 于L3p、L3n、L4p和L4n)布置为四个平面电感：
[0083]
[0084] 其中，Lip和L2p串联连接，Lin和L2n串联连接，L3p和L4p串联连接，L3n和L4n 串联连接。两个CT延迟线每个具有IN+，IN-差分输入端口，以及差分输出端口OUT+、OUT-、 IN+连接至Lip的一个端子；OUT+连接到L2p的一个端子；IN-连接到Lin的一个端子；以 及OUT-连接到L2n的一个端子。
[0085] 第一个流水线级CT管阶段X还包括ADC1、DAC1和AMP1。所述第二流水线级CT管 阶段X+1还包括ADC2、DAC2和AMP2。虽然这个例子示出了在CT流水线ADC的两个流水线 阶段的延迟线之间的电势耦合，耦合也存在于其它ADC或其中使用具有LC晶格结构的多个 延时线的电路。
[0086] 1让，1111，12口，1211和13口，1311，14口，1411之间的磁耦合应最小。应当注意，单一(^ 管级内的耦合通常导致在LC晶格响应时的某些非线性效应，因此它不是非线性误差的主 要来源。对于施加到LC晶格结构的差分信号，这些平面电感的设计自由度是由流经电感器 的电流引起的其磁通方向。在一般情况下，平面电感器可以具有其磁通量朝上或朝下。朝 上指磁通从衬底向上朝硅片的表面，并且被标记为0。朝下指磁通从芯片的表面朝向衬底， 并且被标记为X。
[0087] 为了减少相邻级的两条延迟线的电感元件之间的磁耦合，在这些平面电感器的设 计中实施特殊的磁通量图案。具体地说，当差分交流（AC)信号被施加各CT延迟线的输入 端时，多个CT延迟线的电感分量的磁通量图案具有方格图案，以减少在多个CT延迟线之间 的电感组件之间的耦合，所述方格图案在如下之间交替相邻电感元件的特定焊剂方向性： (1)X=具有从衬底向上朝向集成电路芯片的表面的焊剂的电感分量（2)0 =具有从集成电 路芯片的表面朝向集成电路芯片的衬底的焊剂的电感分量。方格图案是指在磁通量图案中 的X0排列，其中X和0对于特定阶段（例如，延迟线）中的电感器和相邻阶段中的电感器 (即，相邻延迟线）交替。
[0088] 图10表示根据本公开的一些实施例，示出磁通量图案的2个连续流水线模数转换 器级的8个平面电感器的顶视图。本示例示出一种优选的磁通量图案，用于降低延迟线路 间的耦合。具体而言，图9B示出了可能的放置中的一个，其中Llp，Lln，L2p，L2n被放置为 "X，0,0，X"。L3P到L4N被类似放置。由于平面电感的方向性在X和0之间交替，图案被称 为方格图案。
[0089] 在图3中，由差分信号引起的电流方向是上层电感的从IN+到0UT+和下层电感的 OUT-到IN-的正电流，或这两个电感器的逆方向。另一方面，施加到液晶晶格结构的共模信 号使得正电流对于上层电感从IN+流到0UT+，以及对于下层电感从IN-到OUT-。因此，由 共模信号引起的磁通不同于差分信号引起的磁通。
[0090] 通过一些调查和模拟，可以表示（例如，对于在每个流水线级中包括两个级联的 LC晶格结构的CT流水线ADC)，如果4个电感器在每个延迟线中，用于最小化磁耦合的最佳 平面电感器放置是图9B所示的X00X图案。还应当指出，由于差分电路性质，X00X图案相 当于0XX0图案。
[0091] 图11A-B示出根据本公开的一些实施例，在模数转换器中相邻阶段的延时线中4 个平面电感器的可能磁通量图案。在本例中，两条延迟线存在于两个相邻阶段（阶段X中 的一条延迟线和阶段X+1中的一条延时线）中，每个阶段具有2个电感器（一个LC晶格结 构）。提供方格图案，以减少在阶段X中的2个电感器和阶段x+1中的2个电感器之间的耦 合。图11A所示的图案相当于图11B所示的图案。
[0092] 图12A-B示出根据本公开的一些实施例，在模数转换器中相邻阶段的延迟线的8 个平面电感器的可能磁通量图案。在本例中，两条延迟线存在于两个相邻阶段（阶段X中 的一条延迟线和阶段X+1中的一条延时线）中，每个阶段具有4个电感（2个级联LC晶格 结构）。提供方格图案，以减少在阶段X中的4个电感器和阶段x+1中的4个电感器之间的 耦合。图12A所示的图案相当于图12B所示的图案。
[0093] 图13A-B示出根据本公开的一些实施例，在模数转换器中相邻阶段的延迟线的12 个平面电感器的可能磁通量图案。在本例中，两条延迟线存在于两个相邻的阶段（阶段X 中的一条延迟线和阶段X+1中的一条延时线），每个阶段具有6电感器（3个级联LC晶格结 构）。提供方格图案，以减少在阶段X中的6个电感器和阶段x+1中的6个电感器之间的耦 合。图13A所示的图案相当于图13B所示的图案。
[0094] 图14A-B示出根据本公开的一些实施例，在模数转换器中相邻阶段的延迟线的16 个平面电感器的可能磁通量图案。在本例中，两条延迟线存在于两个相邻的阶段（阶段X 中的一条延迟线和阶段X+1中的一条延时线），每个阶段具有8个电感（4个级联LC晶格结 构）。提供方格图案，以减少在阶段X中的8个电感器和阶段x+1中的8个电感器之间的耦 合。图14A所示的图案相当于图14B所示的图案。
[0095] 图15示出根据本公开的一些实施例，用于具有4个不同磁通量图案KXl(XOOX) KX2(XXXX)，Kx3的（XX00)和KX4(X0X0)的平面电感器的模数转换器中相邻阶段之间的模 拟磁耦合因子的曲线图。的曲线图。具体而言，图15示出了具有不同电感器布局的两个相 邻CT流水线阶段之间的模拟磁耦合因子。每个CT流水线ADC阶段包含两个级联LC晶格 结构。该XOOX模式（KX1)给出高达2GHz的最低耦合。
[0096] 图16示出根据本公开的一些实施例，用于具有2个不同磁通量图案的平面电感器 的连续时间流水线模数转换器的模拟输出频谱的曲线图。具体地，图16示出两个不同的LC 晶格电感投放位置的模拟CT流水线ADC最终输出光谱（磁通量图案X00X和XXXX)。再次， 每个CT流水线ADC阶段包括两个级联LC晶格结构（具有4个电感器）。相比于基于XXXX 图 案的ADC，基于X00X图案的CT流水线ADC给出15分贝的较低底噪声。
[0097] 另一种连续时间延迟线
[0098] 概括地说，延迟线用于残余生成电路（或要求连续时间延迟线的一些其它电路） 中，用于延迟差分模拟输入对，以提供延迟差分模拟输入对。残余生成电路可包括模数转换 器（ADC)，用于将差分模拟输入对转换成差分数字输出对，和数模转换器（DAC)，用于将差 分数字输出对转换为过滤差分模拟输入对。然后从延迟差分模拟输入信号对和差分模拟输 入对的滤波版本产生残余信号。
[0099] 具有连续时间组件实施的一个示例延迟线包括本文所公开的LC晶格结构（例如， 如在图8中看到的，或在如图6所示的级联形式）。延迟线的另一个例子可以包括传输线。 传输线包括一个或多个以下：微带传输线、共面波导传输线和完全屏蔽同轴状传输线。使 用基于传输线的延迟线适合用于在微波频率需要延迟小得多的应用例如，在40GHz定时的 ADC将具有25ps的时钟周期。因此，1.5个时钟周期只有37. 5ps。这可通过长度小于2mm 的传输线实现。然而，在4GHz定时的ADC需要10倍的长度，这对集成电路实施方式太笨重。 [0100] 示例应用：连续时间2-A多级噪声成形ADC
[0101] (宽带）LC晶格延迟线也可用于CTMASHADC。CTMASHADC通常需要残余生成电 路，从其粗放数字化波形（延迟的模拟输入信号）减去模拟波形（模拟输入信号的滤波版 本）。此粗放数字化可以通过ADC的差分类型来执行。模拟延迟是至关重要的，以平衡模拟 路径和数字路径之间的相位差，使得所述残余受限于在MASH中的后端ADC的满标度内。
[0102] 图17示出按照本公开的一些实施例，具有连续时间延迟线的模数转换器（ADC)的 0-4连续时间A-2 (DS)多阶段噪声成形（MASH)的简化示意图。具体地，图17示出0-4MASH CTADC(具有第一阶段的闪速ADC和第二阶段的第四级DS调制器）。模拟延迟线在其模拟 输入U和DAC0输出之间增力P。使用适当的延时，可以经由R1U从延迟模拟输入信号电流减 去DAC0输出电流。由FLASH0ADC提供的粗量化残余被输送到第四级DS后端并被数字化。
[0103] 在本实施例中，CT延迟线连接在具有差分模拟输入的输入和具有差分模拟输入对 的滤波版本的求和节点S2之间。差分模拟输入对由闪速模数转换器（ADC)数字化。闪速 ADC的数字差分输出对被提供给数模转换器DAC，以产生差分模拟输入对的滤波版本。
[0104] 示例应用：ZOOMA-2多级噪声成形ADC
[0105] 图18示出按照本公开的一些实施例，具有连续时间延迟线的2-2Z00MA-2多阶 段级噪声成形模数转换器的简化示意图。2-2Z00MMASHADC是MASHADC的特殊实施方式。 具体而言，完整的A-2 (DS)调制器被提供在MASHADC的前端，并且另一个完整的DS调制 器提供在MASHADC的后端。前端DS调制器数字化模拟输入信号，以及后端DS调制器数字 化在前端△2调制器的输出和（原始）模拟输入信号之间的误差。在其中后端调制器数 字化（全）前端调制器的误差的这种配置中，前端的某些设计限制是宽松的。这些设计约 束包括热噪声、数字噪声消除滤波器的复杂性（前端的量化噪声已经由前端的噪声传递函 数成形）和/或非线性。模拟延迟线加入在模拟输入U和DAC4输出之间。DAC4输出表示 第二级DS前端的数字化输出。因此，通过该延迟线提供的延迟是通过前端DSADC的总延 迟。有了适当的延迟，可以由第二级DS后端产生和数字化整个前端的残余。
[0106] 在本实施例中，CT延迟线连接在具有差分模拟输入的输入U和具有差分模拟输入 对的滤波版本的求和节点S3之间。差分模拟输入对由A-2调制器/模数转换器（ADC) 数字化。A-2ADC的数字差分输出对被提供给数模转换器DAC，以产生差分模拟输入对的 滤波版本。
[0107] 示例应用：行波电路
[0108] 图19示出根据本公开的一些实施例的具有多个连续时间延迟线的行波电路的简 化示意图。具体地，图19示出如本文公开的在行波模拟电路中采用LC晶格结构。在左侧 底部的INPUT端口注入的输入信号行进通过标记为"模拟延迟线x"的多个延迟阶段。在每 个输入延迟阶段之后，延迟的输入信号驱动标记为"模拟电路阶段x"的模拟电路模块。模 拟电路模块的输出被再注入包含标记为"延迟线xb"的输出延迟线。这种技术被称为行波 电路并用于微波频率电路（诸如，行波放大器），用于40GHz以上的信号频率。
[0109] 本公开内容的进一步实施例
[0110] 另外，在上述各实施例的讨论中，电容器、时钟、DFF、分频器、电感器、电阻器、放大 器、开关、数字核心、晶体管和/或其他组件可以很容易地被替换、取代或以其它方式修改， 以适应特定的电路需求。此外，应当指出：使用互补的电子设备、硬件、非短暂性软件等提供 同样可行的选择用于实现本公开的教导。
[0111] 在一个示例中，任何数量的附图电路可在相关联电子设备的电路板上实现。该 电路板可以是普通电路板，可以装载电子设备的内部电子系统的各种组件，并进一步为其 他外围设备提供连接器。更具体地，电路板可提供通过该系统的其它部件可电通信的电连 接。根据特定配置的需求、处理需求、计算机设计等，任何合适的处理器（包括数字信号处 理器、微处理器、芯片组支持等）、计算机可读非临时存储元件等可以适当地耦合到电路板。 其它部件（诸如，外部存储器、另外的传感器、用于音频/视频显示器的控制器以及外围设 备）可以通过电缆连接到电路板插入式卡或集成到所述板本身。
[0112] 在另一示例实施例中，图中的电路可以被实现为单独的模块（例如，具有经配置 以执行特定应用程序或功能相关的元件和电路的设备），或实施为电子专用硬件设备的插 件模块。需要注意，本公开的特定实施例可以容易地部分或整体地包括在芯片（SOC)上系 统的包装中。SOC表示集成计算机或其它电子系统的组件到单个芯片的集成电路（1C)。它 可包含数字、模拟、混合信号和射频功能：所有这些都可以设置在单个芯片衬底上。其他实 施例可以包括多芯片模块（MCM)，具有位于单一电子封装内并能够紧密地彼此通过电子封 装交互的多个芯片。在各种其它实施例中，放大功能可以实施在如下中的一个或多个硅芯 中：专用集成电路（ASIC)、现场可编程门阵列（FPGA)和其他半导体芯片。
[0113] 此外，还必须要注意，所有的规格、尺寸以及本文所概述的关系（例如，组件数量、 逻辑运算、方程等）只被提供用于示例和教导的目的。这样的信息可显着地变化，而不偏离 本公开的精神或主旨或所附权利要求的范围。该规范仅适用于非限制性示例，并且相应地， 它们应被理解为这样。在前述的说明中，已参照特定组件配置描述示例实施例。可以对这 些实施例进行各种修改和改变，而不背离所附权利要求的范围。相应地，说明书和附图被认 为是说明性的，而不是限制意义。
[0114] 在某些上下文中，本文中所讨论的特征可以适用于医疗系统、科学仪器、无线和有 线通信、雷达、工业过程控制、音频和视频设备、电流检测、仪表（其可以是高度精确的），和 利用模数转换器的其它系统或涉及延迟线的系统。此外，以上所讨论的某些实施例可提供 于数字信号处理技术中，用于医学成像、病人监护、医疗仪器和家庭医疗保健。这可包括肺 显示器、加速度计、心脏率监测仪、心脏起搏器等。其它应用可能涉及汽车技术的安全系统 (例如，稳定控制系统、驾驶辅助系统、制动系统、信息娱乐和任何类型的内部应用）。此外， 动力系统（例如，在混合动力汽车和电动汽车）可以在电池监测、控制系统、报告控制、维护 活动等中的高精度数据转换产品中应用本文所描述的功能。
[0115] 在另外的实施例方案中，本公开的教导可以适用于工业市场，包括过程控制系统， 以帮助驱动效率、能量效率和可靠性。在消费者应用中，上面讨论的信号处理电路的教导可 用于进行图像处理、自动聚焦以及图像稳定（例如，用于数字静态相机、摄像机等）。其他消 费应用可以包括音频和视频处理器，用于家庭影院系统、DVD录像机和高清电视。然而，其他 消费应用可以包括改进的触摸屏控制器（例如，用于任何类型的便携式媒体设备）。因此， 这种技术可以很容易成为智能手机、平板电脑、安防系统、个人电脑、游戏技术、虚拟现实、 模拟训练等的部分。
[0116] 需要注意，对于许多实施例本文所提供，相互作用可以两个、三个、四个或更多个 电部件来描述。但是，这项工作已经完成，仅用于清楚和示例。应当理解，该系统可以在任 何合适的方式进行合并。沿着类似的设计替代方案，任何示出的组件、模块和附图的元件可 以以各种可能的配置相结合，所有这些都清楚在本说明书的范围之内。在某些情况下，仅参 考数量有限的电气元件可更容易地描述一给定流程集合的一个或多个功能。应当理解，附 图的电路和其教导是容易可扩展的，并且可以容纳大量的组件，以及更复杂/精密的安排 和配置。因此，所提供的示例不应该限制或抑制电路的广泛教导的范围为可能应用于其它 无数结构。
[0117] 注意，在本说明书中，引用包含在"一个实施例"、"示例实施例"、"一个实施例"、 "另一个实施例中"、"一些实施例"、"各种实施例"、"其他实施例"、" 替代实施例"等的各种特 征（例如，元件、结构、模块、组件、步骤、操作、特性等）旨在表示任何这些特征都包含在本 公开的一个或多个实施例，但可以或可以不必在相同实施例中组合。
[0118] 许多其它改变、替换、变化、改变和修改可以对于本领域技术人员确定，目的在于 本发明包括所有这样的改变、替换、变化、改变和修改，为落入所附权利要求的范围内。为了 协助美国专利商标局（USPTO)以及此外解释所附的权利要求发出关于本申请的任何专利 的任何读者，申请人要指出，本申请人：(a)不打算任何所附权利要求书援引35USC第112 条第6(6)段，因为它存在于申请日，除非词语"是指"或"步骤"专门用于特定权利要求中； 及（b)不打算由本说明书中的任何陈述限制否则由所附权利要求反映的任何方式。
[0119] 其它注释、实例和实施方式
[0120] 需要注意，上面描述的装置的所有可选特征也可以相对于本文所述的方法或处理 实现，以及示例中的细节可用于一个或多个实施例中的任何地方。
[0121] 在第一示例中，提供了一种系统（其可以包括任何合适电路、分频器、电容器、电 阻器、电感器、模数转换器、DFF、逻辑门、软件、硬件、链接等），该系统可以是任何类型的部 分计算机，可以进一步包括耦合到多个电子部件的电路板。该系统可以包括：装置，用于使 用第一时钟定时从数字核心到宏的第一数据输出的数据，所述第一时钟是宏时钟；装置，用 于使用第二时钟计时从宏的第一数据输出数据到物理接口的数据，所述第二时钟是物理接 口时钟；装置，用于使用宏时钟定时从数字核心到宏的复位输出的第一复位信号，所述第一 复位信号用作第二复位信号；装置，用于使用第三时钟采样第二复位信号，它提供了比所述 第二时钟的速率更大的时钟速率，以产生采样的复位信号；和装置，用于响应于所采样的复 位信号的过渡，在物理接口中复位所述第二时钟到预定状态。
[0122] 在这些情况下（见上文）可包括（但不限于）使用本文所讨论的任何适当的部 件，以及任何合适的软件、电路、集线器、计算机代码、逻辑、算法、硬件、控制器、接口、链路、 总线、通信通路等。在第二示例中，该系统包括存储器，其进一步包含机器可读指令，当执行 时使所述系统执行上面讨论的任何操作。
【主权项】
1. 一种在产生残余信号的电路中用于延迟差分模拟输入对的连续时间（CT)延迟线， 所述CT延迟线包括： 一个或多个谐振（LC)晶格结构，用于产生延迟差分模拟输入信号对，每个LC晶格结构 包括两个电感组件和两个电容组件，其中，或者（1)所述两个感应元件交叉耦合或（2)所述 两个电容组件交叉耦合；和 其中，从所述延迟差分模拟输入信号对和所述差分模拟输入对的滤波版本产生残留信 号。2. 如权利要求1所述的CT延迟线，其中： 所述一个或多个LC晶格结构包括级联在多个阶段的多个LC晶格结构，其中每个阶段 具有不同的共振频率，以提供随频率的宽带延迟。3. 如权利要求1所述的CT延迟线，其中： 所述CT延迟线连接在具有所述差分模拟输入对的输入和具有所述差分模拟输入对的 滤波版本的求和节点之间； 所述差分模拟输入对由闪速模数转换器（ADC)数字化；和 闪速ADC的数字差分输出对被提供给数模转换器DAC，以产生所述差分模拟输入对的 滤波版本。4. 如权利要求1所述的CT延迟线，其中： 所述CT延迟线连接在具有所述差分模拟输入对的输入和具有所述差分模拟输入对的 滤波版本的求和节点之间； 所述差分模拟输入对由Δ-Σ模数转换器（ADC)数字化；和 所述A-SADC的数字差分输出对被提供给数模转换器DAC，以产生所述差分模拟输入 对的滤波版本。5. 如权利要求3所述的CT延迟线，其中： 所述电感组件具有电感L，所述电容组件具有电容C，以及所述ADC具有时钟频率f；k; 如果延迟匹配到I. 5XADC的时钟周期，L和C根据以下来确定：以及其中，N是在CT延迟线中级联晶格结构的数目。6. -种在集成电路芯片中实施的多个连续时间（CT)延迟线，其中，每个所述CT延迟线 包括： 一个或多个谐振（LC)晶格结构，用于延迟差分模拟输入，其中，每个LC晶格结构包括 两个电感组件和两个电容组件； 其中所述多个CT延迟线的电感分量的磁通量图案具有方格图案，当差分交流（AC)信 号被施加每个CT延迟线的输入端，以减少多个CT延迟线之间的电感组件之间的耦合，所述 方格图案在如下之间交替相邻电感元件的特定焊剂方向性：（I)X =具有从衬底向上朝向 集成电路芯片的表面的焊剂的电感分量（2)0 =具有从集成电路芯片的表面朝向集成电路 芯片的衬底的焊剂的电感分量。7. 如权利要求6所述的多个CT延迟线，其中： 每个包括两个级联晶格结构的两个CT延迟线，所述级联晶格结构具有在第一晶格结 构的两个电感组件Llp，Lln，以及在第二晶格结构的两个电感组件L2p和L2n ; 其中，Llp，Lln，L2p和L2n根据以T挪炊?安左由问k允置为四个平面电感：8. 如权利要求7所述的多个CT延迟线，其中，Llp和L2p串联连接，以及Lln和L2n串 联连接。9. 如权利要求7所述的多个CT延迟线，其中： 两个CT延迟线每个具有差分输入端口 IN+，IN-和差分输出端口 OUT+，OUT-， IN+连接至Llp的一个端子； OUT+连接到L2p的一个端子； IN-连接到Lln的一个端子；和 OUT-相连L2n的一个端子。10. 如权利要求7所述的多个CT延迟线，磁通量图案遵循下列中的一个：11. 如权利要求6所述的多个CT延迟线，其中，所述LC晶格结构的电感组件是交叉耦 合的。12. 如权利要求6所述的多个CT延迟线，其中，所述LC晶格结构的电容组件是交叉耦 合的。13. 如权利要求6所述的多个CT延迟线，其中： 延迟线，被配置为在产生残留信号的电路中延迟差分模拟输入对，其中，所述一个或多 个LC晶格结构被配置用于产生延迟差分模拟输入信号对；和 从延迟差分模拟输入信号对和差分模拟输入对的滤波版本产生残留信号。14. 如权利要求13所述的多个CT延迟线，其中： 所述一个或多个LC晶格结构包括级联在多个阶段的多个LC晶格结构，其中每个阶段 具有不同的共振频率，以提供随频率的宽带延迟。15. 如权利要求13所述的多个CT延迟线，其中： 所述CT延迟线连接在具有所述差分模拟输入对的输入和具有所述差分模拟输入对的 滤波版本的求和节点之间； 所述差分模拟输入对由闪速模数转换器（ADC)数字化；和 闪速ADC的数字差分输出对被提供给数模转换器DAC，以产生所述差分模拟输入对的 滤波版本。16. 如权利要求13所述的多个CT延迟线，其中： 所述CT延迟线连接在具有所述差分模拟输入对的输入和具有所述差分模拟输入对的 滤波版本的求和节点之间； 所述差分模拟输入对由Δ-Σ模数转换器（ADC)数字化；和 所述A-SADC的数字差分输出对被提供给数模转换器DAC，以产生所述差分模拟输入 对的滤波版本。17. 如权利要求13所述的多个CT延迟线，其中，对于CT延迟线中的至少一个： 所述电感组件具有电感L，所述电容组件具有电容C，以及所述ADC具有时钟频率f；k; 如果延迟匹配到I. 5XADC的时钟周期，L和C根据以下来确定：以及其中，N是在CT延迟线中级联晶格结构的数目。18. -种用于提供剩余信号的电路，所述电路包括： 连续时间（CT)延迟线，用于延迟差分模拟输入对，以提供延迟差分模拟输入对，其中 所述CT延迟线包括如下的一个或多个：谐振（LC)晶格结构和传输线； 模数转换器（ADC)，用于将所述差分模拟输入对转换成差分数字输出对；和 数模转换器（DAC)，用于将所述差分数字输出对转换为滤波的差分模拟输入对； 其中，从延迟差分模拟输入信号对和所述差分模拟输入对的滤波版本产生残留信号。19. 如权利要求18所述的残余生成电路，其中，所述LC晶格结构包括两个电感组件和 两个电容组件，以及所述电感组件交叉耦合或所述电容组件交叉耦合。20. 如权利要求18所述的残余产生电路，其中，所述传输线包括如下的一个或多个：微 带传输线、共面波导传输线和完全屏蔽同轴状传输线。
【专利摘要】本公开涉及高速ADC应用的LC晶格延迟线。本公开描述对于高速CT模数转换器(ADC)应用使用无源连续时间(CT)延迟线的技术和方法。在这些CT ADC常见的连续时间残余产生阶段，模拟输入和DAC输出之间的适当延迟是至关重要的。具体来说，采用基于电感-电容(LC)的晶格延迟元件，以使能高性能CT流水线ADC和CTΔ-Σ(ΔΣ)ADC。使用基于LC晶格的延迟元件对于具有良好控制阻抗的连续时间信号提供宽频带群延迟。特别是需要在CT信号和它的数字化版本之间产生低噪声和低失真残留的架构中，这将是重要的电路元件以架构高性能的CT ADC。基于LC晶格的延迟元件使能高速连续时间流水线ADC和Δ-ΣADC所需的无噪声、无失真的宽带延迟。
【IPC分类】H03M1/12
【公开号】CN104883187
【申请号】CN201510089187
【发明人】董韵之, 李棹, R·E·施瑞尔, 柴田肇, T·C·考德威尔
【申请人】亚德诺半导体集团
【公开日】2015年9月2日
【申请日】2015年2月27日
【公告号】EP2913929A2, US20150249445