一种全数字实现的闪烁型模数转换器的制造方法

一种全数字实现的闪烁型模数转换器的制造方法
【技术领域】
[0001]本发明属于集成电路技术领域，具体涉及一种全数字实现的闪烁型模数转换器。
【背景技术】
[0002]随着工艺的不断进步，由于短沟道效应的影响，模拟电路不能实现有效的按比例缩小，功耗也比较大，同时其强烈依靠设计者的经验，缺少合适的高效自动化设计工具，而传统的模数转换器，无论是逐次比较结构，还是闪烁型结构，流水线结构，都有相当大部分的模拟部分，这降低了模数转换器的设计效率。而数字电路则可弥补上述模拟电路的不足，充分利用工艺先进工艺带来的优势。
[0003]传统闪烁型模数转换器的结构如图3所示，差分输入信号分别通过四输入差分比较器与经电阻分压的差分参考电压进行比较，得到温度计码比较结果。这里使用较多的电阻，增加了面积，同时使用大量模拟比较器，增加面积的同时也花费大量功耗。
[0004]为解决传统模拟实现的模数转换器在功耗以及面积上的浪费，并提高模数转换器的设计自动化程度及效率，本发明提出了一种全数字搭建实现的闪烁型模数转换器，将传统闪烁型模数转换器中的各模块全部用数字标准单元库中的单元代替，完成模数转换器的全数字实现。采样保持电路使用三态门阵列以及去耦合电容阵列(201)完成，而比较器部分则采用由与非门/非门/去耦合电容组成的DDLP阵列(202)，每个DDLP经过锁存器比较产生对应的温度计码输出结果。

【发明内容】

[0005]本发明的目的在于提供一种面积小、功耗低的全数字实现的闪烁型模数转换器。
[0006]本发明提出的全数字实现的闪烁型模数转换器，其结构包括:由两组并联三态门和去耦合电容构成的差分信号采样保持阵列(201)，由与非门/非门和去耦合电容构成的具有使用内置参考电压的(2N_1)个差分延时链对(Differential Delay Line Pair，以下简称DDLP)阵列(202)，以及锁存器阵列；差分信号经两个相同的采样保持阵列，由于每一个DDLP对应一对差分参考电压，差分信号在保持期间控制相应DDLP产生不同延时，延时链的延时是由若干个与非门和非门决定，并经过去耦合电容实现微调；再经过锁存器比较，得到DDLP的两个输出上升沿的延时大小，从而得到温度计码的数字比较输出。
[0007]本发明中，差分信号采样保持电路(201)主要采用三态门和去耦合电容来实现，如图1所示，主要由12个MOS管札?M12电路连接组成；其中，NMOS管M JPM2组成反相器，得到输入使能信号OE的反相；匪03管％為為為组成或非门，此或非门的输入为OE的反相和输入信号I，或非门的输出作为PMOS管M12的栅极控制信号；由NMOS管M 7、M8、M9、M1(I组成的与非门，使能信号OE和输入信号I输入到由NMOS管M7、M8、M9、M1Q组成的与非门中，与非门的输出作为PMOS管M11的栅极控制信号；PM0S管M ^和M 12的共同漏极作为整个三态门的输出；输入I处接高电平，使能端OE处接时钟，而输入待采样信号通过输出端PMOS管，在OE的控制下可实现周期性的采样；整个三态门实现的效果是，OE为低电平时，输出浮空；0E为高电平时，输出跟随输入I。这里三态门用作采样电路的接法和工作原理如下，输入I接高电压VDD，这样中间信号线Mid (图中为红色线)一直为低电平，3个NMOS管M4、M7、M12全部关断，NMOS管Mltl始终导通；三态门的使能端OE接入时钟，时钟经过反向后加在PMOS管M11的栅极，输入待采样信号vin通过PMOS管M ^的源级在OE的控制下被周期性的采样和保持。根据对采样保持电路驱动能力的要求，采用若干个图1结构组成采样阵列，采样阵列后接若干去耦合电容作保持电容。
[0008]本发明中，差分信号是先通过DDLP阵列(202)转换为相应的延时信息再进行比较的。DDLP的设计方案是，对于一对指定的差分参考电压vrefp，vrefn，设计两个延时链:延时链A和延时链B，使得输入vip，vin分别为相应的参考电压vrefp，vrefn时，延时链的输出上升沿同时到达。这样，当延时链A的输入大于vrefp(此时延时链B的输入小于vrefn)，延时链A的延时就小于延时链B，输出的上升沿较延时链B更早到达，两个输出信号被相应锁存器锁存，得到的比较结果为“ I ”，反之亦然。对于所有的参考电压对都采用此思路进行设计，即，对N位的闪烁型模数转换器，需要设计(2N-1)个DDLP。但是由于是差分实现，最大的(2^-1)个参考电压对与最小的(2^-1)各参考电压对是对称的，这样，只要仿真得出最大的个参考电压对对应的DDLP即可，剩余的(2 H-1)个DDLP，只需将对应的输入信号对调即可。
[0009]本发明中，延时链的延时由两部分组成，如图2所示。每个延时链首先由若干个基本延时单元串联而成，以确定其延时的范围。基本延时单元由与非门和非门依次连接组成，如图2上部所示，与非门中接地的NMOS管N2和其中一个PMOS管P 2的栅极都接输入控制信号In，而其余NMOS管NjP PMOS管P i栅极接时钟Clock。输入控制信号In保持在较大的水平，以使PMOS管P2—直关断而NMOS管N 2—直导通，这样Clock到输出的延时由NMOS管N2的栅极电压，也就是In控制。假如In增加，过NMOS管N 2的电流也增加，输出处Clock的翻转也更迅速。反之亦然。与非门后的非门是为了保证输出与输入同相。若干个这样的基本单元串联时，每个基本单元共用输入控制信号In，而输入Clock为前一个基本单元的输出。这样每个单元延时的叠加即为整个延时链的延时。延时链后面接去耦合电容，可以实现微调延时，以使DDLP精确满足设计要求，能够实现一定精度的比较和锁存。
[0010]本发明使用三态门单元和去耦合电容构建采样保持电路；差分输入信号分别通过若干个精确仿真的差分延时链对得到不同的延时，再经锁存器比较两个延时大小，完成与相应差分参考电压对的比较，得到对应的温度计码。延时链的延时主要由与非门/非门链决定，并通过去耦合电容进行微调，以满足预设在差分延时链对中的差分参考电压的要求。对于N位的闪烁型模数转换器，根据每对差分参考电压，仿真得到相应的差分延时链对，所以差分延时链对个数为(2N_1)。这种全数字搭建的N位闪烁型模数转换器无需输入参考电压，其参考电压内置于(2N_1)个差分延时链对中，可以在较高速度下实现较好的模数转换性能，节省面积、功耗，同时也大大降低了设计复杂度。
【附图说明】
[0011]图1为实现采样保持电路的三态门的连接方式。
[0012]图2为DDLP的实现方式。
[0013]图3为传统闪烁型模数转换器的实现方式。
[0014]图4为本发明总体结构图示。
【具体实施方式】
[0015]下面对本发明中提出的一种全数字实现的闪烁型模数转换器作进一步说明。
[0016]本发明提出的全数字实现的闪烁型模数转换器，其特点有三个，分别为:由三态门/去耦合电容阵列构成的采样保持电路(201)，由DDLP阵列构成的无参考电压输入的比较器结构(202)，由与非门/非门粗调延时，去耦合电容微调延时的延时链实现方式(图2)。
[0017]为解决传统模拟或模数混 合模数转换器造成的功耗及面积的浪费，并提高自动化设计效率，本发明提出了一种全数字实现的闪烁型模数转换器。该全数字实现的闪烁型模数转换器与传统闪烁型模数转换器相比，其特征在于所有电路模块都使用标准单元库中的数字单元实现。首先，对于传统模拟实现的采样保持电路，这里取而代之的是三态门。
[0018]图1是标准单元库中的三态门电路。MjP M2组成反相器，得到输入使能信号OE的反相。M3、M4、M5、M6组成或非门，此或非门的输入为OE的反相和输入信号I。或非门的输出作为M12的栅极控制信号。同时OE和输入信号I输入到由M 7、M8, M9、Mltl组成的与非门中，与非门的输出作为M11的栅极控制信号。M11和M12的共同漏极作为整个三态门的输出。整个三态门实现的效果是，OE为低电平时，输出浮空；0E为高电平时，输出跟随输入I。这里三态门用作采样点路的接法和工作原理如下，输入I接高电压VDD，这样中间信号线Mid(图中为红色线)一直为低电平，3个NMOS管M4、M7、M12全部关断，NMOS管M 1(|始终导通；三态门的使能端OE接入时钟，时钟经过反向后加在PMOS管M11的栅极，输入待采样信号通过PMOS管M11在OE的控制下被周期性的采样和保持。根据对采样保持电路驱动能力的要求，需要采用若干个图1结构组成采样阵列，采样阵列后接若干去耦合电容作保持电容。其次，这里面的比较器采用若干个DDLP实现。每个DDLP对应一个差分参考电压对，包含两个延时链，两个延时链的设计需要满足的条件是，输入信号分别为对应参考电压对时，两个延时链的输出上升沿同时到达。这样，后续电路只需比较DDLP两个输出的延时先后即可间接得到输入差分信号和相应参考电压的比较结果，获得相应的温度计码。DDLP延时链结构如图2。延时链延时的确定采用粗调+微调两个步骤，前者由若干个与非门/非门组成的基本延时单元组成，后者由去耦合电容完成。基本延时单元为中与非门的接法如图2上部所示，接地的NMOS管N2和其中一个PMOS管P 2的栅极都接输入控制信号In，而其余管子N P i栅极接时钟Clock。输入控制信号In保持在较大的水平，以使P2—直关断而N 2—直导通，这样Clock到输出的延时由N2的栅极电压，也就是In控制。假如In增加，过N 2的电流也增加，输出处Clock的翻转也更迅速。反之亦然。与非门后接非门是为了保证输出与输入同相。若干个这样的基本单元串联时，每个基本单元共用输入控制信号In，而输入Clock为前一个基本单元的输出。这样每个单元延时的叠加实现整个延时链的延时粗调。这种DDLP比较结构的参考电压预设并内置于两个延时链中，无需外部输入参考电压。
[0019]本发明采用的DDLP延时链采用的是标准库中的二输入与非门，也可以采用多输入与非门或者高阈值电压(HVT) /低阈值电压(LVT)库中的相应模块实现延时链。
[0020]本发明中输入控制信号对延时链延时的控制使负相关的，也可以采用正相关的控制思路，只要保持延时与输入信号的关系单调即可。
[0021]本发明使用时钟的上升沿延时作为比较依据，也可以采用下降沿作为延时转换和比较的依据。
【主权项】
1.一种全数字实现的闪烁型模数转换器，其特征在于结构包括: 由两组并联三态门和去耦合电容构成的差分信号采样保持阵列(201);由与非门/非门和去耦合电容构成的具有使用内置参考电压的(2N-1)个差分延时链对(以下简称DDLP)阵列(202);以及锁存器阵列；其中: 差分信号经过两个相同的米样保持阵列，每一个DDLP对应一对差分参考电压，差分信号在保持期间控制相应DDLP产生不同延时，延时链的延时由若干个与非门和非门决定，并经过去耦合电容实现微调；再经过锁存器比较，得到DDLP的两个输出上升沿的延时大小，从而得到温度计码的数字比较输出。2.根据权利要求1所述的全数字实现的闪烁型模数转换器，其特征在于所述的差分信号采样保持阵列(201)主要采用三态门和去耦合电容实现；三态门电路由12个MOS管M1- M 12电路连接组成；其中，MOS管M种M 2组成反相器，得到输入使能信号OE的反相；M0S管％、1\14、]\15、]\16组成或非门，此或非门的输入为OE的反相和输入信号I，或非门的输出作为PMOS管M12的栅极控制信号；由MOS管M7、M8、M9、M1Q组成与非门，使能信号OE和输入信号I输入到由MOS管M7、M8, M9、Mltl组成的与非门中，与非门的输出作为PMOS管M n的栅极控制信号；M0S管M11和M12的共同漏极作为整个三态门的输出；输入I处接高电平，使能端OE处接时钟，而输入待采样信号通过输出端PMOS管，在OE的控制下可实现周期性的采样；由若干个三态门电路组成采样阵列，采样阵列后接若干去耦合电容作保持电容。3.根据权利要求1所述的全数字实现的闪烁型模数转换器，其特征在于所述的DDLP中，对于一对指定的差分参考电压vrefp、vrefn，设计有两个延时链:延时链A和延时链B，使得输入vip、vin分别为相应的差分参考电压vrefp，vrefn时，延时链的输出上升沿同时到达；这样，当延时链A的输入大于vrefp，延时链A的延时就小于延时链B，输出的上升沿较延时链B更早到达，两个输出信号被相应锁存器锁存，得到的比较结果为“ I ”，反之亦然；对于所有的参考电压对都采用此思路进行设计，即，对N位的闪烁型模数转换器，设计(2N-1)个 DDLP ； 其中，延时链的延时由两部分组成；每个延时链首先由若干个基本延时单元串联而成，以确定其延时的范围；基本延时单元由与非门和非门依次连接组成，与非门中接地的NMOS管N2和其中一个PMOS管P 2的栅极都接输入控制信号In，而NMOS管N jP PMOS管P i栅极接时钟Clock ;输入控制信号In保持在较大的水平，以使PMOS管P2—直关断而NMOS管N 2一直导通，这样Clock到输出的延时由NMOS管N2的栅极电压，也就是In控制；若干个上述基本单元串联时，每个基本单元共用输入控制信号In，而输入Clock为前一个基本单元的输出；这样每个单元延时的叠加即为整个延时链的延时；延时链后面接去耦合电容，以实现微调延时。
【专利摘要】本发明属于集成电路技术领域，具体为一种全数字实现的闪烁型模数转换器。本发明结构包括：由两组并联三态门和去耦合电容构成的差分信号采样保持阵列，由与非门/非门和去耦合电容构成的具有使用内置参考电压的（2N-1）个差分延时链对阵列，以及锁存器阵列；差分信号经两个相同的采样保持阵列，每一个DDLP对应一对差分参考电压，差分信号在保持期间控制相应DDLP产生不同延时，延时链的延时由若干个与非门和非门决定，并经过去耦合电容实现微调；再经过锁存器比较，得到DDLP的两个输出上升沿的延时大小，得到温度计码的数字比较输出。本发明可以在较高速度下实现较好的模数转换性能，节省面积、功耗，同时也降低了设计复杂度。
【IPC分类】H03M1/12
【公开号】CN104883188
【申请号】CN201510220289
【发明人】任俊彦, 薛香艳, 陈迟晓, 冯泽民, 许俊, 叶凡, 李宁
【申请人】复旦大学
【公开日】2015年9月2日
【申请日】2015年5月4日