包括电平移位器的读出放大器的制造方法
包括电平移位器的读出放大器的制造方法
【技术领域】
[0001 ] 本发明大体上是有关于电压电平移位。
【背景技术】
[0002]技术的进步已产生较小且能力更强大的计算装置。举例来说，当前存在包括无线计算装置的多种便携式个人计算装置，例如，便携式无线电话、个人数字助理(PDA)及传呼装置，所述装置体积小、重量轻且易于由用户携带。更特定言之，例如蜂窝电话及互联网协议(IP)电话的便携式无线电话可通过无线网络传达语音及数据包。另外，许多这些无线电话包括并入于其中的其它类型的装置。举例来说，无线电话还可包括数字静照相机、数字摄像机、数字记录器及音频文件播放器。而且，这些无线电话可处理可执行指令，包括可用以接入互联网的软件应用程序(例如，网页浏览器应用程序)。因而，这些无线电话可包括相当大的计算能力。
[0003]计算装置可具有若干功率域。每一功率域可与对应供应电压电平相关联，所述对应供应电压电平不同于与其它功率域相关联的供应电压电平。举例来说，可将在与第一供应电压电平相关联的第一功率域中产生的信号提供到与第二供应电压电平相关联的第二功率域中的电路。如果第一供应电压电平低于第二供应电压电平，那么将在第一功率域中产生的信号提供到第二功率域中的电路可造成短路电流。
【发明内容】
[0004]电平移位器可用以将由在第一功率域中的读出放大器产生的信号的电压电平移位，且将所述电平移位的信号提供到第二功率域中的电路。举例来说，第一功率域可与第一供应电压电平相关联。读出放大器可接收产生于第一功率域中的一或多个输入信号。举例来说，输入信号可由处于第一功率域中的存储器阵列产生。由读出放大器产生的差分输出信号可被提供到电平移位器。举例来说，读出放大器的差分输出信号的第一输出信号可被提供到电平移位器中的一或多个晶体管的栅极端子，且读出放大器的差分输出信号的第二输出信号可被提供到电平移位器中的一或多个其它晶体管的栅极端子。电平移位器可基于读出放大器的差分输出信号而产生电平移位器差分输出信号。电平移位器差分输出信号可被提供到处于第二功率域中的锁存器。
[0005]锁存器可存储对应于电平移位器差分输出信号的数据。锁存器可基于存储于锁存器中的数据而产生锁存差分输出信号。基于电平移位器差分输出信号及锁存差分输出信号而产生电平移位的差分输出信号。当关断电平移位器中的产生电平移位器差分输出信号的一或多个晶体管时，电平移位的差分输出信号可主要基于锁存差分输出信号。在替代实施例中，电平移位的差分输出信号可被提供到处于第二功率域中的驱动器。可基于电平移位器差分输出信号及驱动器输出信号而产生电平移位的差分输出信号。
[0006]在特定实施例中，一种设备包括具有读出放大器差分输出的读出放大器。所述读出放大器可处于第一功率域中。所述设备还可包括具有电平移位器差分输出的电平移位电路。所述电平移位电路可耦合到所述读出放大器差分输出。所述电平移位电路可包括包含第一晶体管及第二晶体管的第一对晶体管。所述读出放大器差分输出的第一读出放大器输出可耦合到所述第一晶体管，且所述读出放大器差分输出的第二读出放大器输出可耦合到所述第二晶体管。所述设备可进一步包括用以存储数据的锁存器。所述锁存器可耦合到所述电平移位器差分输出。所述锁存器处于不同于所述第一功率域的第二功率域中。
[0007]在另一特定实施例中，一种方法包括通过读出放大器产生读出放大器差分输出信号。所述读出放大器可处于第一功率域中。所述方法可包括通过电平移位器响应所述读出放大器差分输出信号而产生电平移位器差分输出信号。所述电平移位器可包括包含第一晶体管及第二晶体管的第一对晶体管。可将所述读出放大器差分输出信号的第一读出放大器输出信号提供到所述第一晶体管，且可将所述读出放大器差分输出信号的第二读出放大器输出信号提供到所述第二晶体管。所述方法可进一步包括响应所述电平移位器差分输出信号而将数据存储于锁存器中。所述锁存器可处于不同于所述第一功率域的第二功率域中。
[0008]在另一特定实施例中，一种设备包括具有差分输出的用于产生差分输出信号的装置。用于产生所述差分输出信号的所述装置可处于第一功率域中。所述设备还可包括具有电平移位器差分输出的用于产生电平移位器差分输出信号的装置。用于产生所述电平移位器差分输出信号的所述装置可包括包含第一晶体管及第二晶体管的第一对晶体管。所述差分输出的第一输出可耦合到所述第一晶体管，且所述差分输出的第二输出耦合到所述第二晶体管。所述设备可进一步包括用于存储数据的装置。用于存储数据的所述装置可耦合到所述电平移位器差分输出。用于存储数据的所述装置可处于不同于所述第一功率域的第二功率域中。
[0009]在另一特定实施例中，一种非暂时性计算机可读媒体包括程序代码，所述程序代码在通过处理器执行时使所述处理器从存储器检索数据。所述存储器包括用以产生读出放大器差分输出信号的读出放大器。所述读出放大器处于第一功率域中。所述存储器还包括用以响应所述读出放大器差分输出信号而产生电平移位器差分输出信号的电平移位器。所述电平移位器包括包含第一晶体管及第二晶体管的第一对晶体管。所述读出放大器差分输出信号的第一读出放大器输出信号经提供到所述第一晶体管，且所述差分输出信号的第二读出放大器输出信号经提供到所述第二晶体管。所述存储器还包括用以响应所述电平移位器差分输出信号而存储数据的锁存器。所述锁存器处于不同于所述第一功率域的第二功率域中。
[0010]在另一特定实施例中，一种设备包括具有读出放大器差分输出的读出放大器。所述读出放大器可处于第一功率域中。所述设备还可包括具有电平移位器差分输出的电平移位电路。所述电平移位电路可耦合到所述读出放大器差分输出。所述电平移位电路可包括包含第一晶体管及第二晶体管的第一对晶体管。所述读出放大器差分输出的第一读出放大器输出可耦合到所述第一晶体管，且所述读出放大器差分输出的第二读出放大器输出可耦合到所述第二晶体管。所述设备可进一步包括耦合到所述电平移位器差分输出的驱动器。所述驱动器可处于不同于所述第一功率域的第二功率域中。
[0011]由所揭示实施例中的至少一者提供的一个特定优点为将产生于一个功率域中的信号的电压电平进行电平移位以用于另一功率域中。通过将信号的电压电平进行电平移位，实质上消除由在不具有电平移位的情况下将信号用于另一功率域中所致的短路电流。实质上消除短路电流可减少装置的功率消耗。
[0012]在审阅整个申请案之后，本发明的其它方面、优点及特征将变得显而易见，本申请案包括以下章节:【【附图说明】】、【【具体实施方式】】及【权利要求书】。
【附图说明】
[0013]图1为包括具有电平移位器的读出放大器的设备的特定实施例的方框图；
[0014]图2为图1的设备的特定说明性实施例的图；
[0015]图3为说明对应于图2的设备的信号迹线的时序图；
[0016]图4为包括具有电平移位器的读出放大器的设备的另一特定实施例的图；
[0017]图5为操作图1的设备抑或图2的设备的方法的特定说明性实施例的流程图；及
[0018]图6为包括包含具有电平移位器的读出放大器的存储器的无线装置的方框图。
【具体实施方式】
[0019]参看图1，描绘可操作以将信号的电压电平移位的设备的特定说明性实施例，且将其大体上表示为100。设备100可配置成接收在第一功率域中产生的输入信号(input)且配置成产生电平移位的差分输出信号(out，outb)。设备100包括读出放大器102、电平移位电路(电平移位器)104，及锁存器106。读出放大器102可耦合到电平移位器104。举例来说，读出放大器102的读出放大器差分输出114、116可親合到电平移位器104。电平移位器104可親合到锁存器106。举例来说，电平移位器104的电平移位器差分输出120、122可耦合到锁存器106的锁存端口 124、126。
[0020]在特定实施例中，读出放大器102可配置成接收输入信号(input)以及响应所述输入信号(input)而产生读出放大器差分输出信号(sout，soutb)。所述输入信号(input)可为单端信号或差分信号。读出放大器102可在读出放大器差分输出114、116上产生读出放大器差分输出信号(S0Ut，S0Utb)。为了说明，读出放大器102可在读出放大器差分输出114、116的第一读出放大器输出114上产生读出放大器差分输出信号(sout，soutb)的第一读出放大器输出信号(sout)。读出放大器102可在读出放大器差分输出114、116的第二读出放大器输出116上产生读出放大器差分输出信号(sout，soutb)的第二读出放大器输出信号(soutb) ο
[0021]在特定实施例中，读出放大器102可处于与第一供应电压(vddi)相关联的第一功率域中。举例来说，读出放大器102可耦合到提供第一供应电压(vddi)的电压电源。为了说明，第一读出放大器输出信号(SOUt)及第二读出放大器输出信号(soutb)的电压电平可基于第一供应电压(vddi)。
[0022]在特定实施例中，由读出放大器102产生的读出放大器差分输出信号(sout，soutb)可为单热(one hot)信号或非热(no hot)信号。举例来说，在时间间隔期间，第一读出放大器输出信号(sout)及第二读出放大器输出信号(soutb)中仅一者可具有大约等于第一供应电压(vddi)的第一电压电平(vddi电平)的电压电平(例如，对应于第一功率域中的第一供应电压的逻辑高值)。在另一时间间隔期间，第一读出放大器输出信号(sout)及第二读出放大器输出信号(soutb)两者可实质上同时处于低电压电平(例如，处于大约接地电压电平的逻辑低值)。
[0023]在特定实施例中，电平移位器104可配置成从读出放大器102接收读出放大器差分输出信号(sout，soutb)。举例来说，电平移位器104可耦合到读出放大器102的读出放大器差分输出114、116。为了说明，电平移位器104可包括包含第一晶体管110及第二晶体管112的一对晶体管。读出放大器差分输出114、116的第一读出放大器输出114可耦合到第一晶体管110，且读出放大器差分输出114、116的第二读出放大器输出116可親合到第二晶体管112。
[0024]在特定实施例中，电平移位器104可配置成响应读出放大器差分输出信号(sout，soutb)而产生电平移位器差分输出信号。与可引入损害系统性能的多晶体管或门延迟(例如，3至5门延迟)的常规电平移位器形成对比，电平移位器104可在第一读出放大器输出信号(sout)经提供到第一晶体管110且第二读出放大器输出信号(soutb)经提供到第二晶体管112之后在与所述第一晶体管110及所述第二晶体管112相关联的单一晶体管延迟之后产生差分输出信号。图2中说明引入单一晶体管延迟的电平移位器104的实施的实例。[0025]另外，通过将读出放大器差分输出信号(sout，soutb)从对应于第一供应电压(vddi)的电压域电平移位至与锁存器106相关联的电压域，可减少或消除通过锁存器106的至少一个P型金属氧化物半导体(PMOS)晶体管的短路电流。原本可由于防止锁存器106的至少一个PMOS晶体管完全关断的供应电压差而产生短路电流。
[0026]电平移位器104可将电平移位器差分输出信号提供于电平移位器104的电平移位器差分输出120、122上。举例来说，电平移位器104可将电平移位器差分输出信号的第一电平移位器输出信号提供于电平移位器差分输出120、122的第一电平移位器输出120上。电平移位器104可将电平移位器差分输出信号的第二电平移位器输出信号提供于电平移位器差分输出120、122的第二电平移位器输出122上。
[0027]举例来说，电平移位器差分输出信号的第一电平移位器输出信号的电压电平可大约等于第二供应电压(vdd2)的第二电压电平(vdd2电平)，且电平移位器差分输出信号的第二电平移位器输出的电压电平可大约等于接地电压电平。或者，电平移位器差分输出信号的第一电平移位器输出的电压电平可大约等于接地电压电平，且电平移位器差分输出信号的第二电平移位器输出的电压电平可大约等于第二电压电平(vdd2电平)。电平移位器差分输出信号可被提供到锁存器106。在特定实施例中，第二电压电平(vdd2电平)高于第一电压电平(vddi电平)。举例来说，第一电压电平(vddi电平)可为大约0.75伏特，且第二电压电平(vdd2电平)可为大约1.155伏特。
[0028]在特定实施例中，锁存器106可配置成存储数据。为了说明，锁存器106可耦合到电平移位器104的电平移位器差分输出120、122。举例来说，锁存器106的锁存端口 124、126可耦合到电平移位器104的电平移位器差分输出120、122。锁存器106可存储对应于由电平移位器104提供于电平移位器差分输出120、122上的电平移位器差分输出信号的数据。
[0029]在特定实施例中，锁存器106可处于与第二供应电压(vdd2)相关联的第二功率域中。举例来说，锁存器106可耦合到提供第二供应电压(vdd2)的电压电源。为了说明，锁存器106可基于存储于锁存器中的数据而在锁存端口 124、126上产生锁存差分输出信号。举例来说，锁存器106可在锁存端口 124、126的第一锁存端口 124上产生锁存差分输出信号的第一锁存输出信号。锁存器106可在锁存端口 124、126的第二锁存端口 126上产生锁存差分输出信号的第二锁存输出信号。
[0030]为了说明，锁存差分输出信号的电压电平可为大约第二电压电平(vdd2电平)。举例来说，第一锁存端口 124上的第一锁存输出信号可处于大约第二电压电平(vdd2电平)，且第二锁存端口 126上的第二锁存输出信号可处于大约接地电压电平。或者，第一锁存端口 124上的第一锁存输出信号可处于大约接地电压电平，且第二锁存端口 126上的第二锁存输出信号可处于大约第二电压电平(vdd2电平)。
[0031]锁存端口 124、126上的锁存差分输出信号及电平移位的差分输出120、122上的电平移位器差分输出信号可产生电平移位的差分输出信号(OUt，OUtb)。为了说明，第一锁存端口 124上的第一锁存输出信号及第一电平移位器输出120上的第一电平移位器输出信号可提供电平移位的差分输出信号(out，outb)的第一电平移位的输出信号(out)。相似地，第二锁存端口 126上的第二锁存输出信号及第二电平移位器输出122上的第二电平移位器输出信号可提供电平移位的差分输出信号(out，outb)的第二电平移位的输出信号(outb)ο
[0032]在操作期间，输入信号(input)可被提供到读出放大器102。读出放大器102可基于所述输入信号(input)而产生读出放大器差分输出信号(sout，soutb)。举例来说，在特定时间间隔期间，如果输入信号(input)的电压电平大约等于第一电压电平(vddi电平)，那么第一读出放大器输出信号(sout)的电压电平可大约等于第一电压电平(vddi电平)，且第二读出放大器输出信号(soutb)的电压电平可大约等于接地电压电平。在另一时间间隔期间，如果输入信号(input)的电压电平大约等于接地电压电平，那么第一读出放大器输出信号(sout)的电压电平可大约等于接地电压电平，且第二读出放大器输出信号(soutb)的电压电平可大约等于第一电压电平(vddi电平)。
[0033]电平移位器104可响应读出放大器差分输出信号(sout，soutb)而在电平移位器差分输出120、122上产生电平移位器差分输出信号。举例来说，第一读出放大器输出信号(sout)的电压电平可大约等于接地电压电平，且第二读出放大器输出信号(soutb)的电压电平可大约等于第一电压电平(vddi电平)。响应第一读出放大器输出信号(sout)的电压电平及第二读出放大器输出信号(soutb)的电压电平，电平移位器差分输出信号的第一电平移位器输出信号的电压电平可大约等于第二电压电平(vdd2电平)，且电平移位器差分输出信号的第二电平移位器输出信号的电压电平可大约等于接地电压电平。
[0034]锁存器106可存储对应于电平移位器差分输出信号的第一电平移位器输出信号的电压电平及电平移位器差分输出信号的第二电平移位器输出信号的电压电平的数据。锁存器106可基于存储于锁存器中的数据而在锁存端口 124、126上产生锁存差分输出信号。举例来说，锁存器106可在第一锁存端口 124上产生锁存差分输出信号的处于大约第二电压电平(vdd2电平)的第一锁存输出信号，且可在第二锁存端口 126上产生锁存差分输出信号的处于大约接地电压电平的第二锁存输出信号。
[0035]电平移位的差分输出信号(out，outb)的第一电平移位的输出信号(out)可基于第一电平移位器输出120上的第一电平移位器输出信号的电压电平及第一锁存端口 124上的第一锁存输出信号的电压电平而处于大约第二电压电平(vdd2电平)。相似地，电平移位的差分输出信号(out，outb)的第二电平移位的输出信号(OUtb)可基于第二电平移位器输出122上的第二电平移位器输出信号的电压电平及第二锁存端口 126上的第二锁存输出信号的电压电平而处于大约接地电压电平。当关断第一晶体管110及第二晶体管112时，电平移位的差分输出信号(out，outb)可主要基于锁存端口 124、126上的锁存差分输出信号。
[0036]通过产生具有第二电压电平(vdd2电平)的电压电平移位的差分输出信号(out，outb)，可减少装置的功率消耗。举例来说，在不进行电压电平移位的情况下，将可处于大约第一电压电平(vddi电平)的输入信号(input)提供到具有处于第二电压电平(vdd2电平)的漏极端子及处于接地电压电平的源极端子的晶体管的栅极端子可引起短路电流流动通过所述晶体管。通过执行输入信号(input)的电压电平移位而实质上消除短路电流可减少功率消耗。另外，通过使用锁存器106，可在关断电平移位器104中的第一晶体管110及第二晶体管112时主要由所述锁存器106提供电平移位的差分输出信号(0ut，0utb)。另外，通过在读出放大器102与电平移位的差分输出信号(out，outb)之间的信号路径中使用少量元件(例如，第一晶体管110)，限制了归因于电平移位操作的信号路径上的时序损失。
[0037]尽管在图1中第一晶体管110及第二晶体管112被展示为η沟道金属氧化物半导体(MOS)晶体管，但在特定实施例中，第一晶体管110及第二晶体管112可为P沟道金属氧化物半导体(MOS)晶体管。另外，上文被描述为具有特定电压电平的信号可在不同时间具有另一电压电平。举例来说，第一读出放大器输出信号(sout)可处于第一电压电平(vddi电平)或处于接地电平。第二读出放大器输出信号(soutb)可处于第一电压电平(vddi电平)或处于接地电平。第一电平移位器输出120上的第一电平移位器输出信号可处于第二电压电平(vdd2电平)或处于接地电平。第二电平移位器输出122上的第二电平移位器输出信号可处于第二电压电平(vdd2电平)或处于接地电平。第一电平移位的输出信号(out)可处于第二电压电平(vdd2电平)或处于接地电平。第二电平移位的输出信号(outb)可处于第二电压电平(vdd2电平)或处于接地电平。
[0038]参看图2，描绘图1的设备100的特定说明性实施例，且将其大体上表示为200。设备200包括读出放大器102、电平移位电路(电平移位器)104，及锁存器106。读出放大器102可耦合到电平移位器104，且电平移位器104可耦合到锁存器106。
[0039]在特定实施例中，读出放大器102可配置成接收差分输入信号(bit，bitb)以及产生读出放大器差分输出信号(sout，soutb) O举例来说，差分输入信号(bit，bitb)可对应于图1的输入信号(input)。举例来说，在时间间隔期间，差分输入信号(bit，bitb)的第一输入信号(bit)可处于大约第一电压电平(vddi电平)，且差分输入信号(bit，bitb)的第二输入信号(bitb)可大约处于接地电压电平。读出放大器102可进一步配置成接收控制输入信号(sense)。读出放大器102可耦合到将第一供应电压(vddi)提供到所述读出放大器102的第一电压电源。
[0040]在特定实施例中，读出放大器102可处于与第一供应电压(vddi)相关联的第一功率域中。为了说明，读出放大器102可耦合到提供处于第一电压电平(vddi电平)的第一供应电压(vddi)的第一电压电源。举例来说，在时间间隔期间，第一读出放大器输出信号(sout)的电压电平可大约等于基于第一电压(vddi)的第一电压电平(vddi电平)，且第二读出放大器输出信号(soutb)的电压电平可大约等于接地电压电平。作为另一实例，在另一时间间隔期间，第一读出放大器输出信号(sout)的电压电平可为大约接地电压电平，且第二读出放大器输出信号(soutb)的电压电平可大约为基于第一电压(vddi)的第一电压电平(vddi电平)ο
[0041]在特定实施例中，如果确证控制信号(sense)，那么读出放大器102可响应差分输入信号(bit，bitb)而产生读出放大器差分输出信号(sout，soutb) ο举例来说，当控制信号(sense)大约处于第一电压(vddi)的第一电压电平(vddi电平)时，读出放大器102可基于差分输入信号(bit，bitb)而产生读出放大器差分输出信号(sout，soutb)。当未确证控制信号(sense)时，读出放大器102可产生读出放大器差分输出信号(sout，soutb)，使得第一读出放大器输出(sout)及第二读出放大器输出(soutb)两者皆处于接地电压电平。< br>[0042]在特定实施例中，电平移位器104包括包含第一晶体管250及第二晶体管252的第一对晶体管。电平移位器104还可包括包含第三晶体管254及第四晶体管256的第二对晶体管。在特定实施例中，第一晶体管250、第二晶体管252、第三晶体管254及第四晶体管256可为η沟道MOS晶体管。在特定实施例中，第一晶体管250及第二晶体管252可分别对应于图1的第一晶体管110及第二晶体管112。在另一特定实施例中，第三晶体管254及第四晶体管256可分别对应于图1的第一晶体管110及第二晶体管112。
[0043]在特定实施例中，读出放大器差分输出114、116的第一读出放大器输出114可耦合到第一晶体管250的栅极端子及第三晶体管254的栅极端子。第一晶体管250的第一端子204及第二晶体管252的第一端子216可耦合到接地电源。第一晶体管250的第二端子202可耦合到电平移位器差分输出120、122的第一电平移位器输出120，且第二晶体管252的第二端子214可親合到电平移位器差分输出120、122的第二电平移位器输出122。第一晶体管250的第二端子202及第二晶体管252的第二端子214可进一步耦合到锁存器106。
[0044]在特定实施例中，读出放大器差分输出114、116的第二读出放大器输出116可耦合到第二晶体管252的栅极端子及第四晶体管256的栅极端子。第三晶体管254的第一端子208及第四晶体管256的第一端子210可耦合到提供第二供应电压(vdd2)的第二供应电压。第三晶体管254的第二端子206可耦合到电平移位器差分输出120、122的第二电平移位器输出122，且第四晶体管256的第二端子212可耦合到电平移位器差分输出120、122的第一电平移位器输出120。第三晶体管252的第二端子206及第四晶体管256的第二端子212可耦合到锁存器106。
[0045]在特定实施例中，锁存器106可包括第一反相器264 (例如，第三对晶体管260、262)。举例来说，第一反相器264的第一晶体管260可为η沟道MOS晶体管，且第一反相器264的第二晶体管262可为P沟道MOS晶体管。在特定实施例中，第一晶体管260的栅极端子可耦合到第二晶体管262的栅极端子。第一晶体管260的第一端子可耦合到接地。第一晶体管260的第二端子可耦合到第二晶体管262的第一端子。
[0046]锁存器106可进一步包括第一上拉晶体管268。第一上拉晶体管268可耦合到第一反相器264的第二晶体管262的第二端子。为了说明，第一上拉晶体管268可为ρ沟道MOS晶体管。第一上拉晶体管268的第一端子可耦合到提供第二供应电压(vdd2)的第二电压电源。第一上拉晶体管268的栅极端子可親合到读出放大器差分输出114、116的第一读出放大器输出114。
[0047]锁存器106可进一步包括第二反相器276 (例如，第四对晶体管272、274)。举例来说，第二反相器276的第一晶体管272可为η沟道MOS晶体管，且第二反相器276的第二晶体管274可为ρ沟道MOS晶体管。在特定实施例中，第二反相器276的第一晶体管272的栅极端子可耦合到第二反相器276的第二晶体管274的栅极端子。第一晶体管272的第一端子可耦合到接地。第一晶体管272的第二端子可耦合到第二晶体管274的第一端子。
[0048]锁存器106可进一步包括第二上拉晶体管280。第二上拉晶体管280可耦合到第二反相器276的第二晶体管274的第二端子。第二上拉晶体管280可为ρ沟道MOS晶体管。第二上拉晶体管280的第一端子可耦合到提供第二供应电压(vdd2)的第二电压电源。第二上拉晶体管280的栅极端子可親合到读出放大器差分输出114、116的第二读出放大器输出 116。
[0049]第一反相器264的输出可親合到第二反相器276的输入。第二反相器276的输出可親合到第一反相器264的输入。第一反相器264的输入及第二反相器276的输出还可親合到锁存端口 124、126的第二锁存端口 126。第一反相器264的输出及第二反相器276的输入可耦合到锁存端口 124、126的第一锁存端口 124。
[0050]在特定实施例中，锁存端口 124、126的第一锁存端口 124可耦合到电平移位器差分输出120、122的第一电平移位器输出120，且锁存端口 124、126的第二锁存端口 126可耦合到电平移位器差分输出120、122的第二电平移位器输出122。
[0051]在特定实施例中，锁存器106可处于不同于与第一供应电压(vddi)相关联的第一功率域的第二功率域中。举例来说，第一反相器264可经由第一上拉晶体管268而耦合到提供第二供应电压(vdd2)的第二电压电源，且第二反相器276可经由第二上拉晶体管280而耦合到提供第二供应电压(vdd2)的第二电压电源。
[0052]在操作期间，差分输入信号(bit，bitb)可被提供到读出放大器102。如果确证控制信号(sense)(例如，控制信号(sense)处于大约第一电压电平(vddi电平))，那么读出放大器102可基于差分输入信号(bit，bitb)而产生读出放大器差分输出信号(sout，soutb) ο举例来说，如果确证控制信号(sense)，那么读出放大器102可产生读出放大器差分输出信号(sout，soutb)，使得第一读出放大器输出信号(SOUt)及第二读出放大器输出信号(soutb)中的一者大约处于第一电压电平(vddi电平)。为了说明，如果确证控制信号(sense)，那么第一读出放大器输出信号(sout)的电压电平可大约等于第一电压电平(vddi电平)，且第二读出放大器输出信号(soutb)的电压电平可大约等于接地电压电平。或者，如果确证控制信号(sense)，那么第一读出放大器输出信号(sout)的电压电平可大约等于接地电压电平，且第二读出放大器输出信号(soutb)的电压电平可大约等于第一电压电平(vddi电平)。如果未确证控制信号(sense)(例如，控制信号(sense)处于大约接地电压电平)，那么第一读出放大器输出信号(sout)及第二读出放大器输出信号(soutb)两者可大约处于接地电压电平。
[0053]电平移位器104可响应读出放大器差分输出信号(sout，soutb)而在电平移位器差分输出120、122上产生电平移位器差分输出信号。举例来说，第一读出放大器输出信号(sout)可处于大约接地电压电平，且第二读出放大器输出信号(soutb)可处于大约第一电压电平(vddi电平)。处于接地电压电平的第一读出放大器输出(sout)导致去启动第一晶体管250及第三晶体管254。响应处于第一电压电平的第二读出放大器输出信号(soutb)，当第一电平移位器输出120最初被放电(例如，处于接地电平)且第二电平移位器输出122最初被充电(例如，处于Vdd2)时，第二晶体管252使第二电平移位器输出122放电到接地电平，而第四晶体管256起始对第一电平移位器输出120的充电(例如，至Vdd2或Vddl-Vth的较低者，其中Vth为第四晶体管256的阈值电压)。在Vddl小于Vdd2时将第一电平移位器输出120充电至Vdd2可经由来自锁存器106的反馈来完成，如在下文进一步详细地予以解释。当第一电平移位器输出120最初被充电(例如，处于Vdd2)且第二电平移位器输出122最初被放电(例如，处于接地电平)时，第二晶体管252将第二电平移位器输出122保持处于接地，且第一电平移位器输出120保持被充电。第四晶体管256可基于Vddl、Vdd2及Vth的值而在饱和模式、线性模式或亚阈值模式中操作。
[0054]作为另一实例，第一读出放大器输出信号(sout)可处于大约第一电压电平(vddi电平)，且第二读出放大器输出信号(soutb)可处于大约接地电压电平。处于接地电压电平的第二读出放大器输出(soutb)导致去启动第二晶体管252及第四晶体管256。响应处于第一电压电平(vddi)的第一读出放大器输出信号(sout)，当第一电平移位器输出120最初被充电(例如，处于Vdd2)且第二电平移位器输出122最初被放电(例如，处于接地电平)时，第一晶体管250使第一电平移位器输出120放电到接地电平，而第三晶体管254起始对第二电平移位器输出122的充电(例如，至Vdd2或Vddl-Vth的较低者，其中Vth为第二晶体管254的阈值电压)。在Vddl小于Vdd2时将第二电平移位器输出122充电至Vdd2可经由来自锁存器106的反馈来完成，如在下文进一步详细地予以解释。当第一电平移位器输出120最初被放电(例如，处于接地电平)且第二电平移位器输出122最初被充电(例如，处于Vdd2)时，第一晶体管250将第一电平移位器输出120保持处于接地电平，且第二电平移位器输出122保持被充电。第三晶体管254可基于Vddl、Vdd2及Vth的值而在饱和模式、线性模式或亚阈值模式中操作。
[0055]锁存器106可存储对应于第一电平移位器输出120上的第一电平移位器输出信号的电压电平及第二电平移位器输出122上的第二电平移位器输出信号的电压电平的数据。为了说明，因为读出放大器差分输出信号(sout，soutb)为单热信号或非热信号，所以可接通第一上拉晶体管268，而关断第二上拉晶体管280，以使第三对晶体管(亦即，反相器264)能够响应具有逻辑低值的第二电平移位器输出122而将第一电平移位器输出120驱动至对应于第二功率域的逻辑高值(vdd2)。或者，可关断第一上拉晶体管268，而接通第二上拉晶体管280，以使第四对晶体管(亦即，反相器276)能够响应具有逻辑低值的第一电平移位器输出120而将第二电平移位器输出122驱动至对应于第二功率域的逻辑高值(vdd2)。举例来说，当第一读出放大器输出信号(sout)处于大约接地电压电平时，可接通第一上拉晶体管268，从而使第一反相器264能够经由第二锁存端口 126接收第二电平移位器输出122上的第二电平移位器输出信号以及在第一锁存端口 124上产生第一锁存输出信号。当第二读出放大器输出信号(soutb)处于大约接地电压电平时，可接通第二上拉晶体管280，从而使第二反相器276能够经由第一锁存端口 124接收第一电平移位器输出120上的第一电平移位器输出信号以及在第二锁存端口 126上产生第二锁存输出信号。
[0056]当第一读出放大器输出信号(sout)处于大约第一电压电平(vddi电平)且第二读出放大器输出信号(soutb)处于大约接地电平时，可启动第二上拉晶体管280且可至少部分地关断第一上拉晶体管268，例如在线性模式中(当Vddl小于Vdd2且Vdd2-Vddl大于第一上拉晶体管268的阈值电压时)或在亚阈值模式中(当Vdd2不大于Vddl时或当Vdd2-Vddl小于第一上拉晶体管268的阈值电压时)。相似地，当第二读出放大器输出信号(soutb)处于大约第一电压电平 (vddi电平)且第一读出放大器输出信号(sout)处于大约接地时，可启动第一上拉晶体管268且可至少部分地关断第二上拉晶体管280。当关断第一上拉晶体管268时，第一电平移位的差分输出信号(out)主要基于第一电平移位器输出120上的第一电平移位器输出信号。当关断第二上拉晶体管280时，第二电平移位的差分输出信号(outb)主要基于第二电平移位器输出122上的第二电平移位器输出信号。
[0057]当第一读出放大器输出信号(sout)及第二读出放大器输出信号(soutb)两者处于大约接地电压电平时，第一反相器264可在第一锁存端口 124上产生第一锁存输出信号且第二反相器276可在第一锁存端口 126上产生第二锁存输出信号。因为第一上拉晶体管268耦合到提供第二供应电压(vdd2)的第二电压电源，所以第一锁存端口 124上的第一锁存输出信号可处于第二供应电压(vdd2)，而第二锁存端口 126上的第二锁存输出信号可处于接地电压电平。或者，因为第二上拉晶体管280耦合到提供第二供应电压(vdd2)的第二电压电源，所以第二锁存端口 126上的第二锁存输出信号可处于第二电压电平(vdd2电平)，而第一锁存端口 124上的第一锁存输出信号可处于接地电压电平。
[0058]电平移位器104的第一电平移位器输出120上的第一电平移位器输出信号及锁存器106的第一锁存端口 124上的第一锁存输出信号可提供电平移位的差分输出信号(out，outb)的第一电平移位的输出信号(out)。相似地，电平移位器104的第二电平移位器输出122上的第二电平移位器输出信号及锁存器106的第二锁存端口 126上的第二锁存输出信号可提供电平移位的差分输出信号(out，outb)的第二电平移位的输出(outb)。
[0059]因为当第一读出放大器输出信号(sout)及第二读出放大器输出信号(soutb)处于大约接地电压电平时(例如，当未确证控制信号(sense)时)关断第一晶体管250、第二晶体管252、第三晶体管254及第四晶体管256，所以电平移位的差分输出信号(out，outb)可主要基于第一锁存端口 124上的第一锁存输出信号及第二锁存端口 126上的第二锁存输出信号。
[0060]通过从处于第一电压电平(vddi电平)的差分输入信号(bit，bitb)产生处于第二电压电平(vdd2电平)的电平移位的差分输出信号(out，outb)，可实质上消除由在不具有电平移位的情况下使用差分输入信号(bit，bitb)所致的短路电流。举例来说，在不进行电压电平移位的情况下，将第一输入信号(bit)及第二输入信号(bitb)提供到具有处于第二电压电平(vdd2电平)的漏极端子及耦合到(直接或间接地)接地的源极端子的晶体管(例如，分别为第一上拉晶体管268及/或第二上拉晶体管280)的栅极端子可在第二电压电平(vdd2)大于第一电压电平(vddi)时引起电流流动通过所述晶体管。供应电压差可防止晶体管(例如，第一上拉晶体管268及/或第二上拉晶体管280)完全关断，从而允许电流流动通过所述晶体管。实质上消除此电流(亦即，短路电流)会减少功率消耗且可防止电路故障。另外，通过使用锁存器106，可在撤销确证控制信号(sense)时关断第一晶体管250、第二晶体管252、第三晶体管254及第四晶体管256时主要由所述锁存器106来提供电平移位的差分输出信号(out，outb)。另外，通过在读出放大器102与电平移位的差分输出信号(out，outb)之间的信号路径中使用少量元件(例如，第一晶体管250及第二晶体管252)，减少归因于电平移位操作的信号路径上的时序延迟(例如，减少至单一晶体管延迟)。
[0061]在替代实施例中，锁存器106可具有其它配置。举例来说，锁存器106可包括交叉耦合反相器264、276，而不包括第一上拉晶体管268及第二上拉晶体管280。或者，锁存器106可包括一对双极结晶体管(BJT)(例如，第一 BJT及第二 BJT)。
[0062]尽管图2将第一晶体管250、第二晶体管252、第三晶体管254及第四晶体管256展示为η沟道MOS晶体管，但在另一实施例中，第一晶体管250、第二晶体管252、第三晶体管254及第四晶体管256可为ρ沟道MOS晶体管。尽管图2将第一上拉晶体管268及第二上拉晶体管280展示为ρ沟道MOS晶体管，但在另一实施例中，第一上拉晶体管268及第二上拉晶体管280可为η沟道MOS晶体管。举例来说，交换晶体管类型(亦即，用P沟道MOS晶体管替换η沟道MOS晶体管且用η沟道MOS晶体管替换ρ沟道MOS晶体管)及交换信号极性(例如，交换sout与soutb)可引起如关于设备200所描述的实质上相似的操作。
[0063]参看图3，描绘说明对应于用以产生电平移位的差分输出信号的图2的设备200的操作的信号迹线的时序图，且将其大体上表示为300。所述图300展示可被提供到存储单元(图中未展示)的时钟信号(elk)、第一输入信号(bit)、第二输入信号(bitb)、控制信号(sense)、第一读出放大器输出信号(sout)、第二读出放大器输出信号(soutb)、第一电平移位的输出信号(out)，及第二电平移位的输出信号(outb)。
[0064]在转变302处，时钟信号(elk)可从低电压电平转变到高电压电平，而指示对存储单元的读取操作。存储单元可具有将第一输入信号(bit)提供到图2的读出放大器102的第一位线。存储单元还可具有将第二输入信号(bitb)提供到图1及2的读出放大器102的第二位线。举例来说，对存储单元的读取操作可引起所述存储单元的提供第一输入信号(bit)的第一位线的电压放电。存储单元的第一位线的电压放电可对应于转变304。控制信号(sense)可在转变306处从低电压电平(例如，接地电压电平)转变到高电压电平(例如，第一电压电平(vddi电平))。响应在转变306处控制信号(sense)转变且基于第一输入信号(bit)及第二输入信号(bitb)，读出放大器102的第二读出放大器输出(soutb)可在转变308处从低电压电平(例如，大约接地电压电平)转变到大约第一电压电平(vddi电平)。
[0065]因为读出放大器差分输出信号(sout，soutb)为单热抑或非热的，所以第一读出放大器输出信号(SOUt)及第二读出放大器输出信号(soutb)中的一者可由读出放大器在特定时间间隔期间予以确证。所述时间间隔可大约对应于控制信号(sense)的脉宽。举例来说，第一读出放大器输出(sout)可在控制信号(sense)在转变306处转变之后保持大约处于接地电压电平。
[0066]因为第一读出放大器输出信号(sout)经提供到图2的第一晶体管250的栅极端子及第三晶体管254的栅极端子，所以第一晶体管250及第三晶体管254可保持被关断。第二晶体管252及第四晶体管256可由处于大约第一电压电平(vddi电平)的第二读出放大器输出信号(soutb)接通。因为第四晶体管256耦合到提供第二供应电压(vdd2)的第二电压电源，所以第一电平移位器输出120上的第一电平移位的输出信号开始朝向第二电压电平(vdd2电平)的转变。第一电平移位的输出信号(out)响应来自锁存器106的反馈完成所述转变(亦即，第二反相器264驱动第一电平移位器输出120)，从而引起第一电平移位的输出信号(out)在转变310处转变到第二电压电平(vdd2电平)。因此，电平移位的差分输出信号(out，outb)的第一电平移位的输出信号(out)可处于不同于差分输入信号(bit,bitb)的第一电压电平(vddi电平)以及第二读出放大器输出信号(soutb)的第一电压电平(vddi电平)的第二电压电平(vdd2电平)。在特定实施例中，第一电压电平(vddi电平)可为大约0.75伏特，且第二电压电平(vdd2电平)可为大约1.155伏特。
[0067]另外，因为第二晶体管252耦合到接地电源，所以第二电平移位器输出122上的第二电平移位器输出信号转变到接地电压电平，从而引起第二电平移位的输出信号(outb)在转变312处转变到大约接地电压电平。
[0068]控制信号(sense)在转变314处转变到低电压电平(例如，接地电压电平)。举例来说，控制信号(sense)的脉宽对应于转变306与转变314之间的时间间隔。响应控制信号(sense)在转变314处的转变，读出放大器102的第二读出放大器输出(soutb)可在转变316处从第一电压电平(vddi电平)转变到接地电压电平。读出放大器102的第一读出放大器输出(SOUt)可保持处于接地电压电平。响应第二读出放大器输出(soutb)在转变316处转变，可关断第二晶体管252及第四晶体管256。当关断第二晶体管252及第四晶体管256时，第一电平移位的输出信号(out)主要由锁存器106经由第一锁存端口 124驱动，且第二电平移位的输出信号(outb)主要由锁存器106经由第二锁存端口 126驱动。
[0069]锁存器106可基于存储于所述锁存器106中的数据而驱动第一电平移位的输出信号(out)及第二电平移位的输出信号(OUtb)。因为锁存器106处于与第二电压电源(vdd2)相关联的第二功率域中，所以由锁存器106驱动的第一电平移位的输出信号(out)可大约处于第二电压电平(vdd2电平)。因此，电平移位的差分输出信号(0ut，0utb)的第一电平移位的输出信号(out)可在读出放大器102的第二读出放大器输出(soutb)在转变316处转变到大约接地电压电平之后保持处于第二电压电平(vdd2电平)。另外，基于存储于锁存器106中的数据，第二电平移位的输出信号(outb)可在读出放大器102的第二读出放大器输出(soutb)在转变316处转变到大约接地电压电平之后保持处于大约接地电压电平。
[0070]参看图4，描绘可操作以将信号的电压电平移位的设备的特定说明性实施例，且将其大体上表示为400。设备400可配置成接收输入信号(input)以及产生电平移位的差分输出信号(out，outb) ο设备400包括读出放大器102、电平移位电路(电平移位器)104，及驱动器406。读出放大器102可对应于图1及2的读出放大器102，且电平移位器104可对应于图1及2的电平移位器104。读出放大器102可以关于图1及2所描述的方式耦合到电平移位器104。
[0071]在特定实施例中，驱动器406可耦合到电平移位器差分输出120、122。举例来说，驱动器406的驱动器端口 424、426可耦合到电平移位器差分输出120、122。驱动器406的第一驱动器端口 424可耦合到第一电平移位器输出120，且驱动器406的第二驱动器端口426可耦合到第二电平移位器输出122。驱动器406可配置成在第一驱动器端口 424上产生第一驱动器输出信号以及在第二驱动器端口 426上产生第二驱动器输出信号。
[007 2]在特定实施例中，驱动器406可包括第一驱动器晶体管410及第二驱动器晶体管412。举例来说，第一驱动器晶体管410及第二驱动器晶体管412两者可为ρ沟道MOS晶体管。第一驱动器晶体管410的栅极端子可耦合到第二电平移位器输出122，且第二驱动器晶体管412的栅极端子可耦合到第一电平移位器输出120。
[0073]在特定实施例中，驱动器406可处于与第二供应电压(vdd2)相关联的第二功率域中。为了说明，可将第一驱动器晶体管410的第一端子416耦合到耦合到第一电平移位器输出120的第一驱动器端口 424。第二晶体管412的第一端子420可耦合到耦合到第二电平移位器输出122的第二驱动器端口 426。举例来说，第一驱动器晶体管410的第一端子416可为第一驱动器晶体管410的漏极端子，且第二驱动器晶体管412的第一端子420可为第二驱动器晶体管412的漏极端子。第一驱动器晶体管410的第二端子418及第二晶体管412的第二端子422可耦合到提供第二供应电压(vdd2)的第二电压电源。举例来说，第一驱动器晶体管410的第二端子418可为第一驱动器晶体管410的源极端子，且第二驱动器晶体管412的第二端子422可为第二驱动器晶体管412的源极端子。
[0074]在操作期间，读出放大器102及电平移位器104可以关于图1及2所描述的方式而操作。驱动器406可在第一驱动器端口 424上产生第一驱动器输出信号且在第二驱动器端口 426上产生第二驱动器输出信号。为了说明，响应第一电平移位器输出120上的第一电平移位器输出信号处于大约接地电压电平，可接通第二驱动器晶体管412。因为第二晶体管412的第二端子422耦合到提供第二供应电压(vdd2)的第二电压电源，所以第二驱动器晶体管412可在第二驱动器端口 426上产生第二驱动器输出信号，使得第二驱动器输出信号处于大约第二电压电平(vdd2电平)。响应第一电平移位器输出120上的第一电平移位器输出信号处于大约第二电压电平(vdd2电平)，可关断第二驱动器晶体管412。
[0075]当接通第二驱动器晶体管412时，第二电平移位的输出信号(outb)可基于第二电平移位器输出122上的第二电平移位器输出信号及第二驱动器端口 426上的第二驱动器输出信号两者。当关断第二驱动器晶体管412时，第二电平移位的输出信号(outb)可主要基于由电平移位器104在第二电平移位器输出122上产生的第二电平移位器输出信号。
[0076]响应第二电平移位器输出122上的第二电平移位器输出信号处于大约接地电压电平，第一驱动器晶体管410可接通。因为第一晶体管410的第二端子418耦合到提供第二供应电压(vdd2)的第二电压电源，所以第一驱动器晶体管410可在第一驱动器端口 424上产生第一驱动器输出信号，使得第一驱动器输出信号处于大约第二电压电平(vdd2电平)。响应第一电平移位器输出120上的第一电平移位器输出信号处于大约第二电压电平(vdd2电平)，可关断第一驱动器晶体管410。
[0077]当接通第一驱动器晶体管410时，第一电平移位的输出信号(out)可基于第一电平移位器输出120上的第一电平移位器输出信号及第一驱动器端口 424上的第一驱动器输出信号两者。当关断第一驱动器晶体管410时，第一电平移位的输出信号(out)可主要基于由电平移位器104在第一电平移位器输出120上产生的第一电平移位器输出信号。
[0078]通过从处于第一电压电平(vddi电平)的差分输入信号(bit，bitb)产生处于第二电压电平(vdd2电平)的电平移位的差分输出信号(out，outb)，可实质上消除由在不具有电平移位的情况下使用差分输入信号(bit，bitb)所致的短路电流。实质上消除短路电流可减少装置的功率消耗。另外，通过使用驱动器406，可基于电平移位器差分输出120、122上的电平移位器差分输出信号及驱动器端口 424、426上的驱动器输出信号而提供电平移位的差分输出信号(out，outb)，从而引起较强的电平移位的信号。另外，通过在读出放大器102与电平移位的差分输出信号(0ut，0utb)之间的信号路径中使用少量元件(例如，第一晶体管250及第二晶体管252)，限制了归因于电平移位操作的信号路径上的时序损失。
[0079]尽管图4将第一驱动器晶体管410及第二驱动器晶体管412展示为ρ沟道MOS晶体管，但在另一实施例中，第一驱动器晶体管410及第二驱动器晶体管412可为η沟道MOS晶体管。举例来说，交换晶体管类型(亦即，用ρ沟道MOS晶体管替换η沟道MOS晶体管且用η沟道MOS晶体管替换ρ沟道MOS晶体管)及交换信号极性(例如，交换out与outb)可引起如关于驱动器406所描述的实质上相似操作。
[0080]参看图5，描绘根据图1的设备100及图2的设备200的产生电平移位的输出信号的方法500的特定说明性实施例，且将其大体上表示为500。方法500包括在502处通过读出放大器产生读出放大器差分输出信号。举例来说，图1、2及4的读出放大器102可产生读出放大器差分输出信号(sout，soutb) ο所述读出放大器可处于第一功率域中。举例来说，读出放大器可耦合到提供第一供应电压(vddi)的第一电压电源，如图1、2及4中所说明。
[0081]电平移位器可在504处响应读出放大器差分输出信号而产生电平移位器差分输出信号。举例来说，图1、2及4的电平移位器104可在电平移位器差分输出120、122上产生电平移位器差分输出信号。电平移位器可包括包含第一晶体管及第二晶体管的第一对晶体管。举例来说，第一对晶体管可包括图1的第一晶体管110及第二晶体管112、图2及4的第一晶体管250及第二晶体管252，或图2及4的第三晶体管254及第四晶体管256。将读出放大器差分输出信号的第一读出放大器输出信号提供到第一晶体管，且将读出放大器差分输出信号的第二读出放大器输出信号提供到第二晶体管。举例来说，可将第一读出放大器输出信号(sout)提供到图1的第一晶体管110，且可将第二读出放大器输出信号(soutb)提供到图1的第二晶体管112。作为另一实例，可将第一读出放大器输出信号(sout)提供到图2及4的第一晶体管250及第三晶体管254，且可将第二读出放大器输出信号(soutb)提供到图2及4的第二晶体管252及第四晶体管256。可在将第一读出放大器输出信号提供到第一晶体管且将第二读出放大器输出信号提供到第二晶体管之后在与所述第一对晶体管相关联的单一晶体管延迟之后产生电平移位器差分输出信号。
[0082]方法500可进一步包括响应电平移位器差分输出信号而将数据存储于锁存器中。举例来说，图1及2的锁存器106可存储对应于电平移位器差分输出120、122上的电平移位器差分输出信号的数据。锁存器106可处于不同于第一功率域的第二功率域中。举例来说，锁存器106可耦合到提供第二供应电压(vdd2)的第二电压电源，如图1及2中所说明。
[0083]可通过专用积体电路(ASIC)、现场可编程门阵列(FPGA)装置、例如中央处理单元(CPU)的处理单元、数字信号处理器(DSP)、控制器、另一硬件装置、固件装置或其任何组合来实施图5的方法500。作为实例，可通过如关于图6所描述的执行指令的处理器或响应来自所述处理器的信号或命令而执行图5的方法。
[0084]参看图6，描绘无线通信装置的特定说明性实施例的方框图且将其大体上表示为600。无线通信装置600包括耦合到存储器632的处理器单元610，例如，数字信号处理器(DSP)。无线通信装置600可包括包含具有电平移位器的读出放大器的存储器664。在说明性实施例中，包括于存储器中的具有电平移位器的读出放大器可对应于图1的设备100、图2的设备200、图4的设备400，或可根据图5的方法500而操作，或其任何组合。包括具有电平移位器的读出放大器的存储器664可为存储程序代码的非暂时性计算机可读媒体，程序代码可由处理器单元610 (例如，计算机)执行。
[0085]存储器632可为存储程序代码的非暂时性计算机可读媒体，程序代码可由处理器单元610 (例如，计算机)执行以使所述处理器单元610从包括具有电平移位器的读出放大器的存储器664检索数据。存储器632可为存储程序代码的非暂时性计算机可读媒体，程序代码可由处理器单元610 (例如，计算机)执行以使所述处理器单元610将数据存储于包括具有电平移位器的读出放大器的存储器664中。
[0086]图6还展示耦合到处理器单元610且耦合到显示器628的显示控制器626。编码器/解码器(CODEC) 634还可耦合到处理器单元610。扬声器636及麦克风638可耦合到CODEC 634。
[0087]图6指示无线控制器640可耦合到处理器单元610且耦合到无线天线642。在特定实施例中，处理器单元610、包括具有电平移位器的读出放大器的存储器664、显示控制器626、存储器632、C0DEC 634及无线控制器640包括于系统级封装或系统单芯片装置622中。在特定实施例中，输入装置630及电源644耦合到系统单芯片装置622。此外，在特定实施例中，如图6中所说明，显示器628、输入装置630、扬声器636、麦克风638、无线天线642及电源644在系统单芯片装置622外部。然而，显示器628、输入装置630、扬声器636、麦克风638、无线天线642及电源644中的每一者可耦合到系统单芯片装置622的组件(例如，接口或控制器)。
[0088]虽然图6说明无线装置600的特定实施例，但一或多个存储器(例如，包括具有电平移位器的读出放大器的存储器664)可集成于其它电子装置中，其它电子装置包括机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元，及计算机。
[0089]结合所描述实施例，揭示一种设备，所述设备可包括具有差分输出的用于产生差分输出信号的装置，其中用于产生差分输出信号的所述装置处于第一功率域中。举例来说，具有差分输出的用于产生差分输出信号的装置可包括图1的读出放大器102、图2的读出放大器102、图4的读出放大器102、配置成产生差分输出信号的具有差分输出的一或多个其它装置或电路，或其任何组合。所述设备还可包括具有电平移位器差分输出且耦合到所述差分输出的用于产生电平移位器差分输出信号的装置，其中用于产生电平移位器差分输出信号的所述装置包括包含第一晶体管及第二晶体管的第一对晶体管，其中差分输出的第一输出耦合到第一晶体管，且其中差分输出的第二输出耦合到第二晶体管。举例来说，具有电平移位器差分输出的用于产生电平移位器差分输出信号的装置可包括图1的电平移位器104、图2的电平移位器104、图4的电平移位器104、配置成产生电平移位器差分输出信号的具有电平移位器差分输出的一或多个其它装置或电路，或其任何组合。所述设备可进一步包括用于存储数据的装置，用于存储数据 的所述装置耦合到电平移位器差分输出，其中用于存储数据的所述装置处于不同于第一功率域的第二功率域中。举例来说，用于存储数据的装置可包括图1的锁存器106、图2的锁存器106、图4的驱动器406、配置成存储数据的一或多个其它装置或电路，或其任何组合。
[0090]所属领域技术人员应进一步了解，结合本文中所揭示的实施例而描述的各种说明性逻辑块、配置、模块、电路及算法步骤可实施为电子硬件、由处理器执行的计算机软件，或两者的组合。各种说明性组件、块、配置、模块、电路及步骤已在上文大体按其功能性予以描述。此功能性是实施为硬件还是处理器可执行指令取决于特定应用及强加于整个系统的设计约束。所属领域技术人员可针对每一特定应用以变化的方式来实施所描述功能性，但这些实施决策不应被解释为引起脱离本发明的范畴。
[0091]结合本文中所揭示的实施例而描述的方法或算法的步骤可直接以硬件、以由处理器执行的软件模块或以两者的组合体现。软件模块可驻存于随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可卸除磁盘、压缩光盘只读存储器(CD-ROM)，或此项技术中已知的任何其它形式的非暂时性存储媒体中。示例性存储媒体耦合到处理器，使得处理器可从存储媒体读取资讯及将资讯写入至存储媒体。在替代例中，存储媒体可与处理器成一体式。处理器及存储媒体可驻留于专用积体电路(ASIC)中。ASIC可驻留于计算装置或用户终端中。在替代例中，处理器及存储媒体可作为离散组件而驻留于计算装置或用户终端中。
[0092]提供所揭示实施例的先前描述以使所属领域技术人员能够制造或使用所揭示实施例。对于所属领域技术人员而言，对这些实施例的各种修改将为易于显而易见的，且可在不脱离本发明的范畴的情况下将本文中所定义的原理应用于其它实施例。因此，本发明不意欲限于本文中所展示的实施例，而应符合与如由以下权利要求书所定义的原理及新颖特征一致的可能的最广范畴。
【主权项】
1.一种设备，其包含: 读出放大器，其具有读出放大器差分输出，其中所述读出放大器处于第一功率域中； 电平移位电路，其具有电平移位器差分输出且耦合到所述读出放大器差分输出，其中所述电平移位电路包括第一晶体管及第二晶体管，其中所述读出放大器差分输出的第一读出放大器输出耦合到所述第一晶体管，且其中所述读出放大器差分输出的第二读出放大器输出耦合到所述第二晶体管；及 锁存器，其用以存储数据，所述锁存器耦合到所述电平移位器差分输出，其中所述锁存器处于不同于所述第一功率域的第二功率域中。2.根据权利要求1所述的设备，其中所述电平移位电路包括第三晶体管及第四晶体管，其中所述读出放大器差分输出的所述第一读出放大器输出耦合到所述第一晶体管的栅极端子及所述第三晶体管的栅极端子，且其中所述读出放大器差分输出的所述第二读出放大器输出耦合到所述第二晶体管的栅极端子及所述第四晶体管的栅极端子。3.根据权利要求2所述的设备，其中所述第一晶体管的第一端子及所述第二晶体管的第一端子耦合到接地电源，且其中所述第一晶体管的第二端子及所述第二晶体管的第二端子耦合到所述锁存器。4.根据权利要求3所述的设备，其中所述第一晶体管的所述第二端子耦合到所述电平移位器差分输出的第一电平移位器输出，且其中所述第二晶体管的所述第二端子耦合到所述电平移位器差分输出的第二电平移位器输出。5.根据权利要求4所述的设备，其中所述第三晶体管的第二端子耦合到所述电平移位器差分输出的所述第二电平移位器输出，且其中所述第四晶体管的第二端子耦合到所述电平移位器差分输出的所述第一读出放大器输出。6.根据权利要求4所述的设备，其中所述读出放大器耦合到第一电压电源，其中所述第三晶体管的第一端子及所述第四晶体管的第一端子耦合到第二电压电源。7.根据权利要求1所述的设备，其中所述读出放大器配置成在所述读出放大器差分输出上产生读出放大器差分输出信号，且其中所述读出放大器差分输出信号的第一读出放大器输出信号及所述读出放大器差分输出信号的第二读出放大器输出信号中的一者由所述读出放大器在时间间隔期间予以确证。8.根据权利要求1所述的设备，其中所述锁存器包括具有反相器配置的第三对晶体管及具有所述反相器配置的第四对晶体管，其中第一上拉晶体管耦合到所述第三对晶体管中的一晶体管的端子，且其中第二上拉晶体管耦合到所述第四对晶体管中的一晶体管的端子。9.根据权利要求8所述的设备，其中所述读出放大器差分输出的所述第一读出放大器输出耦合到所述第一上拉晶体管的栅极端子，且其中所述读出放大器差分输出的所述第二读出放大器输出耦合到所述第二上拉晶体管的栅极端子。10.根据权利要求1所述的设备，其中所述读出放大器响应启用信号而被选择性地启用。11.一种方法，其包含: 通过读出放大器产生读出放大器差分输出信号，其中所述读出放大器处于第一功率域中； 通过电平移位器响应所述读出放大器差分输出信号而产生电平移位器差分输出信号，其中所述电平移位器包括包含第一晶体管及第二晶体管的第一对晶体管，其中将所述读出放大器差分输出信号的第一读出放大器输出信号提供到所述第一晶体管，且其中将所述读出放大器差分输出信号的第二读出放大器输出信号提供到所述第二晶体管；及 响应所述电平移位器差分输出信号将数据存储于锁存器中，其中所述锁存器处于不同于所述第一功率域的第二功率域中。12.根据权利要求11所述的方法，其中在将所述第一读出放大器输出信号提供到所述第一晶体管且将所述第二读出放大器输出信号提供到所述第二晶体管之后，在与所述第一对晶体管相关联的单一晶体管延迟之后产生所述电平移位器差分输出信号。13.根据权利要求11所述的方法，其中所述电平移位器包括包含第三晶体管及第四晶体管的第二对晶体管，其中所述读出放大器差分输出的所述第一读出放大器输出耦合到所述第一晶体管的栅极端子及所述第三晶体管的栅极端子，以响应所述第一读出放大器输出信号具有对应于所述第一功率域的逻辑高值而在第一电平移位器输出处下拉电压且在第二电平移位器输出处上拉电压，且其中所述读出放大器差分输出的所述第二读出放大器输出耦合到所述第二晶体管的栅极端子及所述第四晶体管的栅极端子，以响应所述第二读出放大器输出信号具有对应于所述第一功率域的所述逻辑高值而在所述第一电平移位器输出处上拉电压且在所述第二电平移位器输出处下拉电压。14.根据权利要求13所述的方法，其中所述第一晶体管的第一端子及所述第二晶体管的第一端子耦合到接地电源，且其中所述第一晶体管的第二端子及所述第二晶体管的第二端子耦合到所述锁存器。15.根据权利要求14所述的方法，其中所述锁存器包括具有反相器配置的第三对晶体管及具有所述反相器配置的第四对晶体管，其中第一上拉晶体管耦合到所述第三对晶体管中的一晶体管的端子，以使所述第三对晶体管能够响应所述第二电平移位器输出具有逻辑低值而将所述第一电平移位器输出驱动到对应于所述第二功率域的逻辑高值，且其中第二上拉晶体管耦合到所述第四对晶体管中的一晶体管的端子，以使所述第四对晶体管能够响应所述第一电平移位器输出具有所述逻辑低值而将所述第二电平移位器输出驱动到对应于所述第二功率域的所述逻辑高值。16.—种设备，其包含: 具有差分输出的用于产生差分输出信号的装置，其中用于产生所述差分输出信号的所述装置处于第一功率域中； 具有电平移位器差分输出且耦合到所述差分输出的用于产生电平移位器差分输出信号的装置，其中用于产生所述电平移位器差分输出信号的所述装置包括包含第一晶体管及第二晶体管的第一对晶体管，其中所述差分输出的第一输出耦合到所述第一晶体管，且其中所述差分输出的第二输出耦合到所述第二晶体管；及 用于存储数据的装置，用于存储数据的所述装置耦合到所述电平移位器差分输出，其中用于存储数据的所述装置处于不同于所述第一功率域的第二功率域中。17.根据权利要求16所述的设备，其中用于产生所述电平移位器差分输出信号的所述装置包括包含第三晶体管及第四晶体管的第二对晶体管，其中所述差分输出的所述第一输出耦合到所述第一晶体管的栅极端子及所述第三晶体管的栅极端子，且其中所述差分输出的所述第二输出耦合到所述第二晶体管的栅极端子及所述第四晶体管的栅极端子。18.根据权利要求16所述的设备，其中用于存储数据的所述装置包括具有反相器配置的第三对晶体管及具有所述反相器配置的第四对晶体管，其中第一上拉晶体管耦合到所述第三对晶体管中的一晶体管的端子，且其中第二上拉晶体管耦合到所述第四对晶体管中的一晶体管的端子。19.一种包括程序代码的非暂时性计算机可读媒体，所述程序代码在由处理器执行时使所述处理器从存储器检索数据，其中所述存储器包括: 读出放大器，其用以产生读出放大器差分输出信号，其中所述读出放大器处于第一功率域中； 电平移位器，其用以响应所述读出放大器差分输出信号而产生电平移位器差分输出信号，其中所述电平移位器包括包含第一晶体管及第二晶体管的第一对晶体管，其中所述读出放大器差分输出信号的第一读出放大器输出信号经提供到所述第一晶体管，且其中所述差分输出信号的第二读出放大器输出信号经提供到所述第二晶体管；及 锁存器，其用以响应所述电平移位器差分输出信号而存储数据，其中所述锁存器处于不同于所述第一功率域的第二功率域中。20.—种设备，其包含: 读出放大器，其具有读出放大器差分输出，其中所述读出放大器处于第一功率域中； 电平移位电路，其具有电平移位器差分输出且耦合到所述读出放大器差分输出，其中所述电平移位电路包括包含第一晶体管及第二晶体管的第一对晶体管，其中所述读出放大器差分输出的第一读出放大器输出耦合到所述第一晶体管，且其中所述读出放大器差分输出的第二读出放大器输出耦合到所述第二晶体管；及 驱动器，其耦合到所述电平移位器差分输出，其中所述驱动器处于不同于所述第一功率域的第二功率域中。
【专利摘要】一种设备，其包括具有读出放大器差分输出的读出放大器。所述读出放大器处于第一功率域中。所述设备包括具有电平移位器差分输出的电平移位电路。所述电平移位电路耦合到所述读出放大器差分输出。所述电平移位电路包括第一晶体管及第二晶体管。所述读出放大器差分输出的第一读出放大器输出耦合到所述第一晶体管，且所述读出放大器差分输出的第二读出放大器输出耦合到所述第二晶体管。所述设备进一步包括用以存储数据的锁存器。所述锁存器耦合到所述电平移位器差分输出。所述锁存器处于不同于所述第一功率域的第二功率域中。
【IPC分类】H03K5/24, G11C7/06, G11C7/10, G11C5/14
【公开号】CN104885157
【申请号】CN201380065780
【发明人】詹特星·林, 保罗·D·巴西特
【申请人】高通股份有限公司
【公开日】2015年9月2日
【申请日】2013年12月20日
【公告号】EP2936491A1, US9124276, US20140176221, WO2014100638A1
【技术领域】
[0001 ] 本发明大体上是有关于电压电平移位。
【背景技术】
[0002]技术的进步已产生较小且能力更强大的计算装置。举例来说，当前存在包括无线计算装置的多种便携式个人计算装置，例如，便携式无线电话、个人数字助理(PDA)及传呼装置，所述装置体积小、重量轻且易于由用户携带。更特定言之，例如蜂窝电话及互联网协议(IP)电话的便携式无线电话可通过无线网络传达语音及数据包。另外，许多这些无线电话包括并入于其中的其它类型的装置。举例来说，无线电话还可包括数字静照相机、数字摄像机、数字记录器及音频文件播放器。而且，这些无线电话可处理可执行指令，包括可用以接入互联网的软件应用程序(例如，网页浏览器应用程序)。因而，这些无线电话可包括相当大的计算能力。
[0003]计算装置可具有若干功率域。每一功率域可与对应供应电压电平相关联，所述对应供应电压电平不同于与其它功率域相关联的供应电压电平。举例来说，可将在与第一供应电压电平相关联的第一功率域中产生的信号提供到与第二供应电压电平相关联的第二功率域中的电路。如果第一供应电压电平低于第二供应电压电平，那么将在第一功率域中产生的信号提供到第二功率域中的电路可造成短路电流。
【发明内容】
[0004]电平移位器可用以将由在第一功率域中的读出放大器产生的信号的电压电平移位，且将所述电平移位的信号提供到第二功率域中的电路。举例来说，第一功率域可与第一供应电压电平相关联。读出放大器可接收产生于第一功率域中的一或多个输入信号。举例来说，输入信号可由处于第一功率域中的存储器阵列产生。由读出放大器产生的差分输出信号可被提供到电平移位器。举例来说，读出放大器的差分输出信号的第一输出信号可被提供到电平移位器中的一或多个晶体管的栅极端子，且读出放大器的差分输出信号的第二输出信号可被提供到电平移位器中的一或多个其它晶体管的栅极端子。电平移位器可基于读出放大器的差分输出信号而产生电平移位器差分输出信号。电平移位器差分输出信号可被提供到处于第二功率域中的锁存器。
[0005]锁存器可存储对应于电平移位器差分输出信号的数据。锁存器可基于存储于锁存器中的数据而产生锁存差分输出信号。基于电平移位器差分输出信号及锁存差分输出信号而产生电平移位的差分输出信号。当关断电平移位器中的产生电平移位器差分输出信号的一或多个晶体管时，电平移位的差分输出信号可主要基于锁存差分输出信号。在替代实施例中，电平移位的差分输出信号可被提供到处于第二功率域中的驱动器。可基于电平移位器差分输出信号及驱动器输出信号而产生电平移位的差分输出信号。
[0006]在特定实施例中，一种设备包括具有读出放大器差分输出的读出放大器。所述读出放大器可处于第一功率域中。所述设备还可包括具有电平移位器差分输出的电平移位电路。所述电平移位电路可耦合到所述读出放大器差分输出。所述电平移位电路可包括包含第一晶体管及第二晶体管的第一对晶体管。所述读出放大器差分输出的第一读出放大器输出可耦合到所述第一晶体管，且所述读出放大器差分输出的第二读出放大器输出可耦合到所述第二晶体管。所述设备可进一步包括用以存储数据的锁存器。所述锁存器可耦合到所述电平移位器差分输出。所述锁存器处于不同于所述第一功率域的第二功率域中。
[0007]在另一特定实施例中，一种方法包括通过读出放大器产生读出放大器差分输出信号。所述读出放大器可处于第一功率域中。所述方法可包括通过电平移位器响应所述读出放大器差分输出信号而产生电平移位器差分输出信号。所述电平移位器可包括包含第一晶体管及第二晶体管的第一对晶体管。可将所述读出放大器差分输出信号的第一读出放大器输出信号提供到所述第一晶体管，且可将所述读出放大器差分输出信号的第二读出放大器输出信号提供到所述第二晶体管。所述方法可进一步包括响应所述电平移位器差分输出信号而将数据存储于锁存器中。所述锁存器可处于不同于所述第一功率域的第二功率域中。
[0008]在另一特定实施例中，一种设备包括具有差分输出的用于产生差分输出信号的装置。用于产生所述差分输出信号的所述装置可处于第一功率域中。所述设备还可包括具有电平移位器差分输出的用于产生电平移位器差分输出信号的装置。用于产生所述电平移位器差分输出信号的所述装置可包括包含第一晶体管及第二晶体管的第一对晶体管。所述差分输出的第一输出可耦合到所述第一晶体管，且所述差分输出的第二输出耦合到所述第二晶体管。所述设备可进一步包括用于存储数据的装置。用于存储数据的所述装置可耦合到所述电平移位器差分输出。用于存储数据的所述装置可处于不同于所述第一功率域的第二功率域中。
[0009]在另一特定实施例中，一种非暂时性计算机可读媒体包括程序代码，所述程序代码在通过处理器执行时使所述处理器从存储器检索数据。所述存储器包括用以产生读出放大器差分输出信号的读出放大器。所述读出放大器处于第一功率域中。所述存储器还包括用以响应所述读出放大器差分输出信号而产生电平移位器差分输出信号的电平移位器。所述电平移位器包括包含第一晶体管及第二晶体管的第一对晶体管。所述读出放大器差分输出信号的第一读出放大器输出信号经提供到所述第一晶体管，且所述差分输出信号的第二读出放大器输出信号经提供到所述第二晶体管。所述存储器还包括用以响应所述电平移位器差分输出信号而存储数据的锁存器。所述锁存器处于不同于所述第一功率域的第二功率域中。
[0010]在另一特定实施例中，一种设备包括具有读出放大器差分输出的读出放大器。所述读出放大器可处于第一功率域中。所述设备还可包括具有电平移位器差分输出的电平移位电路。所述电平移位电路可耦合到所述读出放大器差分输出。所述电平移位电路可包括包含第一晶体管及第二晶体管的第一对晶体管。所述读出放大器差分输出的第一读出放大器输出可耦合到所述第一晶体管，且所述读出放大器差分输出的第二读出放大器输出可耦合到所述第二晶体管。所述设备可进一步包括耦合到所述电平移位器差分输出的驱动器。所述驱动器可处于不同于所述第一功率域的第二功率域中。
[0011]由所揭示实施例中的至少一者提供的一个特定优点为将产生于一个功率域中的信号的电压电平进行电平移位以用于另一功率域中。通过将信号的电压电平进行电平移位，实质上消除由在不具有电平移位的情况下将信号用于另一功率域中所致的短路电流。实质上消除短路电流可减少装置的功率消耗。
[0012]在审阅整个申请案之后，本发明的其它方面、优点及特征将变得显而易见，本申请案包括以下章节:【【附图说明】】、【【具体实施方式】】及【权利要求书】。
【附图说明】
[0013]图1为包括具有电平移位器的读出放大器的设备的特定实施例的方框图；
[0014]图2为图1的设备的特定说明性实施例的图；
[0015]图3为说明对应于图2的设备的信号迹线的时序图；
[0016]图4为包括具有电平移位器的读出放大器的设备的另一特定实施例的图；
[0017]图5为操作图1的设备抑或图2的设备的方法的特定说明性实施例的流程图；及
[0018]图6为包括包含具有电平移位器的读出放大器的存储器的无线装置的方框图。
【具体实施方式】
[0019]参看图1，描绘可操作以将信号的电压电平移位的设备的特定说明性实施例，且将其大体上表示为100。设备100可配置成接收在第一功率域中产生的输入信号(input)且配置成产生电平移位的差分输出信号(out，outb)。设备100包括读出放大器102、电平移位电路(电平移位器)104，及锁存器106。读出放大器102可耦合到电平移位器104。举例来说，读出放大器102的读出放大器差分输出114、116可親合到电平移位器104。电平移位器104可親合到锁存器106。举例来说，电平移位器104的电平移位器差分输出120、122可耦合到锁存器106的锁存端口 124、126。
[0020]在特定实施例中，读出放大器102可配置成接收输入信号(input)以及响应所述输入信号(input)而产生读出放大器差分输出信号(sout，soutb)。所述输入信号(input)可为单端信号或差分信号。读出放大器102可在读出放大器差分输出114、116上产生读出放大器差分输出信号(S0Ut，S0Utb)。为了说明，读出放大器102可在读出放大器差分输出114、116的第一读出放大器输出114上产生读出放大器差分输出信号(sout，soutb)的第一读出放大器输出信号(sout)。读出放大器102可在读出放大器差分输出114、116的第二读出放大器输出116上产生读出放大器差分输出信号(sout，soutb)的第二读出放大器输出信号(soutb) ο
[0021]在特定实施例中，读出放大器102可处于与第一供应电压(vddi)相关联的第一功率域中。举例来说，读出放大器102可耦合到提供第一供应电压(vddi)的电压电源。为了说明，第一读出放大器输出信号(SOUt)及第二读出放大器输出信号(soutb)的电压电平可基于第一供应电压(vddi)。
[0022]在特定实施例中，由读出放大器102产生的读出放大器差分输出信号(sout，soutb)可为单热(one hot)信号或非热(no hot)信号。举例来说，在时间间隔期间，第一读出放大器输出信号(sout)及第二读出放大器输出信号(soutb)中仅一者可具有大约等于第一供应电压(vddi)的第一电压电平(vddi电平)的电压电平(例如，对应于第一功率域中的第一供应电压的逻辑高值)。在另一时间间隔期间，第一读出放大器输出信号(sout)及第二读出放大器输出信号(soutb)两者可实质上同时处于低电压电平(例如，处于大约接地电压电平的逻辑低值)。
[0023]在特定实施例中，电平移位器104可配置成从读出放大器102接收读出放大器差分输出信号(sout，soutb)。举例来说，电平移位器104可耦合到读出放大器102的读出放大器差分输出114、116。为了说明，电平移位器104可包括包含第一晶体管110及第二晶体管112的一对晶体管。读出放大器差分输出114、116的第一读出放大器输出114可耦合到第一晶体管110，且读出放大器差分输出114、116的第二读出放大器输出116可親合到第二晶体管112。
[0024]在特定实施例中，电平移位器104可配置成响应读出放大器差分输出信号(sout，soutb)而产生电平移位器差分输出信号。与可引入损害系统性能的多晶体管或门延迟(例如，3至5门延迟)的常规电平移位器形成对比，电平移位器104可在第一读出放大器输出信号(sout)经提供到第一晶体管110且第二读出放大器输出信号(soutb)经提供到第二晶体管112之后在与所述第一晶体管110及所述第二晶体管112相关联的单一晶体管延迟之后产生差分输出信号。图2中说明引入单一晶体管延迟的电平移位器104的实施的实例。[0025]另外，通过将读出放大器差分输出信号(sout，soutb)从对应于第一供应电压(vddi)的电压域电平移位至与锁存器106相关联的电压域，可减少或消除通过锁存器106的至少一个P型金属氧化物半导体(PMOS)晶体管的短路电流。原本可由于防止锁存器106的至少一个PMOS晶体管完全关断的供应电压差而产生短路电流。
[0026]电平移位器104可将电平移位器差分输出信号提供于电平移位器104的电平移位器差分输出120、122上。举例来说，电平移位器104可将电平移位器差分输出信号的第一电平移位器输出信号提供于电平移位器差分输出120、122的第一电平移位器输出120上。电平移位器104可将电平移位器差分输出信号的第二电平移位器输出信号提供于电平移位器差分输出120、122的第二电平移位器输出122上。
[0027]举例来说，电平移位器差分输出信号的第一电平移位器输出信号的电压电平可大约等于第二供应电压(vdd2)的第二电压电平(vdd2电平)，且电平移位器差分输出信号的第二电平移位器输出的电压电平可大约等于接地电压电平。或者，电平移位器差分输出信号的第一电平移位器输出的电压电平可大约等于接地电压电平，且电平移位器差分输出信号的第二电平移位器输出的电压电平可大约等于第二电压电平(vdd2电平)。电平移位器差分输出信号可被提供到锁存器106。在特定实施例中，第二电压电平(vdd2电平)高于第一电压电平(vddi电平)。举例来说，第一电压电平(vddi电平)可为大约0.75伏特，且第二电压电平(vdd2电平)可为大约1.155伏特。
[0028]在特定实施例中，锁存器106可配置成存储数据。为了说明，锁存器106可耦合到电平移位器104的电平移位器差分输出120、122。举例来说，锁存器106的锁存端口 124、126可耦合到电平移位器104的电平移位器差分输出120、122。锁存器106可存储对应于由电平移位器104提供于电平移位器差分输出120、122上的电平移位器差分输出信号的数据。
[0029]在特定实施例中，锁存器106可处于与第二供应电压(vdd2)相关联的第二功率域中。举例来说，锁存器106可耦合到提供第二供应电压(vdd2)的电压电源。为了说明，锁存器106可基于存储于锁存器中的数据而在锁存端口 124、126上产生锁存差分输出信号。举例来说，锁存器106可在锁存端口 124、126的第一锁存端口 124上产生锁存差分输出信号的第一锁存输出信号。锁存器106可在锁存端口 124、126的第二锁存端口 126上产生锁存差分输出信号的第二锁存输出信号。
[0030]为了说明，锁存差分输出信号的电压电平可为大约第二电压电平(vdd2电平)。举例来说，第一锁存端口 124上的第一锁存输出信号可处于大约第二电压电平(vdd2电平)，且第二锁存端口 126上的第二锁存输出信号可处于大约接地电压电平。或者，第一锁存端口 124上的第一锁存输出信号可处于大约接地电压电平，且第二锁存端口 126上的第二锁存输出信号可处于大约第二电压电平(vdd2电平)。
[0031]锁存端口 124、126上的锁存差分输出信号及电平移位的差分输出120、122上的电平移位器差分输出信号可产生电平移位的差分输出信号(OUt，OUtb)。为了说明，第一锁存端口 124上的第一锁存输出信号及第一电平移位器输出120上的第一电平移位器输出信号可提供电平移位的差分输出信号(out，outb)的第一电平移位的输出信号(out)。相似地，第二锁存端口 126上的第二锁存输出信号及第二电平移位器输出122上的第二电平移位器输出信号可提供电平移位的差分输出信号(out，outb)的第二电平移位的输出信号(outb)ο
[0032]在操作期间，输入信号(input)可被提供到读出放大器102。读出放大器102可基于所述输入信号(input)而产生读出放大器差分输出信号(sout，soutb)。举例来说，在特定时间间隔期间，如果输入信号(input)的电压电平大约等于第一电压电平(vddi电平)，那么第一读出放大器输出信号(sout)的电压电平可大约等于第一电压电平(vddi电平)，且第二读出放大器输出信号(soutb)的电压电平可大约等于接地电压电平。在另一时间间隔期间，如果输入信号(input)的电压电平大约等于接地电压电平，那么第一读出放大器输出信号(sout)的电压电平可大约等于接地电压电平，且第二读出放大器输出信号(soutb)的电压电平可大约等于第一电压电平(vddi电平)。
[0033]电平移位器104可响应读出放大器差分输出信号(sout，soutb)而在电平移位器差分输出120、122上产生电平移位器差分输出信号。举例来说，第一读出放大器输出信号(sout)的电压电平可大约等于接地电压电平，且第二读出放大器输出信号(soutb)的电压电平可大约等于第一电压电平(vddi电平)。响应第一读出放大器输出信号(sout)的电压电平及第二读出放大器输出信号(soutb)的电压电平，电平移位器差分输出信号的第一电平移位器输出信号的电压电平可大约等于第二电压电平(vdd2电平)，且电平移位器差分输出信号的第二电平移位器输出信号的电压电平可大约等于接地电压电平。
[0034]锁存器106可存储对应于电平移位器差分输出信号的第一电平移位器输出信号的电压电平及电平移位器差分输出信号的第二电平移位器输出信号的电压电平的数据。锁存器106可基于存储于锁存器中的数据而在锁存端口 124、126上产生锁存差分输出信号。举例来说，锁存器106可在第一锁存端口 124上产生锁存差分输出信号的处于大约第二电压电平(vdd2电平)的第一锁存输出信号，且可在第二锁存端口 126上产生锁存差分输出信号的处于大约接地电压电平的第二锁存输出信号。
[0035]电平移位的差分输出信号(out，outb)的第一电平移位的输出信号(out)可基于第一电平移位器输出120上的第一电平移位器输出信号的电压电平及第一锁存端口 124上的第一锁存输出信号的电压电平而处于大约第二电压电平(vdd2电平)。相似地，电平移位的差分输出信号(out，outb)的第二电平移位的输出信号(OUtb)可基于第二电平移位器输出122上的第二电平移位器输出信号的电压电平及第二锁存端口 126上的第二锁存输出信号的电压电平而处于大约接地电压电平。当关断第一晶体管110及第二晶体管112时，电平移位的差分输出信号(out，outb)可主要基于锁存端口 124、126上的锁存差分输出信号。
[0036]通过产生具有第二电压电平(vdd2电平)的电压电平移位的差分输出信号(out，outb)，可减少装置的功率消耗。举例来说，在不进行电压电平移位的情况下，将可处于大约第一电压电平(vddi电平)的输入信号(input)提供到具有处于第二电压电平(vdd2电平)的漏极端子及处于接地电压电平的源极端子的晶体管的栅极端子可引起短路电流流动通过所述晶体管。通过执行输入信号(input)的电压电平移位而实质上消除短路电流可减少功率消耗。另外，通过使用锁存器106，可在关断电平移位器104中的第一晶体管110及第二晶体管112时主要由所述锁存器106提供电平移位的差分输出信号(0ut，0utb)。另外，通过在读出放大器102与电平移位的差分输出信号(out，outb)之间的信号路径中使用少量元件(例如，第一晶体管110)，限制了归因于电平移位操作的信号路径上的时序损失。
[0037]尽管在图1中第一晶体管110及第二晶体管112被展示为η沟道金属氧化物半导体(MOS)晶体管，但在特定实施例中，第一晶体管110及第二晶体管112可为P沟道金属氧化物半导体(MOS)晶体管。另外，上文被描述为具有特定电压电平的信号可在不同时间具有另一电压电平。举例来说，第一读出放大器输出信号(sout)可处于第一电压电平(vddi电平)或处于接地电平。第二读出放大器输出信号(soutb)可处于第一电压电平(vddi电平)或处于接地电平。第一电平移位器输出120上的第一电平移位器输出信号可处于第二电压电平(vdd2电平)或处于接地电平。第二电平移位器输出122上的第二电平移位器输出信号可处于第二电压电平(vdd2电平)或处于接地电平。第一电平移位的输出信号(out)可处于第二电压电平(vdd2电平)或处于接地电平。第二电平移位的输出信号(outb)可处于第二电压电平(vdd2电平)或处于接地电平。
[0038]参看图2，描绘图1的设备100的特定说明性实施例，且将其大体上表示为200。设备200包括读出放大器102、电平移位电路(电平移位器)104，及锁存器106。读出放大器102可耦合到电平移位器104，且电平移位器104可耦合到锁存器106。
[0039]在特定实施例中，读出放大器102可配置成接收差分输入信号(bit，bitb)以及产生读出放大器差分输出信号(sout，soutb) O举例来说，差分输入信号(bit，bitb)可对应于图1的输入信号(input)。举例来说，在时间间隔期间，差分输入信号(bit，bitb)的第一输入信号(bit)可处于大约第一电压电平(vddi电平)，且差分输入信号(bit，bitb)的第二输入信号(bitb)可大约处于接地电压电平。读出放大器102可进一步配置成接收控制输入信号(sense)。读出放大器102可耦合到将第一供应电压(vddi)提供到所述读出放大器102的第一电压电源。
[0040]在特定实施例中，读出放大器102可处于与第一供应电压(vddi)相关联的第一功率域中。为了说明，读出放大器102可耦合到提供处于第一电压电平(vddi电平)的第一供应电压(vddi)的第一电压电源。举例来说，在时间间隔期间，第一读出放大器输出信号(sout)的电压电平可大约等于基于第一电压(vddi)的第一电压电平(vddi电平)，且第二读出放大器输出信号(soutb)的电压电平可大约等于接地电压电平。作为另一实例，在另一时间间隔期间，第一读出放大器输出信号(sout)的电压电平可为大约接地电压电平，且第二读出放大器输出信号(soutb)的电压电平可大约为基于第一电压(vddi)的第一电压电平(vddi电平)ο
[0041]在特定实施例中，如果确证控制信号(sense)，那么读出放大器102可响应差分输入信号(bit，bitb)而产生读出放大器差分输出信号(sout，soutb) ο举例来说，当控制信号(sense)大约处于第一电压(vddi)的第一电压电平(vddi电平)时，读出放大器102可基于差分输入信号(bit，bitb)而产生读出放大器差分输出信号(sout，soutb)。当未确证控制信号(sense)时，读出放大器102可产生读出放大器差分输出信号(sout，soutb)，使得第一读出放大器输出(sout)及第二读出放大器输出(soutb)两者皆处于接地电压电平。< br>[0042]在特定实施例中，电平移位器104包括包含第一晶体管250及第二晶体管252的第一对晶体管。电平移位器104还可包括包含第三晶体管254及第四晶体管256的第二对晶体管。在特定实施例中，第一晶体管250、第二晶体管252、第三晶体管254及第四晶体管256可为η沟道MOS晶体管。在特定实施例中，第一晶体管250及第二晶体管252可分别对应于图1的第一晶体管110及第二晶体管112。在另一特定实施例中，第三晶体管254及第四晶体管256可分别对应于图1的第一晶体管110及第二晶体管112。
[0043]在特定实施例中，读出放大器差分输出114、116的第一读出放大器输出114可耦合到第一晶体管250的栅极端子及第三晶体管254的栅极端子。第一晶体管250的第一端子204及第二晶体管252的第一端子216可耦合到接地电源。第一晶体管250的第二端子202可耦合到电平移位器差分输出120、122的第一电平移位器输出120，且第二晶体管252的第二端子214可親合到电平移位器差分输出120、122的第二电平移位器输出122。第一晶体管250的第二端子202及第二晶体管252的第二端子214可进一步耦合到锁存器106。
[0044]在特定实施例中，读出放大器差分输出114、116的第二读出放大器输出116可耦合到第二晶体管252的栅极端子及第四晶体管256的栅极端子。第三晶体管254的第一端子208及第四晶体管256的第一端子210可耦合到提供第二供应电压(vdd2)的第二供应电压。第三晶体管254的第二端子206可耦合到电平移位器差分输出120、122的第二电平移位器输出122，且第四晶体管256的第二端子212可耦合到电平移位器差分输出120、122的第一电平移位器输出120。第三晶体管252的第二端子206及第四晶体管256的第二端子212可耦合到锁存器106。
[0045]在特定实施例中，锁存器106可包括第一反相器264 (例如，第三对晶体管260、262)。举例来说，第一反相器264的第一晶体管260可为η沟道MOS晶体管，且第一反相器264的第二晶体管262可为P沟道MOS晶体管。在特定实施例中，第一晶体管260的栅极端子可耦合到第二晶体管262的栅极端子。第一晶体管260的第一端子可耦合到接地。第一晶体管260的第二端子可耦合到第二晶体管262的第一端子。
[0046]锁存器106可进一步包括第一上拉晶体管268。第一上拉晶体管268可耦合到第一反相器264的第二晶体管262的第二端子。为了说明，第一上拉晶体管268可为ρ沟道MOS晶体管。第一上拉晶体管268的第一端子可耦合到提供第二供应电压(vdd2)的第二电压电源。第一上拉晶体管268的栅极端子可親合到读出放大器差分输出114、116的第一读出放大器输出114。
[0047]锁存器106可进一步包括第二反相器276 (例如，第四对晶体管272、274)。举例来说，第二反相器276的第一晶体管272可为η沟道MOS晶体管，且第二反相器276的第二晶体管274可为ρ沟道MOS晶体管。在特定实施例中，第二反相器276的第一晶体管272的栅极端子可耦合到第二反相器276的第二晶体管274的栅极端子。第一晶体管272的第一端子可耦合到接地。第一晶体管272的第二端子可耦合到第二晶体管274的第一端子。
[0048]锁存器106可进一步包括第二上拉晶体管280。第二上拉晶体管280可耦合到第二反相器276的第二晶体管274的第二端子。第二上拉晶体管280可为ρ沟道MOS晶体管。第二上拉晶体管280的第一端子可耦合到提供第二供应电压(vdd2)的第二电压电源。第二上拉晶体管280的栅极端子可親合到读出放大器差分输出114、116的第二读出放大器输出 116。
[0049]第一反相器264的输出可親合到第二反相器276的输入。第二反相器276的输出可親合到第一反相器264的输入。第一反相器264的输入及第二反相器276的输出还可親合到锁存端口 124、126的第二锁存端口 126。第一反相器264的输出及第二反相器276的输入可耦合到锁存端口 124、126的第一锁存端口 124。
[0050]在特定实施例中，锁存端口 124、126的第一锁存端口 124可耦合到电平移位器差分输出120、122的第一电平移位器输出120，且锁存端口 124、126的第二锁存端口 126可耦合到电平移位器差分输出120、122的第二电平移位器输出122。
[0051]在特定实施例中，锁存器106可处于不同于与第一供应电压(vddi)相关联的第一功率域的第二功率域中。举例来说，第一反相器264可经由第一上拉晶体管268而耦合到提供第二供应电压(vdd2)的第二电压电源，且第二反相器276可经由第二上拉晶体管280而耦合到提供第二供应电压(vdd2)的第二电压电源。
[0052]在操作期间，差分输入信号(bit，bitb)可被提供到读出放大器102。如果确证控制信号(sense)(例如，控制信号(sense)处于大约第一电压电平(vddi电平))，那么读出放大器102可基于差分输入信号(bit，bitb)而产生读出放大器差分输出信号(sout，soutb) ο举例来说，如果确证控制信号(sense)，那么读出放大器102可产生读出放大器差分输出信号(sout，soutb)，使得第一读出放大器输出信号(SOUt)及第二读出放大器输出信号(soutb)中的一者大约处于第一电压电平(vddi电平)。为了说明，如果确证控制信号(sense)，那么第一读出放大器输出信号(sout)的电压电平可大约等于第一电压电平(vddi电平)，且第二读出放大器输出信号(soutb)的电压电平可大约等于接地电压电平。或者，如果确证控制信号(sense)，那么第一读出放大器输出信号(sout)的电压电平可大约等于接地电压电平，且第二读出放大器输出信号(soutb)的电压电平可大约等于第一电压电平(vddi电平)。如果未确证控制信号(sense)(例如，控制信号(sense)处于大约接地电压电平)，那么第一读出放大器输出信号(sout)及第二读出放大器输出信号(soutb)两者可大约处于接地电压电平。
[0053]电平移位器104可响应读出放大器差分输出信号(sout，soutb)而在电平移位器差分输出120、122上产生电平移位器差分输出信号。举例来说，第一读出放大器输出信号(sout)可处于大约接地电压电平，且第二读出放大器输出信号(soutb)可处于大约第一电压电平(vddi电平)。处于接地电压电平的第一读出放大器输出(sout)导致去启动第一晶体管250及第三晶体管254。响应处于第一电压电平的第二读出放大器输出信号(soutb)，当第一电平移位器输出120最初被放电(例如，处于接地电平)且第二电平移位器输出122最初被充电(例如，处于Vdd2)时，第二晶体管252使第二电平移位器输出122放电到接地电平，而第四晶体管256起始对第一电平移位器输出120的充电(例如，至Vdd2或Vddl-Vth的较低者，其中Vth为第四晶体管256的阈值电压)。在Vddl小于Vdd2时将第一电平移位器输出120充电至Vdd2可经由来自锁存器106的反馈来完成，如在下文进一步详细地予以解释。当第一电平移位器输出120最初被充电(例如，处于Vdd2)且第二电平移位器输出122最初被放电(例如，处于接地电平)时，第二晶体管252将第二电平移位器输出122保持处于接地，且第一电平移位器输出120保持被充电。第四晶体管256可基于Vddl、Vdd2及Vth的值而在饱和模式、线性模式或亚阈值模式中操作。
[0054]作为另一实例，第一读出放大器输出信号(sout)可处于大约第一电压电平(vddi电平)，且第二读出放大器输出信号(soutb)可处于大约接地电压电平。处于接地电压电平的第二读出放大器输出(soutb)导致去启动第二晶体管252及第四晶体管256。响应处于第一电压电平(vddi)的第一读出放大器输出信号(sout)，当第一电平移位器输出120最初被充电(例如，处于Vdd2)且第二电平移位器输出122最初被放电(例如，处于接地电平)时，第一晶体管250使第一电平移位器输出120放电到接地电平，而第三晶体管254起始对第二电平移位器输出122的充电(例如，至Vdd2或Vddl-Vth的较低者，其中Vth为第二晶体管254的阈值电压)。在Vddl小于Vdd2时将第二电平移位器输出122充电至Vdd2可经由来自锁存器106的反馈来完成，如在下文进一步详细地予以解释。当第一电平移位器输出120最初被放电(例如，处于接地电平)且第二电平移位器输出122最初被充电(例如，处于Vdd2)时，第一晶体管250将第一电平移位器输出120保持处于接地电平，且第二电平移位器输出122保持被充电。第三晶体管254可基于Vddl、Vdd2及Vth的值而在饱和模式、线性模式或亚阈值模式中操作。
[0055]锁存器106可存储对应于第一电平移位器输出120上的第一电平移位器输出信号的电压电平及第二电平移位器输出122上的第二电平移位器输出信号的电压电平的数据。为了说明，因为读出放大器差分输出信号(sout，soutb)为单热信号或非热信号，所以可接通第一上拉晶体管268，而关断第二上拉晶体管280，以使第三对晶体管(亦即，反相器264)能够响应具有逻辑低值的第二电平移位器输出122而将第一电平移位器输出120驱动至对应于第二功率域的逻辑高值(vdd2)。或者，可关断第一上拉晶体管268，而接通第二上拉晶体管280，以使第四对晶体管(亦即，反相器276)能够响应具有逻辑低值的第一电平移位器输出120而将第二电平移位器输出122驱动至对应于第二功率域的逻辑高值(vdd2)。举例来说，当第一读出放大器输出信号(sout)处于大约接地电压电平时，可接通第一上拉晶体管268，从而使第一反相器264能够经由第二锁存端口 126接收第二电平移位器输出122上的第二电平移位器输出信号以及在第一锁存端口 124上产生第一锁存输出信号。当第二读出放大器输出信号(soutb)处于大约接地电压电平时，可接通第二上拉晶体管280，从而使第二反相器276能够经由第一锁存端口 124接收第一电平移位器输出120上的第一电平移位器输出信号以及在第二锁存端口 126上产生第二锁存输出信号。
[0056]当第一读出放大器输出信号(sout)处于大约第一电压电平(vddi电平)且第二读出放大器输出信号(soutb)处于大约接地电平时，可启动第二上拉晶体管280且可至少部分地关断第一上拉晶体管268，例如在线性模式中(当Vddl小于Vdd2且Vdd2-Vddl大于第一上拉晶体管268的阈值电压时)或在亚阈值模式中(当Vdd2不大于Vddl时或当Vdd2-Vddl小于第一上拉晶体管268的阈值电压时)。相似地，当第二读出放大器输出信号(soutb)处于大约第一电压电平 (vddi电平)且第一读出放大器输出信号(sout)处于大约接地时，可启动第一上拉晶体管268且可至少部分地关断第二上拉晶体管280。当关断第一上拉晶体管268时，第一电平移位的差分输出信号(out)主要基于第一电平移位器输出120上的第一电平移位器输出信号。当关断第二上拉晶体管280时，第二电平移位的差分输出信号(outb)主要基于第二电平移位器输出122上的第二电平移位器输出信号。
[0057]当第一读出放大器输出信号(sout)及第二读出放大器输出信号(soutb)两者处于大约接地电压电平时，第一反相器264可在第一锁存端口 124上产生第一锁存输出信号且第二反相器276可在第一锁存端口 126上产生第二锁存输出信号。因为第一上拉晶体管268耦合到提供第二供应电压(vdd2)的第二电压电源，所以第一锁存端口 124上的第一锁存输出信号可处于第二供应电压(vdd2)，而第二锁存端口 126上的第二锁存输出信号可处于接地电压电平。或者，因为第二上拉晶体管280耦合到提供第二供应电压(vdd2)的第二电压电源，所以第二锁存端口 126上的第二锁存输出信号可处于第二电压电平(vdd2电平)，而第一锁存端口 124上的第一锁存输出信号可处于接地电压电平。
[0058]电平移位器104的第一电平移位器输出120上的第一电平移位器输出信号及锁存器106的第一锁存端口 124上的第一锁存输出信号可提供电平移位的差分输出信号(out，outb)的第一电平移位的输出信号(out)。相似地，电平移位器104的第二电平移位器输出122上的第二电平移位器输出信号及锁存器106的第二锁存端口 126上的第二锁存输出信号可提供电平移位的差分输出信号(out，outb)的第二电平移位的输出(outb)。
[0059]因为当第一读出放大器输出信号(sout)及第二读出放大器输出信号(soutb)处于大约接地电压电平时(例如，当未确证控制信号(sense)时)关断第一晶体管250、第二晶体管252、第三晶体管254及第四晶体管256，所以电平移位的差分输出信号(out，outb)可主要基于第一锁存端口 124上的第一锁存输出信号及第二锁存端口 126上的第二锁存输出信号。
[0060]通过从处于第一电压电平(vddi电平)的差分输入信号(bit，bitb)产生处于第二电压电平(vdd2电平)的电平移位的差分输出信号(out，outb)，可实质上消除由在不具有电平移位的情况下使用差分输入信号(bit，bitb)所致的短路电流。举例来说，在不进行电压电平移位的情况下，将第一输入信号(bit)及第二输入信号(bitb)提供到具有处于第二电压电平(vdd2电平)的漏极端子及耦合到(直接或间接地)接地的源极端子的晶体管(例如，分别为第一上拉晶体管268及/或第二上拉晶体管280)的栅极端子可在第二电压电平(vdd2)大于第一电压电平(vddi)时引起电流流动通过所述晶体管。供应电压差可防止晶体管(例如，第一上拉晶体管268及/或第二上拉晶体管280)完全关断，从而允许电流流动通过所述晶体管。实质上消除此电流(亦即，短路电流)会减少功率消耗且可防止电路故障。另外，通过使用锁存器106，可在撤销确证控制信号(sense)时关断第一晶体管250、第二晶体管252、第三晶体管254及第四晶体管256时主要由所述锁存器106来提供电平移位的差分输出信号(out，outb)。另外，通过在读出放大器102与电平移位的差分输出信号(out，outb)之间的信号路径中使用少量元件(例如，第一晶体管250及第二晶体管252)，减少归因于电平移位操作的信号路径上的时序延迟(例如，减少至单一晶体管延迟)。
[0061]在替代实施例中，锁存器106可具有其它配置。举例来说，锁存器106可包括交叉耦合反相器264、276，而不包括第一上拉晶体管268及第二上拉晶体管280。或者，锁存器106可包括一对双极结晶体管(BJT)(例如，第一 BJT及第二 BJT)。
[0062]尽管图2将第一晶体管250、第二晶体管252、第三晶体管254及第四晶体管256展示为η沟道MOS晶体管，但在另一实施例中，第一晶体管250、第二晶体管252、第三晶体管254及第四晶体管256可为ρ沟道MOS晶体管。尽管图2将第一上拉晶体管268及第二上拉晶体管280展示为ρ沟道MOS晶体管，但在另一实施例中，第一上拉晶体管268及第二上拉晶体管280可为η沟道MOS晶体管。举例来说，交换晶体管类型(亦即，用P沟道MOS晶体管替换η沟道MOS晶体管且用η沟道MOS晶体管替换ρ沟道MOS晶体管)及交换信号极性(例如，交换sout与soutb)可引起如关于设备200所描述的实质上相似的操作。
[0063]参看图3，描绘说明对应于用以产生电平移位的差分输出信号的图2的设备200的操作的信号迹线的时序图，且将其大体上表示为300。所述图300展示可被提供到存储单元(图中未展示)的时钟信号(elk)、第一输入信号(bit)、第二输入信号(bitb)、控制信号(sense)、第一读出放大器输出信号(sout)、第二读出放大器输出信号(soutb)、第一电平移位的输出信号(out)，及第二电平移位的输出信号(outb)。
[0064]在转变302处，时钟信号(elk)可从低电压电平转变到高电压电平，而指示对存储单元的读取操作。存储单元可具有将第一输入信号(bit)提供到图2的读出放大器102的第一位线。存储单元还可具有将第二输入信号(bitb)提供到图1及2的读出放大器102的第二位线。举例来说，对存储单元的读取操作可引起所述存储单元的提供第一输入信号(bit)的第一位线的电压放电。存储单元的第一位线的电压放电可对应于转变304。控制信号(sense)可在转变306处从低电压电平(例如，接地电压电平)转变到高电压电平(例如，第一电压电平(vddi电平))。响应在转变306处控制信号(sense)转变且基于第一输入信号(bit)及第二输入信号(bitb)，读出放大器102的第二读出放大器输出(soutb)可在转变308处从低电压电平(例如，大约接地电压电平)转变到大约第一电压电平(vddi电平)。
[0065]因为读出放大器差分输出信号(sout，soutb)为单热抑或非热的，所以第一读出放大器输出信号(SOUt)及第二读出放大器输出信号(soutb)中的一者可由读出放大器在特定时间间隔期间予以确证。所述时间间隔可大约对应于控制信号(sense)的脉宽。举例来说，第一读出放大器输出(sout)可在控制信号(sense)在转变306处转变之后保持大约处于接地电压电平。
[0066]因为第一读出放大器输出信号(sout)经提供到图2的第一晶体管250的栅极端子及第三晶体管254的栅极端子，所以第一晶体管250及第三晶体管254可保持被关断。第二晶体管252及第四晶体管256可由处于大约第一电压电平(vddi电平)的第二读出放大器输出信号(soutb)接通。因为第四晶体管256耦合到提供第二供应电压(vdd2)的第二电压电源，所以第一电平移位器输出120上的第一电平移位的输出信号开始朝向第二电压电平(vdd2电平)的转变。第一电平移位的输出信号(out)响应来自锁存器106的反馈完成所述转变(亦即，第二反相器264驱动第一电平移位器输出120)，从而引起第一电平移位的输出信号(out)在转变310处转变到第二电压电平(vdd2电平)。因此，电平移位的差分输出信号(out，outb)的第一电平移位的输出信号(out)可处于不同于差分输入信号(bit,bitb)的第一电压电平(vddi电平)以及第二读出放大器输出信号(soutb)的第一电压电平(vddi电平)的第二电压电平(vdd2电平)。在特定实施例中，第一电压电平(vddi电平)可为大约0.75伏特，且第二电压电平(vdd2电平)可为大约1.155伏特。
[0067]另外，因为第二晶体管252耦合到接地电源，所以第二电平移位器输出122上的第二电平移位器输出信号转变到接地电压电平，从而引起第二电平移位的输出信号(outb)在转变312处转变到大约接地电压电平。
[0068]控制信号(sense)在转变314处转变到低电压电平(例如，接地电压电平)。举例来说，控制信号(sense)的脉宽对应于转变306与转变314之间的时间间隔。响应控制信号(sense)在转变314处的转变，读出放大器102的第二读出放大器输出(soutb)可在转变316处从第一电压电平(vddi电平)转变到接地电压电平。读出放大器102的第一读出放大器输出(SOUt)可保持处于接地电压电平。响应第二读出放大器输出(soutb)在转变316处转变，可关断第二晶体管252及第四晶体管256。当关断第二晶体管252及第四晶体管256时，第一电平移位的输出信号(out)主要由锁存器106经由第一锁存端口 124驱动，且第二电平移位的输出信号(outb)主要由锁存器106经由第二锁存端口 126驱动。
[0069]锁存器106可基于存储于所述锁存器106中的数据而驱动第一电平移位的输出信号(out)及第二电平移位的输出信号(OUtb)。因为锁存器106处于与第二电压电源(vdd2)相关联的第二功率域中，所以由锁存器106驱动的第一电平移位的输出信号(out)可大约处于第二电压电平(vdd2电平)。因此，电平移位的差分输出信号(0ut，0utb)的第一电平移位的输出信号(out)可在读出放大器102的第二读出放大器输出(soutb)在转变316处转变到大约接地电压电平之后保持处于第二电压电平(vdd2电平)。另外，基于存储于锁存器106中的数据，第二电平移位的输出信号(outb)可在读出放大器102的第二读出放大器输出(soutb)在转变316处转变到大约接地电压电平之后保持处于大约接地电压电平。
[0070]参看图4，描绘可操作以将信号的电压电平移位的设备的特定说明性实施例，且将其大体上表示为400。设备400可配置成接收输入信号(input)以及产生电平移位的差分输出信号(out，outb) ο设备400包括读出放大器102、电平移位电路(电平移位器)104，及驱动器406。读出放大器102可对应于图1及2的读出放大器102，且电平移位器104可对应于图1及2的电平移位器104。读出放大器102可以关于图1及2所描述的方式耦合到电平移位器104。
[0071]在特定实施例中，驱动器406可耦合到电平移位器差分输出120、122。举例来说，驱动器406的驱动器端口 424、426可耦合到电平移位器差分输出120、122。驱动器406的第一驱动器端口 424可耦合到第一电平移位器输出120，且驱动器406的第二驱动器端口426可耦合到第二电平移位器输出122。驱动器406可配置成在第一驱动器端口 424上产生第一驱动器输出信号以及在第二驱动器端口 426上产生第二驱动器输出信号。
[007 2]在特定实施例中，驱动器406可包括第一驱动器晶体管410及第二驱动器晶体管412。举例来说，第一驱动器晶体管410及第二驱动器晶体管412两者可为ρ沟道MOS晶体管。第一驱动器晶体管410的栅极端子可耦合到第二电平移位器输出122，且第二驱动器晶体管412的栅极端子可耦合到第一电平移位器输出120。
[0073]在特定实施例中，驱动器406可处于与第二供应电压(vdd2)相关联的第二功率域中。为了说明，可将第一驱动器晶体管410的第一端子416耦合到耦合到第一电平移位器输出120的第一驱动器端口 424。第二晶体管412的第一端子420可耦合到耦合到第二电平移位器输出122的第二驱动器端口 426。举例来说，第一驱动器晶体管410的第一端子416可为第一驱动器晶体管410的漏极端子，且第二驱动器晶体管412的第一端子420可为第二驱动器晶体管412的漏极端子。第一驱动器晶体管410的第二端子418及第二晶体管412的第二端子422可耦合到提供第二供应电压(vdd2)的第二电压电源。举例来说，第一驱动器晶体管410的第二端子418可为第一驱动器晶体管410的源极端子，且第二驱动器晶体管412的第二端子422可为第二驱动器晶体管412的源极端子。
[0074]在操作期间，读出放大器102及电平移位器104可以关于图1及2所描述的方式而操作。驱动器406可在第一驱动器端口 424上产生第一驱动器输出信号且在第二驱动器端口 426上产生第二驱动器输出信号。为了说明，响应第一电平移位器输出120上的第一电平移位器输出信号处于大约接地电压电平，可接通第二驱动器晶体管412。因为第二晶体管412的第二端子422耦合到提供第二供应电压(vdd2)的第二电压电源，所以第二驱动器晶体管412可在第二驱动器端口 426上产生第二驱动器输出信号，使得第二驱动器输出信号处于大约第二电压电平(vdd2电平)。响应第一电平移位器输出120上的第一电平移位器输出信号处于大约第二电压电平(vdd2电平)，可关断第二驱动器晶体管412。
[0075]当接通第二驱动器晶体管412时，第二电平移位的输出信号(outb)可基于第二电平移位器输出122上的第二电平移位器输出信号及第二驱动器端口 426上的第二驱动器输出信号两者。当关断第二驱动器晶体管412时，第二电平移位的输出信号(outb)可主要基于由电平移位器104在第二电平移位器输出122上产生的第二电平移位器输出信号。
[0076]响应第二电平移位器输出122上的第二电平移位器输出信号处于大约接地电压电平，第一驱动器晶体管410可接通。因为第一晶体管410的第二端子418耦合到提供第二供应电压(vdd2)的第二电压电源，所以第一驱动器晶体管410可在第一驱动器端口 424上产生第一驱动器输出信号，使得第一驱动器输出信号处于大约第二电压电平(vdd2电平)。响应第一电平移位器输出120上的第一电平移位器输出信号处于大约第二电压电平(vdd2电平)，可关断第一驱动器晶体管410。
[0077]当接通第一驱动器晶体管410时，第一电平移位的输出信号(out)可基于第一电平移位器输出120上的第一电平移位器输出信号及第一驱动器端口 424上的第一驱动器输出信号两者。当关断第一驱动器晶体管410时，第一电平移位的输出信号(out)可主要基于由电平移位器104在第一电平移位器输出120上产生的第一电平移位器输出信号。
[0078]通过从处于第一电压电平(vddi电平)的差分输入信号(bit，bitb)产生处于第二电压电平(vdd2电平)的电平移位的差分输出信号(out，outb)，可实质上消除由在不具有电平移位的情况下使用差分输入信号(bit，bitb)所致的短路电流。实质上消除短路电流可减少装置的功率消耗。另外，通过使用驱动器406，可基于电平移位器差分输出120、122上的电平移位器差分输出信号及驱动器端口 424、426上的驱动器输出信号而提供电平移位的差分输出信号(out，outb)，从而引起较强的电平移位的信号。另外，通过在读出放大器102与电平移位的差分输出信号(0ut，0utb)之间的信号路径中使用少量元件(例如，第一晶体管250及第二晶体管252)，限制了归因于电平移位操作的信号路径上的时序损失。
[0079]尽管图4将第一驱动器晶体管410及第二驱动器晶体管412展示为ρ沟道MOS晶体管，但在另一实施例中，第一驱动器晶体管410及第二驱动器晶体管412可为η沟道MOS晶体管。举例来说，交换晶体管类型(亦即，用ρ沟道MOS晶体管替换η沟道MOS晶体管且用η沟道MOS晶体管替换ρ沟道MOS晶体管)及交换信号极性(例如，交换out与outb)可引起如关于驱动器406所描述的实质上相似操作。
[0080]参看图5，描绘根据图1的设备100及图2的设备200的产生电平移位的输出信号的方法500的特定说明性实施例，且将其大体上表示为500。方法500包括在502处通过读出放大器产生读出放大器差分输出信号。举例来说，图1、2及4的读出放大器102可产生读出放大器差分输出信号(sout，soutb) ο所述读出放大器可处于第一功率域中。举例来说，读出放大器可耦合到提供第一供应电压(vddi)的第一电压电源，如图1、2及4中所说明。
[0081]电平移位器可在504处响应读出放大器差分输出信号而产生电平移位器差分输出信号。举例来说，图1、2及4的电平移位器104可在电平移位器差分输出120、122上产生电平移位器差分输出信号。电平移位器可包括包含第一晶体管及第二晶体管的第一对晶体管。举例来说，第一对晶体管可包括图1的第一晶体管110及第二晶体管112、图2及4的第一晶体管250及第二晶体管252，或图2及4的第三晶体管254及第四晶体管256。将读出放大器差分输出信号的第一读出放大器输出信号提供到第一晶体管，且将读出放大器差分输出信号的第二读出放大器输出信号提供到第二晶体管。举例来说，可将第一读出放大器输出信号(sout)提供到图1的第一晶体管110，且可将第二读出放大器输出信号(soutb)提供到图1的第二晶体管112。作为另一实例，可将第一读出放大器输出信号(sout)提供到图2及4的第一晶体管250及第三晶体管254，且可将第二读出放大器输出信号(soutb)提供到图2及4的第二晶体管252及第四晶体管256。可在将第一读出放大器输出信号提供到第一晶体管且将第二读出放大器输出信号提供到第二晶体管之后在与所述第一对晶体管相关联的单一晶体管延迟之后产生电平移位器差分输出信号。
[0082]方法500可进一步包括响应电平移位器差分输出信号而将数据存储于锁存器中。举例来说，图1及2的锁存器106可存储对应于电平移位器差分输出120、122上的电平移位器差分输出信号的数据。锁存器106可处于不同于第一功率域的第二功率域中。举例来说，锁存器106可耦合到提供第二供应电压(vdd2)的第二电压电源，如图1及2中所说明。
[0083]可通过专用积体电路(ASIC)、现场可编程门阵列(FPGA)装置、例如中央处理单元(CPU)的处理单元、数字信号处理器(DSP)、控制器、另一硬件装置、固件装置或其任何组合来实施图5的方法500。作为实例，可通过如关于图6所描述的执行指令的处理器或响应来自所述处理器的信号或命令而执行图5的方法。
[0084]参看图6，描绘无线通信装置的特定说明性实施例的方框图且将其大体上表示为600。无线通信装置600包括耦合到存储器632的处理器单元610，例如，数字信号处理器(DSP)。无线通信装置600可包括包含具有电平移位器的读出放大器的存储器664。在说明性实施例中，包括于存储器中的具有电平移位器的读出放大器可对应于图1的设备100、图2的设备200、图4的设备400，或可根据图5的方法500而操作，或其任何组合。包括具有电平移位器的读出放大器的存储器664可为存储程序代码的非暂时性计算机可读媒体，程序代码可由处理器单元610 (例如，计算机)执行。
[0085]存储器632可为存储程序代码的非暂时性计算机可读媒体，程序代码可由处理器单元610 (例如，计算机)执行以使所述处理器单元610从包括具有电平移位器的读出放大器的存储器664检索数据。存储器632可为存储程序代码的非暂时性计算机可读媒体，程序代码可由处理器单元610 (例如，计算机)执行以使所述处理器单元610将数据存储于包括具有电平移位器的读出放大器的存储器664中。
[0086]图6还展示耦合到处理器单元610且耦合到显示器628的显示控制器626。编码器/解码器(CODEC) 634还可耦合到处理器单元610。扬声器636及麦克风638可耦合到CODEC 634。
[0087]图6指示无线控制器640可耦合到处理器单元610且耦合到无线天线642。在特定实施例中，处理器单元610、包括具有电平移位器的读出放大器的存储器664、显示控制器626、存储器632、C0DEC 634及无线控制器640包括于系统级封装或系统单芯片装置622中。在特定实施例中，输入装置630及电源644耦合到系统单芯片装置622。此外，在特定实施例中，如图6中所说明，显示器628、输入装置630、扬声器636、麦克风638、无线天线642及电源644在系统单芯片装置622外部。然而，显示器628、输入装置630、扬声器636、麦克风638、无线天线642及电源644中的每一者可耦合到系统单芯片装置622的组件(例如，接口或控制器)。
[0088]虽然图6说明无线装置600的特定实施例，但一或多个存储器(例如，包括具有电平移位器的读出放大器的存储器664)可集成于其它电子装置中，其它电子装置包括机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元，及计算机。
[0089]结合所描述实施例，揭示一种设备，所述设备可包括具有差分输出的用于产生差分输出信号的装置，其中用于产生差分输出信号的所述装置处于第一功率域中。举例来说，具有差分输出的用于产生差分输出信号的装置可包括图1的读出放大器102、图2的读出放大器102、图4的读出放大器102、配置成产生差分输出信号的具有差分输出的一或多个其它装置或电路，或其任何组合。所述设备还可包括具有电平移位器差分输出且耦合到所述差分输出的用于产生电平移位器差分输出信号的装置，其中用于产生电平移位器差分输出信号的所述装置包括包含第一晶体管及第二晶体管的第一对晶体管，其中差分输出的第一输出耦合到第一晶体管，且其中差分输出的第二输出耦合到第二晶体管。举例来说，具有电平移位器差分输出的用于产生电平移位器差分输出信号的装置可包括图1的电平移位器104、图2的电平移位器104、图4的电平移位器104、配置成产生电平移位器差分输出信号的具有电平移位器差分输出的一或多个其它装置或电路，或其任何组合。所述设备可进一步包括用于存储数据的装置，用于存储数据 的所述装置耦合到电平移位器差分输出，其中用于存储数据的所述装置处于不同于第一功率域的第二功率域中。举例来说，用于存储数据的装置可包括图1的锁存器106、图2的锁存器106、图4的驱动器406、配置成存储数据的一或多个其它装置或电路，或其任何组合。
[0090]所属领域技术人员应进一步了解，结合本文中所揭示的实施例而描述的各种说明性逻辑块、配置、模块、电路及算法步骤可实施为电子硬件、由处理器执行的计算机软件，或两者的组合。各种说明性组件、块、配置、模块、电路及步骤已在上文大体按其功能性予以描述。此功能性是实施为硬件还是处理器可执行指令取决于特定应用及强加于整个系统的设计约束。所属领域技术人员可针对每一特定应用以变化的方式来实施所描述功能性，但这些实施决策不应被解释为引起脱离本发明的范畴。
[0091]结合本文中所揭示的实施例而描述的方法或算法的步骤可直接以硬件、以由处理器执行的软件模块或以两者的组合体现。软件模块可驻存于随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可卸除磁盘、压缩光盘只读存储器(CD-ROM)，或此项技术中已知的任何其它形式的非暂时性存储媒体中。示例性存储媒体耦合到处理器，使得处理器可从存储媒体读取资讯及将资讯写入至存储媒体。在替代例中，存储媒体可与处理器成一体式。处理器及存储媒体可驻留于专用积体电路(ASIC)中。ASIC可驻留于计算装置或用户终端中。在替代例中，处理器及存储媒体可作为离散组件而驻留于计算装置或用户终端中。
[0092]提供所揭示实施例的先前描述以使所属领域技术人员能够制造或使用所揭示实施例。对于所属领域技术人员而言，对这些实施例的各种修改将为易于显而易见的，且可在不脱离本发明的范畴的情况下将本文中所定义的原理应用于其它实施例。因此，本发明不意欲限于本文中所展示的实施例，而应符合与如由以下权利要求书所定义的原理及新颖特征一致的可能的最广范畴。
【主权项】
1.一种设备，其包含: 读出放大器，其具有读出放大器差分输出，其中所述读出放大器处于第一功率域中； 电平移位电路，其具有电平移位器差分输出且耦合到所述读出放大器差分输出，其中所述电平移位电路包括第一晶体管及第二晶体管，其中所述读出放大器差分输出的第一读出放大器输出耦合到所述第一晶体管，且其中所述读出放大器差分输出的第二读出放大器输出耦合到所述第二晶体管；及 锁存器，其用以存储数据，所述锁存器耦合到所述电平移位器差分输出，其中所述锁存器处于不同于所述第一功率域的第二功率域中。2.根据权利要求1所述的设备，其中所述电平移位电路包括第三晶体管及第四晶体管，其中所述读出放大器差分输出的所述第一读出放大器输出耦合到所述第一晶体管的栅极端子及所述第三晶体管的栅极端子，且其中所述读出放大器差分输出的所述第二读出放大器输出耦合到所述第二晶体管的栅极端子及所述第四晶体管的栅极端子。3.根据权利要求2所述的设备，其中所述第一晶体管的第一端子及所述第二晶体管的第一端子耦合到接地电源，且其中所述第一晶体管的第二端子及所述第二晶体管的第二端子耦合到所述锁存器。4.根据权利要求3所述的设备，其中所述第一晶体管的所述第二端子耦合到所述电平移位器差分输出的第一电平移位器输出，且其中所述第二晶体管的所述第二端子耦合到所述电平移位器差分输出的第二电平移位器输出。5.根据权利要求4所述的设备，其中所述第三晶体管的第二端子耦合到所述电平移位器差分输出的所述第二电平移位器输出，且其中所述第四晶体管的第二端子耦合到所述电平移位器差分输出的所述第一读出放大器输出。6.根据权利要求4所述的设备，其中所述读出放大器耦合到第一电压电源，其中所述第三晶体管的第一端子及所述第四晶体管的第一端子耦合到第二电压电源。7.根据权利要求1所述的设备，其中所述读出放大器配置成在所述读出放大器差分输出上产生读出放大器差分输出信号，且其中所述读出放大器差分输出信号的第一读出放大器输出信号及所述读出放大器差分输出信号的第二读出放大器输出信号中的一者由所述读出放大器在时间间隔期间予以确证。8.根据权利要求1所述的设备，其中所述锁存器包括具有反相器配置的第三对晶体管及具有所述反相器配置的第四对晶体管，其中第一上拉晶体管耦合到所述第三对晶体管中的一晶体管的端子，且其中第二上拉晶体管耦合到所述第四对晶体管中的一晶体管的端子。9.根据权利要求8所述的设备，其中所述读出放大器差分输出的所述第一读出放大器输出耦合到所述第一上拉晶体管的栅极端子，且其中所述读出放大器差分输出的所述第二读出放大器输出耦合到所述第二上拉晶体管的栅极端子。10.根据权利要求1所述的设备，其中所述读出放大器响应启用信号而被选择性地启用。11.一种方法，其包含: 通过读出放大器产生读出放大器差分输出信号，其中所述读出放大器处于第一功率域中； 通过电平移位器响应所述读出放大器差分输出信号而产生电平移位器差分输出信号，其中所述电平移位器包括包含第一晶体管及第二晶体管的第一对晶体管，其中将所述读出放大器差分输出信号的第一读出放大器输出信号提供到所述第一晶体管，且其中将所述读出放大器差分输出信号的第二读出放大器输出信号提供到所述第二晶体管；及 响应所述电平移位器差分输出信号将数据存储于锁存器中，其中所述锁存器处于不同于所述第一功率域的第二功率域中。12.根据权利要求11所述的方法，其中在将所述第一读出放大器输出信号提供到所述第一晶体管且将所述第二读出放大器输出信号提供到所述第二晶体管之后，在与所述第一对晶体管相关联的单一晶体管延迟之后产生所述电平移位器差分输出信号。13.根据权利要求11所述的方法，其中所述电平移位器包括包含第三晶体管及第四晶体管的第二对晶体管，其中所述读出放大器差分输出的所述第一读出放大器输出耦合到所述第一晶体管的栅极端子及所述第三晶体管的栅极端子，以响应所述第一读出放大器输出信号具有对应于所述第一功率域的逻辑高值而在第一电平移位器输出处下拉电压且在第二电平移位器输出处上拉电压，且其中所述读出放大器差分输出的所述第二读出放大器输出耦合到所述第二晶体管的栅极端子及所述第四晶体管的栅极端子，以响应所述第二读出放大器输出信号具有对应于所述第一功率域的所述逻辑高值而在所述第一电平移位器输出处上拉电压且在所述第二电平移位器输出处下拉电压。14.根据权利要求13所述的方法，其中所述第一晶体管的第一端子及所述第二晶体管的第一端子耦合到接地电源，且其中所述第一晶体管的第二端子及所述第二晶体管的第二端子耦合到所述锁存器。15.根据权利要求14所述的方法，其中所述锁存器包括具有反相器配置的第三对晶体管及具有所述反相器配置的第四对晶体管，其中第一上拉晶体管耦合到所述第三对晶体管中的一晶体管的端子，以使所述第三对晶体管能够响应所述第二电平移位器输出具有逻辑低值而将所述第一电平移位器输出驱动到对应于所述第二功率域的逻辑高值，且其中第二上拉晶体管耦合到所述第四对晶体管中的一晶体管的端子，以使所述第四对晶体管能够响应所述第一电平移位器输出具有所述逻辑低值而将所述第二电平移位器输出驱动到对应于所述第二功率域的所述逻辑高值。16.—种设备，其包含: 具有差分输出的用于产生差分输出信号的装置，其中用于产生所述差分输出信号的所述装置处于第一功率域中； 具有电平移位器差分输出且耦合到所述差分输出的用于产生电平移位器差分输出信号的装置，其中用于产生所述电平移位器差分输出信号的所述装置包括包含第一晶体管及第二晶体管的第一对晶体管，其中所述差分输出的第一输出耦合到所述第一晶体管，且其中所述差分输出的第二输出耦合到所述第二晶体管；及 用于存储数据的装置，用于存储数据的所述装置耦合到所述电平移位器差分输出，其中用于存储数据的所述装置处于不同于所述第一功率域的第二功率域中。17.根据权利要求16所述的设备，其中用于产生所述电平移位器差分输出信号的所述装置包括包含第三晶体管及第四晶体管的第二对晶体管，其中所述差分输出的所述第一输出耦合到所述第一晶体管的栅极端子及所述第三晶体管的栅极端子，且其中所述差分输出的所述第二输出耦合到所述第二晶体管的栅极端子及所述第四晶体管的栅极端子。18.根据权利要求16所述的设备，其中用于存储数据的所述装置包括具有反相器配置的第三对晶体管及具有所述反相器配置的第四对晶体管，其中第一上拉晶体管耦合到所述第三对晶体管中的一晶体管的端子，且其中第二上拉晶体管耦合到所述第四对晶体管中的一晶体管的端子。19.一种包括程序代码的非暂时性计算机可读媒体，所述程序代码在由处理器执行时使所述处理器从存储器检索数据，其中所述存储器包括: 读出放大器，其用以产生读出放大器差分输出信号，其中所述读出放大器处于第一功率域中； 电平移位器，其用以响应所述读出放大器差分输出信号而产生电平移位器差分输出信号，其中所述电平移位器包括包含第一晶体管及第二晶体管的第一对晶体管，其中所述读出放大器差分输出信号的第一读出放大器输出信号经提供到所述第一晶体管，且其中所述差分输出信号的第二读出放大器输出信号经提供到所述第二晶体管；及 锁存器，其用以响应所述电平移位器差分输出信号而存储数据，其中所述锁存器处于不同于所述第一功率域的第二功率域中。20.—种设备，其包含: 读出放大器，其具有读出放大器差分输出，其中所述读出放大器处于第一功率域中； 电平移位电路，其具有电平移位器差分输出且耦合到所述读出放大器差分输出，其中所述电平移位电路包括包含第一晶体管及第二晶体管的第一对晶体管，其中所述读出放大器差分输出的第一读出放大器输出耦合到所述第一晶体管，且其中所述读出放大器差分输出的第二读出放大器输出耦合到所述第二晶体管；及 驱动器，其耦合到所述电平移位器差分输出，其中所述驱动器处于不同于所述第一功率域的第二功率域中。
【专利摘要】一种设备，其包括具有读出放大器差分输出的读出放大器。所述读出放大器处于第一功率域中。所述设备包括具有电平移位器差分输出的电平移位电路。所述电平移位电路耦合到所述读出放大器差分输出。所述电平移位电路包括第一晶体管及第二晶体管。所述读出放大器差分输出的第一读出放大器输出耦合到所述第一晶体管，且所述读出放大器差分输出的第二读出放大器输出耦合到所述第二晶体管。所述设备进一步包括用以存储数据的锁存器。所述锁存器耦合到所述电平移位器差分输出。所述锁存器处于不同于所述第一功率域的第二功率域中。
【IPC分类】H03K5/24, G11C7/06, G11C7/10, G11C5/14
【公开号】CN104885157
【申请号】CN201380065780
【发明人】詹特星·林, 保罗·D·巴西特
【申请人】高通股份有限公司
【公开日】2015年9月2日
【申请日】2013年12月20日
【公告号】EP2936491A1, US9124276, US20140176221, WO2014100638A1
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