低功率sram单元的制作方法
低功率sram单元的制作方法
【技术领域】
[0001] 本发明设及SRAM单元并且尤其设及具有减少的功率需求的该种单元。
【背景技术】
[0002] 数据存储是对于几乎所有现代数字电子系统的基本需求。静态读/写存储器 (SRAM)构成了该功能的主要部分，其相对容易集成由此提供快速存取和低功率。随着深亚 微米值SM)几何结构娃加工的出现，在维持低功耗的同时实现可靠的SRAM存储的任务变得 越来越有问题，而相反地，需求随着需要日益增大的存储器的电池供电的电子装置的激增 而增长。
[0003] 本发明提供了存储器单元的新设计，其同时设及性能的可靠性和功率两个方面。 所提出的方案本质上在读取操作期间没有吸引电流。它们还可W在读取步骤期间实现位 线之间的可选择的数据依赖路径，并且还利用位线的状态来确定单元是被访问来用于读取 (8t和1化版本）还是写入（仅1化版本）。此外，所提出的方案还可W在读取操作期间消 除存储元件的装载（8t和1化变型）并且还可W在写入操作期间消除存储元件的装载（仅 1化变型）。
[0004] 存储器单元的最常用的设计是图1所示的6-晶体管电路并且包括存储元件W 及附加的访问控制晶体管（MA1和M2)，存储元件由两个背靠背的反相器[MN1，MP1]和 [丽2,MP2]组成，附加的访问控制晶体管（MA1和M2)通过字线控制WL开启W形成单元数 据存储节点（N1和N2)与外部位线炬LA和BLB)之间的导电路径。写入至单元通过W下方 式来实现：将高电压施加至BLA或BLB中的一者，同时将低电压施加至另一者，之后将字线 WL驱动为高W激活存取路径，其允许保持在位线炬LA和BLB)上的电压电平W克服存储元 件的状态。字线之后被驱动为低W断开存储单元，而存储单元将其数据存储保持在新状态。 从单元读取通过W下方式来实现：在将字线WL驱动为高之前，最初将两位线驱动至理论上 高电平。之后，BLA或BLB中的一者经由存储单元的低压侧的访问控制装置被拉低。之后， 两个位线之间的电压电平的差异可W被感测并用于确定数据值。
[0005] 该单元的设计的一个关键部分是NMOS下拉晶体管（MN1和MN2)、NMOS访问控制装 置（MA1和M2)W及PMOS上拉装置（MP1和MP2)的驱动强度比：访问控制装置需要相对于 上拉装置足够大W保证单元状态在写入期间被重写，但是不能（相对于下拉装置）太大W 致单元在读取期间变得超负荷和不稳定，由此导致所存储的数据值丢失。
[0006] 因此，读取该单元的行为呈现了其最有挑战性的操作情况；在存储元件经由访问 控制装置被装载（即，访问控制装置开启并且两个位线为高）时保持单元的数据。伴随着 由于单独的装置的非常小的几何结构而在DSM技术上遭受的随机装置可变性的不可避免 的程度，同时满足在非常大的存储器（数千万比特）中的所有单元上的可写性和读取稳定 性标准变得非常有挑战性。
[0007] 为了减轻同时解决该些冲突需求的困难，越来越常见的做法是使用诸如图2所示 的8-晶体管单元设计。该通过增加W下两个额外的NMOS装置来有效地将电路的写入和读 取路径分开；其栅极被存储节点中的一个驱动的NMOS装置（MDR)、W及用作针对仅用于读 取操作的单独位线（RBL)的访问控制装置的NM0S装置（MAR)。在该8-t单元设计上的写入 操作与针对6-t单元的写入操作相同。然而，针对读取，代替写入字线WWL被驱动为高，单 一读取位线最初被预充电至高电压并且之后读取字线RWL被驱动为高。该使得能够实现从 读取位线经由单元至VSS的数据依赖放电路径，并且因而，读取位线邸L将保持高（由于其 电容）或被单元拉低。之后，读取位线的状态可W被感测W确定存储在所选择位中的数据 值。
[000引由传统的6-晶体管存储器单元构造的存储器块在图3中示出。其包含M行N列 的单元的阵列，其中字线水平地跨越阵列连接，W及位线垂直地延伸。在阵列的底部，存在 多路复用结构，其根据从由用户供给至存储器的地址获得的一组列选择信号（sel_l、sel_2 等）来选择哪一列被访问用于读取或写入）。该种块可W针对存储器输入/输出数据 字的每个位来复制。由此，需要N列来针对每单个位存储数据。列多路复用选择比率N的 值通常由架构和布局限制来确定；通常倾向于值4、8或16。最初在每个存储器存取之前， 所有列的位线被预充电至高状态（电路未示出）。
[0009] 针对写入操作，位线中的一个或另一个上的电压（根据所需输入数据值）被仅针 对所需列驱动为低，并且之后字线被触发为高足够长时间W将数据写入该单元中。类似地， 对于读取操作，在所需行上的字线被驱动为高，并且该使得该行上的所有单元试图将它们 的数据值映射（assert)至位线上。列中的一个将被列选择信号启用W驱动其位线电压至 读出放大器，读出放大器检测位线上的电压差W确定存储器单元的状态。
[0010] 尽管任何读取或写入操作在任意时间仅针对存储器块中N列中的一列，但存储器 单元中的访问控制装置将针对有效行中的每一列被启用。该导致在该些操作期间N-1个单 元都不必要地试图将它们的数据映射在各自的位线上。该既表示浪费的功率，并且还使该 些单元呈现它们的数据保持挑战状态（访问控制装置开启，位线为高），使得整个行易受外 部噪声影响。
[0011] 尽管在标准8-t单元中增加读取缓冲晶体管允许更灵活地优化性能（例如，读取 装置可W被制造得更大W实现更快的读取速度而不使得单元无法写入），但它没有解决读 取或写入操作中的功率浪费。读取路径仍然针对存储器块中的所有列被启用，即使仅一个 列是必要的，而写入路径与6-t单元相同，并面临同样的低效率和易受噪声影响。
[0012] 一些单元设计已经被公布，其试图通过增加列选择信号来仅启动被访问的单元W 解决该功率浪费。一个该样的设计在US7164596中描述，并且从图4可W理解，增加了与 访问控制装置串联的两个晶体管W及额外的列选择线CS，W使得仅WL和CS均为高时，单 元被访问。尽管该解决了浪费功率的问题，但没有解决所选择单元在读取期间易受噪声 影响的问题，并且实际上可能使得W实现稳健的读取和写入的装置强度的平衡更有问题。 US7808812中描述了除了局部地选通字线W外W类似原理操作的单元并且该单元也面临相 同的缺点。
[0013] US2010/0124099提供了一种SRAM单元，其包括具有存储节点的一对交叉禪合的 反相器、和NM0S晶体管，NM0S晶体管具有栅极端子、分别连接至存储节点、读取字线（RWL) 和读取位线（RBL)的第一和第二源极/漏极端子，其中，RWL和R化在读取操作期间被激活， 但在写入操作期间不被激活。该配置不提供第一和第二位线之间的数据依赖导电路径。
[0014] 考虑到W上，可W理解，仍存在对改进的配置的需求，其中，功耗可W被减小，同时 仍维持可接受的性能水平。
【发明内容】
[0015] 因此，本发明提供一种存储器单位，包括：存储元件，包括一对背靠背反相器，其分 别具有第一和第二存储访问节点；第一和第二电压线，所述一对背靠背反相器跨越第一和 第二电压线连接；第一访问控制晶体管，连接至第一存储节点；第二访问控制晶体管，连接 至第二存储节点；写入字线，连接至第一访问控制晶体管上的栅极和第二访问控制晶体管 上的栅极；第一位线，可操作地连接W用于控制第一存储节点；第二位线，可操作地连接W 用于控制第二存储节点；其特征在于第一和第二位线之间的数据依赖导电路径，其由存储 元件存储的数据来控制。
[0016] 在优选配置中，数据依赖导电路径包括两个MOS晶体管（MDR和MAR)，其形成两个 位线之间的、并由第 一和第二节点中的一者或另一者来控制的数据依赖导电路径。
[0017] 优选地，所述MOS晶体管中的第一MOS晶体管直接连接至位线炬LB)，并经由两个 MOS晶体管中的第二MOS晶体管连接至第一位线炬LA)，其中，第二MOS晶体管包括可操作 地连接至读取字线的栅极。
[0018] 可替换地，数据依赖导电路径可W包括形成两个位线之间的数据依赖导电路径的 两个NMOS晶体管（MDR和MAR)。
[0019] 在另一替换中，数据依赖导电路径可W包括形成两个位线之间的数据依赖导电路 径的两个PMOS晶体管。
[0020] 可替换地，数据依赖导电路径可W包括形成两个位线之间的数据依赖导电路径的 NMOS和PMOS晶体管的混合。
[0021] 有利地，第一访问控制晶体管连接至第一位线炬LA)W用于写入至第一位线 炬LA)，第二访问控制晶体管连接至第二位线炬LB)W用于写入至第二位线炬LB)。
[0022]优选地，第一访问控制晶体管连接至第一电压线（VSS)，W及第二访问控制晶体管 连接至第一电压线（VSS)，并且进一步包括第一开关，其在所述位线中的第一位线的控制下 启用和禁用至第一电压线（VSS)的连接，W及第二开关，其在所述位线中的第二位线的控 制下启用和禁用至第一电压线（VSS)的连接。
[0023] 有利地，第一开关包括在第一电压线（VS巧与第一存储节点之间的第一开关晶体 管（MAX1)W及在第一电压线（VS巧之间的第二开关晶体管，W及其中，每个开关包括具有 栅极的晶体管，W及其中，第一开关晶体管的栅极连接至第一位线炬LA)，第二开关晶体管 的栅极连接至第二位线炬LB)。
[0024] 在一个配置中，提供连接在BLA线和第一访问控制晶体管之间的BLB控制开关W 及连接在BLB线和第二访问控制晶体管之间的BLA控制开关。
[0025] 有利地，BLB控制开关包括具有栅极的晶体管，W及其中，栅极连接至第一位线 炬LA)，W及其中，BLA控制开关包括具有连接至第二位线炬LB)的栅极的晶体管。
[0026] 在一个配置中，提供一对背靠背存储器单元，其共享公共的第一电压线和公共的 第二电压线，但具有单独的读取字线和单独的写入字线。
[0027] 优选地，W上配置包括第一和第二开关，W及其中，每个所述存储器单元包括第一 和第二访问控制晶体管（MAl，M3和M2,M4)，每个第一访问控制晶体管（MAl，M3)经由第 一开关（MAX1)连接至电压源（VSS)，每个第二访问控制晶体管（MA2，M4)经由第二开关连 接至电压源（VSS)。
[002引有利地，第一开关包括晶体管且包括连接至第一位线炬LA)的栅极，第二开关包 括具有连接至第二位线炬LB)的栅极的晶体管。
[0029] 优选地，存储器单元中的每一个包括第一和第二访问控制晶体管（MA1，M3 和M2，M4)，其中，第一访问控制晶体管各自经由第一开关（MAX1A)连接至第一位线 28炬LA)，每个第二访问控制晶体管（MA2，M4)经由第二开关连接至第二位线炬LB)。
[0030] 有利地，第一开关包括晶体管并且包括连接至第二位线炬LB)的栅极，W及其中， 第二开关晶体管包括连接至第一位线炬LA)的栅极。
【附图说明】
[0031] 现在将仅参考附图通过示例的方式更具体地描述本发明，其中：
[0032] 图1示出现有技术的标准6-晶体管存储器单元；
[0033] 图2示出现有技术的具有缓冲操作的8-晶体管存储器单元；
[0034] 图3示出现有技术的6-T存储器单元的块；
[0035] 图4示出现有技术的具有列选择线的SRAM单元；
[0036] 图5示出位线选择读取8-晶体管存储器单元；
[0037] 图6示出位线选择写入10-晶体管存储器单元的第一版本；
[003引图7示出位线选择写入10-晶体管存储器单元的第二版本；
[0039] 图8示出一对具有共享的写入使能装置的所述第一版本的单元；W及
[0040] 图9示出一对具有共享的写入使能装置的所述第二版本的单元。
【具体实施方式】
[0041] 现在参考图5,示出了一种配置，其表面上与标准8-t单元类似，但增加了读取字 线RWL。特别地，该配置包括存储器单位4,其具有存储元件6和另外的访问控制晶体管 18a、18b，存储元件6由跨越电压线16aVSS和16bVDD连接的两个背靠背反相器12a、12b 和14a、14b组成。访问控制晶体管18a、18b通过连接至写入字线22的示意性地在20 (WWL) 处示出的字线控制来开启，W用于形成单元数据存储节点24、26(N1和N2)与外部位线28、 30炬LA和BLB)之间的导电路径。写入至单元通过W下方式来实现：将高电压施加至两个位 线28、30炬LA或BLB)中的一者，同时将低电压施加至另一者，之后将写入字线22(WWL)驱 动为高W激活存取路径，其允许保持在位线28、30炬LA和BLB)上的电压电平W克服存储元 件6的状态。写入字线22 (WWL)之后被驱动为低W断开将其数据存储保持在新状态的存储 器单元6。
[0042]该单元的设计的一个关键部分是NMOS下拉晶体管12a、14a(MN1和MN2)、NMOS访 问控制装置18a、18b(MA1和MA2)W及PMOS上拉装置12b、14b(MP1和MP2)的驱动强度比； 访问控制装置18a、18b(MAl、M2)需要相对于上拉装置12b、14b(MPl和MP2)足够大W保证 单元状态在写入期间被重写，但是不能（相对于下拉装置）太大W致单元6在读取期间变 得超负荷和不稳定，由此导致所存储的数据值丢失。
[0043] 读者可W理解，图5的设计不具有单独的读取位线，并且更关键地包括数据感测 装置40MDR，其不是连接至电压源线16a(VS巧，而是连接至第二位线30炬LB)并间接连接至 第一位线28炬LA)。读取字线44 (RWL)连接W驱动读取访问装置42 (MAR)的栅极42g，读取 访问装置42将数据感测装置40(MDR)连接至位线28炬LA)。该配置意味着当通过将读取 字线44 (RWL)驱动为高来进行读取时，单元6本身不对位线28或30炬LA、BLB)施加任何影 响，而是根据存储元件6的状态形成两个位线之间的数据依赖导电路径46。之后，读取操作 通过W下方式来进行；对位线28、30炬LA、BLB)中的一个从外部施加一些电压改变，并在另 一个上检测该信号的存在或不存在；例如，将位线28炬LA)拉低并测试W查看位线30炬LB) 是否跟随。该有效地使用位线本身来确定特定单元是否被访问来用于读取，而不是使用另 外的列选择信号。该特征对在提交时所要求保护的本发明来说是重要的，并且对图5-9所 示的所有实施例是共有的。
[0044] 图5中的设计示出了形成两个位线之间的数据依赖导电路径的两个NMOS装置40、 42 (MDR和MR)。尽管该对于优化传统的感测方案（其中位线通常被保持为高）是最明智 的选择，但该些装置可W可替换地WPMOS装置实现，或者原则上通过两者的任意组合（包 括对RWL控制的适当修改）来实现。所有该些可能的变型在表1中予W总结。
[0045] 表1 ;在位线选择读取单元中的MR和MDR装置的可能变型
[0046]
[0047] 化U是当BLA被上拉至V孤并且MAR和MDR都开启时在BLB上的电压电平。化d 是当BLA被下拉至0V并且MR和MDR都开启时在BLB上的电压电平。
[0048] 如上所述，在读取操作期间在位线 之间的数据依赖导电路径的创建有效完成了列 选择操作，其使用位线本身的状态来确定列是否有效。使用位线的状态来选择用于访问的 单独的列的该原理可W进一步扩展至增加两个额外晶体管的写入操作。图6中示出了一个 该样的实施例。在该设计中，并非写入字线22(WWL)经由访问控制装置18a、18b(MAl、MA2) 与位线28、30炬LA、BLB)禪合至单元6内，而是根据BLA和BLB中的哪一个为高来启动存储 节点24、26中的一侧或另一侧上的下拉路径。使用该单元与传统操作的一个显著不同是所 有不活动位线的默认状态应该为低，由此关闭通过MAX1和MAX2的路径并断开未选择列上 的所有单元。在图6的特定配置中，第一访问控制晶体管18a连接至第一电压线16a(VS巧， 第二访问控制晶体管18b连接至第一电压线16a(VS巧并进一步包括第一开关50a，W在所 述位线中的第一位线的控制下启用和禁用至第一电压线16a(VS巧的连接，W及包括第二 开关50b，W在所述位线中的第二位线的控制下启用和禁用至第一电压线16a(VS巧的连 接。开关50a、5化可W包括晶体管50a、50b，其包括栅极50ag、5化g，且第一开关晶体管50a 的栅极50ag连接至第一位线28炬LA)，而第二开关晶体管50bg的栅极50bg连接至第二位 线30炬LB)。数据依赖导电路径46包括形成两个位线28、30之间的数据依赖导电路径的两 个MOS装置40、42 (MDR和MR)，其根据需要由第一和第二节点24、26中的一个或另一个控 审IJ。在该特定配置中，MOS装置40直接连接至第二位线30炬LB)并且经由两个MOS装置中 的第二MOS装置42连接至第一位线28炬LA)，第二MOS装置42包括栅极42g，其可操作地 连接至读取字线44W诸如控制位线28、30炬LA、BLB)之间的连接。
[0049] 图6中的位线选择读取装置被示出为PMOS，其是用于默认低位线感测方案的最自 然的选择，因为PMOS装置将在所选择单元的数据路径开启的情况下在读取期间将BLB-直 拉至上轨道。然而，该选择不是强制性的，并且可W容易地构思出具有两阶段感测过程的使 用NMOS装置的感测方案，其中，在读取操作的第一阶段，BLA被首先拉高，BLB保持浮动，之 后，BLB被猜位为低，BLA上的驱动被释放，BLA的状态被测试W查看其是否经由所选择的单 元放电。
[0050] 图7中示出了该原理的一个可替换实施例。操作和性能与前一实施例相同，除了 写入路径凭借高位线被下拉至低位线（而不是VSS轨道）。尽管相比前一版本没有提供性 能优势，但该选择可能使布局更有效率。图7的特定配置包括连接在BLA线上的访问控制 晶体管18a与第一节点24之间的BLB控制开关60a、W及连接在BLB线上的访问控制晶体 管28b与第二访问控制晶体管节点26之间的BLA控制开关60b。优选地，所述BLB控制开 关60a包括具有栅极60ag的晶体管，且所述栅极60ag连接至第一位线28炬LA)，所述BLA 控制开关6化包括具有连接至第二位线30炬LB)的栅极60bg的晶体管。
[0化1] 在W上版本中，写入和读取路径本质上是分离的，因而原则上，位线选择写入技术 可W与来自传统8-t单元的缓冲读取路径一起使用（然而牺牲了读取功率节省）。而且，在 两个版本中，至18a(MAl)和巧0a，60a)MAXl装置（W及类似地18b(MA2)和50b，60b(MAX2)) 的栅极连接是可互换的，并且交换该些可W根据布局限制来允许同一列上的若干单元6之 间的晶体管的共享。针对每个单元版本的该样的示例在图8和9中示出。
[0化2] 图8的配置提供一对背靠背存储器单元6a、6b，其可W共享公共的第一电压线 16a和公共的第二电压线1化但是具有单独的读取字线44a、44b和单独的写入字线22a、 2化。第一和第二访问控制晶体管18a、18c和18b、18d(MAl，MA3和MA2，MA4)被提供W使 得第一访问控制晶体管18a、18c(MAl，M3)中的每一个经由第一开关连接至第一电压源 16a(VSS)，第一开关是例如第一开关晶体管50a(MAXI)的形式，第二访问控制晶体管18b、 18d(MA2，M4)中的每一个经由第二开关连接至电压源16a(VSS)，第二开关是例如第二开 关晶体管巧化）的形式。优选地，所述第一开关晶体管50a包括连接至第一位线28炬LA) 的栅极50ag，第二开关晶体管5化包括连接至第二位线30炬LB)的栅极50bg。
[0053] 图8的配置示出存储器阵列中在同一列但在不同的相邻行上的一对单元6a、化。 单元对的操作与每个独立单元的操作相同，但整个阵列中的16aVSS电压轨道W及整个列 中的位线28、30炬LA，BLB)的共用性允许用于写入操作的数据依赖访问控制晶体管50a、 5化(MAXLMAX2)在两个存储器单元6a、化之间共享，由此减少单元对所需的晶体管的整体 数量并潜在地节省面积。通常，位线28、30上的电压将被驱动为低，由此关闭MAX1和MAX2， 并将列中的所有单元与至VSS的写入下拉路径隔离。为了将数据写入至单元6a、6b中的 一者，位线28、30炬LA，BLB)中的一个被驱动为高W开启所需的数据依赖访问控制晶体管 (MAX1和MAX2中的一个）。根据两个单元中的哪一个被选择用于写入操作来将写入字线 22a、2化(WWLLWWL2)中的一个驱动为高，进而开启该单元的经由MAX1和MAX2中的一个的 下拉路径，由此促使其存储节点进入所需状态。
[0054] 图9的配置与图8的不同之处在于，第一访问控制晶体管18a、18c中的每一个现 在经由BLB控制开关50al连接至第一位线28炬LA)，第二访问控制晶体管18b、18d经由 BLA控制开关50bl连接至第二位线30炬LB)。优选地，第一开关包括晶体管50al，其包括 连接至第二位线30炬LB)的栅极50alg，第二开关包括晶体管50bl，其包括连接至第一位线 28炬LA)的栅极50blg。
[0055] 图9的配置示出存储器阵列中在同一列但在不同的相邻行上的一对单元6a、6b。 单元对的操作与每个独立单元的操作相同，但整个列中的位线28、30炬LA，BLB)的共用性 允许用于写入操作的数据依赖访问控制晶体管50al、5化UMAX1，MAX2)在两个存储器单元 6a、化之间共享，由此减少单元对所需的晶体管的整体数量并潜在地节省面积。通常，位线 28、30上的电压都将被驱动为低，由此关闭MAX1和MAX2,并将列中的所有单元与位线28、30 隔离。为了将数据写入至单元6a、化中的一者，位线28、30炬LA，BLB)中的一个被驱动为高 W开启所需的数据依赖访问控制晶体管（MAX1和MAX2中的一个），而保持另一位线被驱动 为低。根据两个单元中的哪一个被选择用于写入操作来将写入字线22a、2化(WWL1，WWL2) 中的一个驱动为高，进而开启该单元的经由MAX1和MAX2中的一个至低位线的写入路径，由 此促使其存储节点进入所需状态。
[0056] 可W理解，上述单独的项目可W单独使用或者与图中所示或说明书中描述的其他 项目组合使用，在彼此相同的句子或彼此相同的图中提到的项目不需要相互组合使用。另 夕F，表达"部件"可W根据需要由致动器或系统或装置代替。另外，对"包括"或"包含"的任 何引用不意于W任何方式进行限制，并且读者应该据此解释说明书和权利要求书。
[0化7] 本领域技术人员可W理解，上述发明可W应用于SRAM、非易失性闪速存储器和 DRAM。
【主权项】
1. 一种存储器单位（4)，包括： a) 存储元件（6)，包括一对背靠背反相器（12a, 12b和14a, 14b)， 其分别具有第一和第 二存储访问节点（24, 26); b) 第一和第二电压线（VSS, VDD 16a, 16b)，所述一对背靠背反相器（12a, 12b和 14a, 14b)跨越所述第一和第二电压线（VSS, VDD 16a, 16b)连接； c) 第一访问控制晶体管（18a)，连接至所述第一存储节点（24); d) 第二访问控制晶体管（18b)，连接至所述第二存储节点（26); e) 写入字线（22)，连接至所述第一访问控制晶体管（18a)上的栅极（ISgl)和所述第 二访问控制晶体管（18b)上的栅极（18g2); f) 第一位线（28)，可操作地连接以用于控制所述第一存储节点（24); g) 第二位线（30)，可操作地连接以用于控制所述第二存储节点（26); 其特征在于所述第一和第二位线（28, 30)之间的数据依赖导电路径（46)，其由所述存 储元件（6)存储的数据来控制。2. 根据权利要求1所述的存储器单位（4)，其中，所述数据依赖导电路径46包括两个 MOS晶体管（40, 42) (MDR和MAR)，其形成两个位线（28, 30)之间的、并由第一和第二节点中 的一者或另一者来控制的数据依赖导电路径。3. 根据权利要求2所述的存储器单位（4)，其中，所述MOS晶体管（40)中的第一MOS 晶体管直接连接至位线（30) (BLB)，并经由所述两个MOS晶体管中的第二MOS晶体管（44) 连接至所述第一位线（28) (BLA)，以及其中，所述第二MOS晶体管（42)包括可操作地连接至 读取字线（44)的栅极（42g)。4. 根据权利要求1所述的存储器单位（4)，其中，所述数据依赖导电路径（46)包括形 成两个位线（28, 30)之间的数据依赖导电路径的两个NMOS晶体管（40, 42) (MDR和MAR)。5. 根据权利要求1所述的存储器单位（4)，其中，所述数据依赖导电路径（46)包括形 成两个位线（28, 30)之间的数据依赖导电路径的两个PM0S。6. 根据权利要求1所述的存储器单位（4)，其中，所述数据依赖导电路径（46)包括形 成两个位线（28, 30)之间的数据依赖导电路径的NMOS和PMOS晶体管的混合。7. 根据权利要求1-5中任一项所述的存储器单位（4)，其中，所述第一访问控制晶体管 (18a)连接至所述第一位线（28) (BLA)以用于写入至所述第一位线（28) (BLA)，所述第二 访问控制晶体管（18b)连接至所述第二位线（30) (BLB)以用于写入至所述第二位线（30) (BLB)〇8. 根据权利要求1-5中任一项所述的存储器单位（4)，其中，所述第一访问控制晶体 管（18a)连接至所述第一电压线（16a) (VSS)，以及所述第二访问控制晶体管（18b)连接至 所述第一电压线（16a) (VSS)，并且进一步包括第一开关（50a)，其在所述位线中的第一位 线（28)的控制下启用和禁用至所述第一电压线（16a) (VSS)的连接，以及第二开关（50b)， 其在所述位线中的第二位线（30)的控制下启用和禁用至所述第一电压线（16a) (VSS)的连 接。9. 根据权利要求7所述的存储器单位（4)，其中，所述第一开关（50)包括在所述第一 电压线（16a) (VSS)与所述第一存储节点（24)之间的第一开关晶体管（50a) (MXl)以及 在所述第一电压线（16a) (VSS)之间的第二开关晶体管（50b)，以及其中，每个开关包括具 有栅极（50ag，50bg)的晶体管（50a，50b)，以及其中，所述第一开关晶体管（50a)的栅极 (50ag)连接至所述第一位线（28) (BLA)，所述第二开关晶体管（50bg)的栅极（50bg)连接 至所述第二位线（30) (BLB)。10. 根据权利要求1-5中任一项所述的存储器单位（4)，包括连接在所述BLA线和所述 第一访问控制晶体管（18a)之间的BLB控制开关（60a)以及连接在所述BLB线和所述第二 访问控制晶体管（18b)之间的BLA控制开关（60)。11. 根据权利要求9所述的存储器单位（4)，其中，所述BLB控制开关（60a)包括具有 栅极（60ag)的晶体管，以及其中，所述栅极（60ag)连接至所述第一位线（28) (BLA)，以及 其中，所述BLA控制开关60b包括具有连接至所述第二位线30 (BLB)的栅极（60bg)的晶体 管。12. 根据权利要求8所述的存储器单位（4)，包括一对背靠背存储器单元（6a，6b)，其共 享公共的第一电压线（16a)和公共的第二电压线（16b)，但具有单独的读取字线（44a，44b) 和单独的写入字线（22a，22b)。13. 根据权利要求11所述的存储器单位（4)，包括第一和第二开关（50a，50b)，以及 其中，所述存储器单元中的每一个包括第一和第二访问控制晶体管（18a，18c和18b，18d) (MA1，MA3和MA2，MA4)，所述第一访问控制晶体管（18a，18c) (MA1，MA3)中的每一个经 由所述第一开关50a(MXl)连接至所述电压源（16a) (VSS)，所述第二访问控制晶体管 (18b，18d) (M2, MA4)中的每一个经由所述第二开关（50b)连接至所述电压源（16a) (VSS)。14. 根据权利要求12所述的存储器单位（4)，其中，所述第一开关包括具有连接至所述 第一位线（28) (BLA)的栅极（50ag)的晶体管（50a)，所述第二开关包括具有连接至所述第 二位线（30) (BLB)的栅极（50bg)的晶体管（50b)。15. 根据权利要求11所述的存储器单位（4)，其中，所述存储器单元中的每一个包括第 一和第二访问控制晶体管（18a，18c和18b，18d) (MA1，MA3和MA2，MA4)，其中，所述第一访问 控制晶体管（18a，18c)各自经由第一开关（50al) (MAXlA)连接至所述第一位线28 (BLA)，所 述第二访问控制晶体管（18b, 18d) (MA2，MA4)中的每一个经由第二开关（50bl)连接至所述 第二位线（30) (BLB)。16. 根据权利要求14所述的存储器单位（4)，其中，所述第一开关（50al)包括晶体管 并且包括连接至所述第二位线（30) (BLB)的栅极（50alg)，以及其中，所述第二开关晶体管 (50bl)包括连接至所述第一位线（28) (BLA)的栅极（50blg)。
【专利摘要】本发明提供一种存储器单位(4)，包括：存储元件(6)，包括一对背靠背反相器(12a,12b和14a,14b)，其分别具有第一和第二存储访问节点(24,26)；第一和第二电压线(VSS,VDD 16a,16b)，所述一对背靠背反相器(12a,12b和14a,14b)跨越第一和第二电压线(VSS,VDD 16a,16b)连接；第一访问控制晶体管(18a)，连接至第一存储节点(24)；第二访问控制晶体管(18b)，连接至第二存储节点(26)；写入字线(22)，连接至第一访问控制晶体管(18a)上的栅极(18g1)和第二访问控制晶体管(18b)上的栅极(18g2)；第一位线(28)，可操作地连接以用于控制所述节点(24)；第二位线(30)，可操作地连接以用于控制所述节点(26)；其中，提供第一和第二位线(28,30)之间的数据依赖导电路径(46)。
【IPC分类】G11C11/412
【公开号】CN104885158
【申请号】CN201380061632
【发明人】A·皮克林
【申请人】苏尔格有限公司
【公开日】2015年9月2日
【申请日】2013年11月15日
【公告号】US20150294714, WO2014080184A1
【技术领域】
[0001] 本发明设及SRAM单元并且尤其设及具有减少的功率需求的该种单元。
【背景技术】
[0002] 数据存储是对于几乎所有现代数字电子系统的基本需求。静态读/写存储器 (SRAM)构成了该功能的主要部分，其相对容易集成由此提供快速存取和低功率。随着深亚 微米值SM)几何结构娃加工的出现，在维持低功耗的同时实现可靠的SRAM存储的任务变得 越来越有问题，而相反地，需求随着需要日益增大的存储器的电池供电的电子装置的激增 而增长。
[0003] 本发明提供了存储器单元的新设计，其同时设及性能的可靠性和功率两个方面。 所提出的方案本质上在读取操作期间没有吸引电流。它们还可W在读取步骤期间实现位 线之间的可选择的数据依赖路径，并且还利用位线的状态来确定单元是被访问来用于读取 (8t和1化版本）还是写入（仅1化版本）。此外，所提出的方案还可W在读取操作期间消 除存储元件的装载（8t和1化变型）并且还可W在写入操作期间消除存储元件的装载（仅 1化变型）。
[0004] 存储器单元的最常用的设计是图1所示的6-晶体管电路并且包括存储元件W 及附加的访问控制晶体管（MA1和M2)，存储元件由两个背靠背的反相器[MN1，MP1]和 [丽2,MP2]组成，附加的访问控制晶体管（MA1和M2)通过字线控制WL开启W形成单元数 据存储节点（N1和N2)与外部位线炬LA和BLB)之间的导电路径。写入至单元通过W下方 式来实现：将高电压施加至BLA或BLB中的一者，同时将低电压施加至另一者，之后将字线 WL驱动为高W激活存取路径，其允许保持在位线炬LA和BLB)上的电压电平W克服存储元 件的状态。字线之后被驱动为低W断开存储单元，而存储单元将其数据存储保持在新状态。 从单元读取通过W下方式来实现：在将字线WL驱动为高之前，最初将两位线驱动至理论上 高电平。之后，BLA或BLB中的一者经由存储单元的低压侧的访问控制装置被拉低。之后， 两个位线之间的电压电平的差异可W被感测并用于确定数据值。
[0005] 该单元的设计的一个关键部分是NMOS下拉晶体管（MN1和MN2)、NMOS访问控制装 置（MA1和M2)W及PMOS上拉装置（MP1和MP2)的驱动强度比：访问控制装置需要相对于 上拉装置足够大W保证单元状态在写入期间被重写，但是不能（相对于下拉装置）太大W 致单元在读取期间变得超负荷和不稳定，由此导致所存储的数据值丢失。
[0006] 因此，读取该单元的行为呈现了其最有挑战性的操作情况；在存储元件经由访问 控制装置被装载（即，访问控制装置开启并且两个位线为高）时保持单元的数据。伴随着 由于单独的装置的非常小的几何结构而在DSM技术上遭受的随机装置可变性的不可避免 的程度，同时满足在非常大的存储器（数千万比特）中的所有单元上的可写性和读取稳定 性标准变得非常有挑战性。
[0007] 为了减轻同时解决该些冲突需求的困难，越来越常见的做法是使用诸如图2所示 的8-晶体管单元设计。该通过增加W下两个额外的NMOS装置来有效地将电路的写入和读 取路径分开；其栅极被存储节点中的一个驱动的NMOS装置（MDR)、W及用作针对仅用于读 取操作的单独位线（RBL)的访问控制装置的NM0S装置（MAR)。在该8-t单元设计上的写入 操作与针对6-t单元的写入操作相同。然而，针对读取，代替写入字线WWL被驱动为高，单 一读取位线最初被预充电至高电压并且之后读取字线RWL被驱动为高。该使得能够实现从 读取位线经由单元至VSS的数据依赖放电路径，并且因而，读取位线邸L将保持高（由于其 电容）或被单元拉低。之后，读取位线的状态可W被感测W确定存储在所选择位中的数据 值。
[000引由传统的6-晶体管存储器单元构造的存储器块在图3中示出。其包含M行N列 的单元的阵列，其中字线水平地跨越阵列连接，W及位线垂直地延伸。在阵列的底部，存在 多路复用结构，其根据从由用户供给至存储器的地址获得的一组列选择信号（sel_l、sel_2 等）来选择哪一列被访问用于读取或写入）。该种块可W针对存储器输入/输出数据 字的每个位来复制。由此，需要N列来针对每单个位存储数据。列多路复用选择比率N的 值通常由架构和布局限制来确定；通常倾向于值4、8或16。最初在每个存储器存取之前， 所有列的位线被预充电至高状态（电路未示出）。
[0009] 针对写入操作，位线中的一个或另一个上的电压（根据所需输入数据值）被仅针 对所需列驱动为低，并且之后字线被触发为高足够长时间W将数据写入该单元中。类似地， 对于读取操作，在所需行上的字线被驱动为高，并且该使得该行上的所有单元试图将它们 的数据值映射（assert)至位线上。列中的一个将被列选择信号启用W驱动其位线电压至 读出放大器，读出放大器检测位线上的电压差W确定存储器单元的状态。
[0010] 尽管任何读取或写入操作在任意时间仅针对存储器块中N列中的一列，但存储器 单元中的访问控制装置将针对有效行中的每一列被启用。该导致在该些操作期间N-1个单 元都不必要地试图将它们的数据映射在各自的位线上。该既表示浪费的功率，并且还使该 些单元呈现它们的数据保持挑战状态（访问控制装置开启，位线为高），使得整个行易受外 部噪声影响。
[0011] 尽管在标准8-t单元中增加读取缓冲晶体管允许更灵活地优化性能（例如，读取 装置可W被制造得更大W实现更快的读取速度而不使得单元无法写入），但它没有解决读 取或写入操作中的功率浪费。读取路径仍然针对存储器块中的所有列被启用，即使仅一个 列是必要的，而写入路径与6-t单元相同，并面临同样的低效率和易受噪声影响。
[0012] 一些单元设计已经被公布，其试图通过增加列选择信号来仅启动被访问的单元W 解决该功率浪费。一个该样的设计在US7164596中描述，并且从图4可W理解，增加了与 访问控制装置串联的两个晶体管W及额外的列选择线CS，W使得仅WL和CS均为高时，单 元被访问。尽管该解决了浪费功率的问题，但没有解决所选择单元在读取期间易受噪声 影响的问题，并且实际上可能使得W实现稳健的读取和写入的装置强度的平衡更有问题。 US7808812中描述了除了局部地选通字线W外W类似原理操作的单元并且该单元也面临相 同的缺点。
[0013] US2010/0124099提供了一种SRAM单元，其包括具有存储节点的一对交叉禪合的 反相器、和NM0S晶体管，NM0S晶体管具有栅极端子、分别连接至存储节点、读取字线（RWL) 和读取位线（RBL)的第一和第二源极/漏极端子，其中，RWL和R化在读取操作期间被激活， 但在写入操作期间不被激活。该配置不提供第一和第二位线之间的数据依赖导电路径。
[0014] 考虑到W上，可W理解，仍存在对改进的配置的需求，其中，功耗可W被减小，同时 仍维持可接受的性能水平。
【发明内容】
[0015] 因此，本发明提供一种存储器单位，包括：存储元件，包括一对背靠背反相器，其分 别具有第一和第二存储访问节点；第一和第二电压线，所述一对背靠背反相器跨越第一和 第二电压线连接；第一访问控制晶体管，连接至第一存储节点；第二访问控制晶体管，连接 至第二存储节点；写入字线，连接至第一访问控制晶体管上的栅极和第二访问控制晶体管 上的栅极；第一位线，可操作地连接W用于控制第一存储节点；第二位线，可操作地连接W 用于控制第二存储节点；其特征在于第一和第二位线之间的数据依赖导电路径，其由存储 元件存储的数据来控制。
[0016] 在优选配置中，数据依赖导电路径包括两个MOS晶体管（MDR和MAR)，其形成两个 位线之间的、并由第 一和第二节点中的一者或另一者来控制的数据依赖导电路径。
[0017] 优选地，所述MOS晶体管中的第一MOS晶体管直接连接至位线炬LB)，并经由两个 MOS晶体管中的第二MOS晶体管连接至第一位线炬LA)，其中，第二MOS晶体管包括可操作 地连接至读取字线的栅极。
[0018] 可替换地，数据依赖导电路径可W包括形成两个位线之间的数据依赖导电路径的 两个NMOS晶体管（MDR和MAR)。
[0019] 在另一替换中，数据依赖导电路径可W包括形成两个位线之间的数据依赖导电路 径的两个PMOS晶体管。
[0020] 可替换地，数据依赖导电路径可W包括形成两个位线之间的数据依赖导电路径的 NMOS和PMOS晶体管的混合。
[0021] 有利地，第一访问控制晶体管连接至第一位线炬LA)W用于写入至第一位线 炬LA)，第二访问控制晶体管连接至第二位线炬LB)W用于写入至第二位线炬LB)。
[0022]优选地，第一访问控制晶体管连接至第一电压线（VSS)，W及第二访问控制晶体管 连接至第一电压线（VSS)，并且进一步包括第一开关，其在所述位线中的第一位线的控制下 启用和禁用至第一电压线（VSS)的连接，W及第二开关，其在所述位线中的第二位线的控 制下启用和禁用至第一电压线（VSS)的连接。
[0023] 有利地，第一开关包括在第一电压线（VS巧与第一存储节点之间的第一开关晶体 管（MAX1)W及在第一电压线（VS巧之间的第二开关晶体管，W及其中，每个开关包括具有 栅极的晶体管，W及其中，第一开关晶体管的栅极连接至第一位线炬LA)，第二开关晶体管 的栅极连接至第二位线炬LB)。
[0024] 在一个配置中，提供连接在BLA线和第一访问控制晶体管之间的BLB控制开关W 及连接在BLB线和第二访问控制晶体管之间的BLA控制开关。
[0025] 有利地，BLB控制开关包括具有栅极的晶体管，W及其中，栅极连接至第一位线 炬LA)，W及其中，BLA控制开关包括具有连接至第二位线炬LB)的栅极的晶体管。
[0026] 在一个配置中，提供一对背靠背存储器单元，其共享公共的第一电压线和公共的 第二电压线，但具有单独的读取字线和单独的写入字线。
[0027] 优选地，W上配置包括第一和第二开关，W及其中，每个所述存储器单元包括第一 和第二访问控制晶体管（MAl，M3和M2,M4)，每个第一访问控制晶体管（MAl，M3)经由第 一开关（MAX1)连接至电压源（VSS)，每个第二访问控制晶体管（MA2，M4)经由第二开关连 接至电压源（VSS)。
[002引有利地，第一开关包括晶体管且包括连接至第一位线炬LA)的栅极，第二开关包 括具有连接至第二位线炬LB)的栅极的晶体管。
[0029] 优选地，存储器单元中的每一个包括第一和第二访问控制晶体管（MA1，M3 和M2，M4)，其中，第一访问控制晶体管各自经由第一开关（MAX1A)连接至第一位线 28炬LA)，每个第二访问控制晶体管（MA2，M4)经由第二开关连接至第二位线炬LB)。
[0030] 有利地，第一开关包括晶体管并且包括连接至第二位线炬LB)的栅极，W及其中， 第二开关晶体管包括连接至第一位线炬LA)的栅极。
【附图说明】
[0031] 现在将仅参考附图通过示例的方式更具体地描述本发明，其中：
[0032] 图1示出现有技术的标准6-晶体管存储器单元；
[0033] 图2示出现有技术的具有缓冲操作的8-晶体管存储器单元；
[0034] 图3示出现有技术的6-T存储器单元的块；
[0035] 图4示出现有技术的具有列选择线的SRAM单元；
[0036] 图5示出位线选择读取8-晶体管存储器单元；
[0037] 图6示出位线选择写入10-晶体管存储器单元的第一版本；
[003引图7示出位线选择写入10-晶体管存储器单元的第二版本；
[0039] 图8示出一对具有共享的写入使能装置的所述第一版本的单元；W及
[0040] 图9示出一对具有共享的写入使能装置的所述第二版本的单元。
【具体实施方式】
[0041] 现在参考图5,示出了一种配置，其表面上与标准8-t单元类似，但增加了读取字 线RWL。特别地，该配置包括存储器单位4,其具有存储元件6和另外的访问控制晶体管 18a、18b，存储元件6由跨越电压线16aVSS和16bVDD连接的两个背靠背反相器12a、12b 和14a、14b组成。访问控制晶体管18a、18b通过连接至写入字线22的示意性地在20 (WWL) 处示出的字线控制来开启，W用于形成单元数据存储节点24、26(N1和N2)与外部位线28、 30炬LA和BLB)之间的导电路径。写入至单元通过W下方式来实现：将高电压施加至两个位 线28、30炬LA或BLB)中的一者，同时将低电压施加至另一者，之后将写入字线22(WWL)驱 动为高W激活存取路径，其允许保持在位线28、30炬LA和BLB)上的电压电平W克服存储元 件6的状态。写入字线22 (WWL)之后被驱动为低W断开将其数据存储保持在新状态的存储 器单元6。
[0042]该单元的设计的一个关键部分是NMOS下拉晶体管12a、14a(MN1和MN2)、NMOS访 问控制装置18a、18b(MA1和MA2)W及PMOS上拉装置12b、14b(MP1和MP2)的驱动强度比； 访问控制装置18a、18b(MAl、M2)需要相对于上拉装置12b、14b(MPl和MP2)足够大W保证 单元状态在写入期间被重写，但是不能（相对于下拉装置）太大W致单元6在读取期间变 得超负荷和不稳定，由此导致所存储的数据值丢失。
[0043] 读者可W理解，图5的设计不具有单独的读取位线，并且更关键地包括数据感测 装置40MDR，其不是连接至电压源线16a(VS巧，而是连接至第二位线30炬LB)并间接连接至 第一位线28炬LA)。读取字线44 (RWL)连接W驱动读取访问装置42 (MAR)的栅极42g，读取 访问装置42将数据感测装置40(MDR)连接至位线28炬LA)。该配置意味着当通过将读取 字线44 (RWL)驱动为高来进行读取时，单元6本身不对位线28或30炬LA、BLB)施加任何影 响，而是根据存储元件6的状态形成两个位线之间的数据依赖导电路径46。之后，读取操作 通过W下方式来进行；对位线28、30炬LA、BLB)中的一个从外部施加一些电压改变，并在另 一个上检测该信号的存在或不存在；例如，将位线28炬LA)拉低并测试W查看位线30炬LB) 是否跟随。该有效地使用位线本身来确定特定单元是否被访问来用于读取，而不是使用另 外的列选择信号。该特征对在提交时所要求保护的本发明来说是重要的，并且对图5-9所 示的所有实施例是共有的。
[0044] 图5中的设计示出了形成两个位线之间的数据依赖导电路径的两个NMOS装置40、 42 (MDR和MR)。尽管该对于优化传统的感测方案（其中位线通常被保持为高）是最明智 的选择，但该些装置可W可替换地WPMOS装置实现，或者原则上通过两者的任意组合（包 括对RWL控制的适当修改）来实现。所有该些可能的变型在表1中予W总结。
[0045] 表1 ;在位线选择读取单元中的MR和MDR装置的可能变型
[0046]
[0047] 化U是当BLA被上拉至V孤并且MAR和MDR都开启时在BLB上的电压电平。化d 是当BLA被下拉至0V并且MR和MDR都开启时在BLB上的电压电平。
[0048] 如上所述，在读取操作期间在位线 之间的数据依赖导电路径的创建有效完成了列 选择操作，其使用位线本身的状态来确定列是否有效。使用位线的状态来选择用于访问的 单独的列的该原理可W进一步扩展至增加两个额外晶体管的写入操作。图6中示出了一个 该样的实施例。在该设计中，并非写入字线22(WWL)经由访问控制装置18a、18b(MAl、MA2) 与位线28、30炬LA、BLB)禪合至单元6内，而是根据BLA和BLB中的哪一个为高来启动存储 节点24、26中的一侧或另一侧上的下拉路径。使用该单元与传统操作的一个显著不同是所 有不活动位线的默认状态应该为低，由此关闭通过MAX1和MAX2的路径并断开未选择列上 的所有单元。在图6的特定配置中，第一访问控制晶体管18a连接至第一电压线16a(VS巧， 第二访问控制晶体管18b连接至第一电压线16a(VS巧并进一步包括第一开关50a，W在所 述位线中的第一位线的控制下启用和禁用至第一电压线16a(VS巧的连接，W及包括第二 开关50b，W在所述位线中的第二位线的控制下启用和禁用至第一电压线16a(VS巧的连 接。开关50a、5化可W包括晶体管50a、50b，其包括栅极50ag、5化g，且第一开关晶体管50a 的栅极50ag连接至第一位线28炬LA)，而第二开关晶体管50bg的栅极50bg连接至第二位 线30炬LB)。数据依赖导电路径46包括形成两个位线28、30之间的数据依赖导电路径的两 个MOS装置40、42 (MDR和MR)，其根据需要由第一和第二节点24、26中的一个或另一个控 审IJ。在该特定配置中，MOS装置40直接连接至第二位线30炬LB)并且经由两个MOS装置中 的第二MOS装置42连接至第一位线28炬LA)，第二MOS装置42包括栅极42g，其可操作地 连接至读取字线44W诸如控制位线28、30炬LA、BLB)之间的连接。
[0049] 图6中的位线选择读取装置被示出为PMOS，其是用于默认低位线感测方案的最自 然的选择，因为PMOS装置将在所选择单元的数据路径开启的情况下在读取期间将BLB-直 拉至上轨道。然而，该选择不是强制性的，并且可W容易地构思出具有两阶段感测过程的使 用NMOS装置的感测方案，其中，在读取操作的第一阶段，BLA被首先拉高，BLB保持浮动，之 后，BLB被猜位为低，BLA上的驱动被释放，BLA的状态被测试W查看其是否经由所选择的单 元放电。
[0050] 图7中示出了该原理的一个可替换实施例。操作和性能与前一实施例相同，除了 写入路径凭借高位线被下拉至低位线（而不是VSS轨道）。尽管相比前一版本没有提供性 能优势，但该选择可能使布局更有效率。图7的特定配置包括连接在BLA线上的访问控制 晶体管18a与第一节点24之间的BLB控制开关60a、W及连接在BLB线上的访问控制晶体 管28b与第二访问控制晶体管节点26之间的BLA控制开关60b。优选地，所述BLB控制开 关60a包括具有栅极60ag的晶体管，且所述栅极60ag连接至第一位线28炬LA)，所述BLA 控制开关6化包括具有连接至第二位线30炬LB)的栅极60bg的晶体管。
[0化1] 在W上版本中，写入和读取路径本质上是分离的，因而原则上，位线选择写入技术 可W与来自传统8-t单元的缓冲读取路径一起使用（然而牺牲了读取功率节省）。而且，在 两个版本中，至18a(MAl)和巧0a，60a)MAXl装置（W及类似地18b(MA2)和50b，60b(MAX2)) 的栅极连接是可互换的，并且交换该些可W根据布局限制来允许同一列上的若干单元6之 间的晶体管的共享。针对每个单元版本的该样的示例在图8和9中示出。
[0化2] 图8的配置提供一对背靠背存储器单元6a、6b，其可W共享公共的第一电压线 16a和公共的第二电压线1化但是具有单独的读取字线44a、44b和单独的写入字线22a、 2化。第一和第二访问控制晶体管18a、18c和18b、18d(MAl，MA3和MA2，MA4)被提供W使 得第一访问控制晶体管18a、18c(MAl，M3)中的每一个经由第一开关连接至第一电压源 16a(VSS)，第一开关是例如第一开关晶体管50a(MAXI)的形式，第二访问控制晶体管18b、 18d(MA2，M4)中的每一个经由第二开关连接至电压源16a(VSS)，第二开关是例如第二开 关晶体管巧化）的形式。优选地，所述第一开关晶体管50a包括连接至第一位线28炬LA) 的栅极50ag，第二开关晶体管5化包括连接至第二位线30炬LB)的栅极50bg。
[0053] 图8的配置示出存储器阵列中在同一列但在不同的相邻行上的一对单元6a、化。 单元对的操作与每个独立单元的操作相同，但整个阵列中的16aVSS电压轨道W及整个列 中的位线28、30炬LA，BLB)的共用性允许用于写入操作的数据依赖访问控制晶体管50a、 5化(MAXLMAX2)在两个存储器单元6a、化之间共享，由此减少单元对所需的晶体管的整体 数量并潜在地节省面积。通常，位线28、30上的电压将被驱动为低，由此关闭MAX1和MAX2， 并将列中的所有单元与至VSS的写入下拉路径隔离。为了将数据写入至单元6a、6b中的 一者，位线28、30炬LA，BLB)中的一个被驱动为高W开启所需的数据依赖访问控制晶体管 (MAX1和MAX2中的一个）。根据两个单元中的哪一个被选择用于写入操作来将写入字线 22a、2化(WWLLWWL2)中的一个驱动为高，进而开启该单元的经由MAX1和MAX2中的一个的 下拉路径，由此促使其存储节点进入所需状态。
[0054] 图9的配置与图8的不同之处在于，第一访问控制晶体管18a、18c中的每一个现 在经由BLB控制开关50al连接至第一位线28炬LA)，第二访问控制晶体管18b、18d经由 BLA控制开关50bl连接至第二位线30炬LB)。优选地，第一开关包括晶体管50al，其包括 连接至第二位线30炬LB)的栅极50alg，第二开关包括晶体管50bl，其包括连接至第一位线 28炬LA)的栅极50blg。
[0055] 图9的配置示出存储器阵列中在同一列但在不同的相邻行上的一对单元6a、6b。 单元对的操作与每个独立单元的操作相同，但整个列中的位线28、30炬LA，BLB)的共用性 允许用于写入操作的数据依赖访问控制晶体管50al、5化UMAX1，MAX2)在两个存储器单元 6a、化之间共享，由此减少单元对所需的晶体管的整体数量并潜在地节省面积。通常，位线 28、30上的电压都将被驱动为低，由此关闭MAX1和MAX2,并将列中的所有单元与位线28、30 隔离。为了将数据写入至单元6a、化中的一者，位线28、30炬LA，BLB)中的一个被驱动为高 W开启所需的数据依赖访问控制晶体管（MAX1和MAX2中的一个），而保持另一位线被驱动 为低。根据两个单元中的哪一个被选择用于写入操作来将写入字线22a、2化(WWL1，WWL2) 中的一个驱动为高，进而开启该单元的经由MAX1和MAX2中的一个至低位线的写入路径，由 此促使其存储节点进入所需状态。
[0056] 可W理解，上述单独的项目可W单独使用或者与图中所示或说明书中描述的其他 项目组合使用，在彼此相同的句子或彼此相同的图中提到的项目不需要相互组合使用。另 夕F，表达"部件"可W根据需要由致动器或系统或装置代替。另外，对"包括"或"包含"的任 何引用不意于W任何方式进行限制，并且读者应该据此解释说明书和权利要求书。
[0化7] 本领域技术人员可W理解，上述发明可W应用于SRAM、非易失性闪速存储器和 DRAM。
【主权项】
1. 一种存储器单位（4)，包括： a) 存储元件（6)，包括一对背靠背反相器（12a, 12b和14a, 14b)， 其分别具有第一和第 二存储访问节点（24, 26); b) 第一和第二电压线（VSS, VDD 16a, 16b)，所述一对背靠背反相器（12a, 12b和 14a, 14b)跨越所述第一和第二电压线（VSS, VDD 16a, 16b)连接； c) 第一访问控制晶体管（18a)，连接至所述第一存储节点（24); d) 第二访问控制晶体管（18b)，连接至所述第二存储节点（26); e) 写入字线（22)，连接至所述第一访问控制晶体管（18a)上的栅极（ISgl)和所述第 二访问控制晶体管（18b)上的栅极（18g2); f) 第一位线（28)，可操作地连接以用于控制所述第一存储节点（24); g) 第二位线（30)，可操作地连接以用于控制所述第二存储节点（26); 其特征在于所述第一和第二位线（28, 30)之间的数据依赖导电路径（46)，其由所述存 储元件（6)存储的数据来控制。2. 根据权利要求1所述的存储器单位（4)，其中，所述数据依赖导电路径46包括两个 MOS晶体管（40, 42) (MDR和MAR)，其形成两个位线（28, 30)之间的、并由第一和第二节点中 的一者或另一者来控制的数据依赖导电路径。3. 根据权利要求2所述的存储器单位（4)，其中，所述MOS晶体管（40)中的第一MOS 晶体管直接连接至位线（30) (BLB)，并经由所述两个MOS晶体管中的第二MOS晶体管（44) 连接至所述第一位线（28) (BLA)，以及其中，所述第二MOS晶体管（42)包括可操作地连接至 读取字线（44)的栅极（42g)。4. 根据权利要求1所述的存储器单位（4)，其中，所述数据依赖导电路径（46)包括形 成两个位线（28, 30)之间的数据依赖导电路径的两个NMOS晶体管（40, 42) (MDR和MAR)。5. 根据权利要求1所述的存储器单位（4)，其中，所述数据依赖导电路径（46)包括形 成两个位线（28, 30)之间的数据依赖导电路径的两个PM0S。6. 根据权利要求1所述的存储器单位（4)，其中，所述数据依赖导电路径（46)包括形 成两个位线（28, 30)之间的数据依赖导电路径的NMOS和PMOS晶体管的混合。7. 根据权利要求1-5中任一项所述的存储器单位（4)，其中，所述第一访问控制晶体管 (18a)连接至所述第一位线（28) (BLA)以用于写入至所述第一位线（28) (BLA)，所述第二 访问控制晶体管（18b)连接至所述第二位线（30) (BLB)以用于写入至所述第二位线（30) (BLB)〇8. 根据权利要求1-5中任一项所述的存储器单位（4)，其中，所述第一访问控制晶体 管（18a)连接至所述第一电压线（16a) (VSS)，以及所述第二访问控制晶体管（18b)连接至 所述第一电压线（16a) (VSS)，并且进一步包括第一开关（50a)，其在所述位线中的第一位 线（28)的控制下启用和禁用至所述第一电压线（16a) (VSS)的连接，以及第二开关（50b)， 其在所述位线中的第二位线（30)的控制下启用和禁用至所述第一电压线（16a) (VSS)的连 接。9. 根据权利要求7所述的存储器单位（4)，其中，所述第一开关（50)包括在所述第一 电压线（16a) (VSS)与所述第一存储节点（24)之间的第一开关晶体管（50a) (MXl)以及 在所述第一电压线（16a) (VSS)之间的第二开关晶体管（50b)，以及其中，每个开关包括具 有栅极（50ag，50bg)的晶体管（50a，50b)，以及其中，所述第一开关晶体管（50a)的栅极 (50ag)连接至所述第一位线（28) (BLA)，所述第二开关晶体管（50bg)的栅极（50bg)连接 至所述第二位线（30) (BLB)。10. 根据权利要求1-5中任一项所述的存储器单位（4)，包括连接在所述BLA线和所述 第一访问控制晶体管（18a)之间的BLB控制开关（60a)以及连接在所述BLB线和所述第二 访问控制晶体管（18b)之间的BLA控制开关（60)。11. 根据权利要求9所述的存储器单位（4)，其中，所述BLB控制开关（60a)包括具有 栅极（60ag)的晶体管，以及其中，所述栅极（60ag)连接至所述第一位线（28) (BLA)，以及 其中，所述BLA控制开关60b包括具有连接至所述第二位线30 (BLB)的栅极（60bg)的晶体 管。12. 根据权利要求8所述的存储器单位（4)，包括一对背靠背存储器单元（6a，6b)，其共 享公共的第一电压线（16a)和公共的第二电压线（16b)，但具有单独的读取字线（44a，44b) 和单独的写入字线（22a，22b)。13. 根据权利要求11所述的存储器单位（4)，包括第一和第二开关（50a，50b)，以及 其中，所述存储器单元中的每一个包括第一和第二访问控制晶体管（18a，18c和18b，18d) (MA1，MA3和MA2，MA4)，所述第一访问控制晶体管（18a，18c) (MA1，MA3)中的每一个经 由所述第一开关50a(MXl)连接至所述电压源（16a) (VSS)，所述第二访问控制晶体管 (18b，18d) (M2, MA4)中的每一个经由所述第二开关（50b)连接至所述电压源（16a) (VSS)。14. 根据权利要求12所述的存储器单位（4)，其中，所述第一开关包括具有连接至所述 第一位线（28) (BLA)的栅极（50ag)的晶体管（50a)，所述第二开关包括具有连接至所述第 二位线（30) (BLB)的栅极（50bg)的晶体管（50b)。15. 根据权利要求11所述的存储器单位（4)，其中，所述存储器单元中的每一个包括第 一和第二访问控制晶体管（18a，18c和18b，18d) (MA1，MA3和MA2，MA4)，其中，所述第一访问 控制晶体管（18a，18c)各自经由第一开关（50al) (MAXlA)连接至所述第一位线28 (BLA)，所 述第二访问控制晶体管（18b, 18d) (MA2，MA4)中的每一个经由第二开关（50bl)连接至所述 第二位线（30) (BLB)。16. 根据权利要求14所述的存储器单位（4)，其中，所述第一开关（50al)包括晶体管 并且包括连接至所述第二位线（30) (BLB)的栅极（50alg)，以及其中，所述第二开关晶体管 (50bl)包括连接至所述第一位线（28) (BLA)的栅极（50blg)。
【专利摘要】本发明提供一种存储器单位(4)，包括：存储元件(6)，包括一对背靠背反相器(12a,12b和14a,14b)，其分别具有第一和第二存储访问节点(24,26)；第一和第二电压线(VSS,VDD 16a,16b)，所述一对背靠背反相器(12a,12b和14a,14b)跨越第一和第二电压线(VSS,VDD 16a,16b)连接；第一访问控制晶体管(18a)，连接至第一存储节点(24)；第二访问控制晶体管(18b)，连接至第二存储节点(26)；写入字线(22)，连接至第一访问控制晶体管(18a)上的栅极(18g1)和第二访问控制晶体管(18b)上的栅极(18g2)；第一位线(28)，可操作地连接以用于控制所述节点(24)；第二位线(30)，可操作地连接以用于控制所述节点(26)；其中，提供第一和第二位线(28,30)之间的数据依赖导电路径(46)。
【IPC分类】G11C11/412
【公开号】CN104885158
【申请号】CN201380061632
【发明人】A·皮克林
【申请人】苏尔格有限公司
【公开日】2015年9月2日
【申请日】2013年11月15日
【公告号】US20150294714, WO2014080184A1
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