用于双图案微影术的金属密度分布的制作方法
用于双图案微影术的金属密度分布的制作方法
【技术领域】
[0001]技术领域总体上涉及用于双图案微影术的金属密度分布，且更具体地说，涉及用于双图案微影术金属密度分布的电力轨架构。
[0002]发明背景
[0003]半导体工业旨在在较小的芯片面积上制造具有越来越高的半导体器件密度的集成电路，以实现更大的功能和降低制造成本。这种对大规模集成的期望已经导致电路尺寸和器件特征的持续缩小。减小结构大小例如场效应晶体管中的栅极长度和导电线宽度的能力受微影性能的影响。
[0004]对于传统的光刻系统，辐射通过掩模或标线提供或被其反射以在半导体晶片上形成图像。一般来说，该图像被聚焦在晶片上以使材料(例如光阻剂材料)层曝光和图案化。接着，光阻剂材料被用于在半导体晶片的一个或多个层中界定掺杂区域、沉积区域、蚀刻区域或其它结构和特征。光阻剂材料还可以界定与半导体器件的金属层相关联的导电线或导电垫。另外，光阻剂材料可以界定隔离区域、晶体管栅极或其它晶体管结构和元件。
[0005]多个曝光/图案化工艺使用两个或更多个光刻子工艺和两个或更多个光掩模，并且可以用于形成极小和紧凑特征的图案。对于光刻工艺中所使用的给定波长和透镜孔径，光掩模上的线之间的间距或距离必须大于一定量。
[0006]间距或线间隔的向下缩放最终受光刻工具的实际性能限制。因此，某些设计规则通常被用来检查所需半导体器件特征的可行性和可制造性。例如，设计规则检查(DRC)方法可以应用于识别在导电迹线例如局部互连件的建议布局中潜在的引脚到引脚和/或引脚到线违规。因此，如果该建议布局包括对于特定光刻工具来说太短的引脚到引脚或引脚到线间距，那么在不将一些导电迹线短接在一起的情况下可能无法使用该建议布局来制造器件。在各种光刻工艺中还可以对重叠或缝合长度加以限制。缝合长度是存在于两个光掩模上的重叠图案化区域的长度。
[0007]另外，曝光剂量平衡(通过各个光掩模的光量的平衡)影响制造期间对临界尺寸线宽的工艺控制。不平衡曝光剂量可以导致过窄或过宽的线并导致短线或不期望的间隙或空隙。例如，典型设计可以包括被称为电力轨的大导电区域，电力轨提供电流给该设计的功能单元或从该设计的功能单元提供电流。电力轨通常在单个掩模上图案化且因此朝在具有电力轨的光掩模上的更高剂量密度分布产生大的歪斜。该歪斜所导致的工艺控制降低导致印刷产品可能包括与所需设计相差很大的特征和线。
发明概要
[0008]在一些实施方案中，一种方法包括将整体图案分解成包括电力轨基底图案的第一掩模图案和第二掩模图案，以及在第二掩模图案上产生与第一掩模图案的电力轨基底图案至少部分对准的电力轨嵌入物图案。
[0009]在一些实施方案中，提供了一种非暂时性计算机可读介质，其存储用来被计算机系统的至少一个处理器执行的控制逻辑。该控制逻辑包括包含代码和数据结构的指令，用来将整体图案分解成包含电力轨基底图案的第一掩模图案和包含多个互连件图案的第一互连件图案的第二掩模图案，确定电力轨图案和第一互连件图案之间的距离，以及在第二掩模图案上产生基于该距离并与第一掩模图案的电力轨基底图案至少部分对准的电力轨嵌入物图案。
[0010]在一些实施方案中，提供了一种制造半导体的方法。所述方法包括:提供半导体晶片；提供包括具有电力轨基底图案的第一图像的第一光刻掩模；将第一图像转移到晶片上；提供包括具有电力轨嵌入物图案的第二图像的第二光刻掩模，所述电力轨嵌入物图案被设置成在第一光刻掩模的电力轨基底图案内对准；将第二图像转移到晶片上；使用转移图像作为蚀刻掩模在晶片中蚀刻多个沟槽；以及将导电材料沉积在晶片的沟槽中以印刷电力轨。
[0011]在一些实施方案中，提供了一种包含具有第一层的半导体的装置。所述第一层是通过这样的工艺而产生:提供包括具有电力轨基底图案的第一图像的第一光刻掩模；将第一图像转移到晶片上；提供包括具有电力轨嵌入物图案的第二图像的第二光刻掩模，所述电力轨嵌入物图案被设置成在第一光刻掩模的电力轨基底图案内对准；将第二图像转移到晶片上；使用转移图像作为蚀刻掩模在晶片中蚀刻多个沟槽；以及将导电材料沉积在晶片的沟槽中以印刷电力轨。
[0012]附图简述
[0013]本文所公开的实施方案的优点将容易被了解，同时通过在结合附图考虑时参考以下详细描述变得更好理解，其中:
[0014]图1A是根据一些实施方案的整体掩模图案的简化方框图；
[0015]图1B是根据一些实施方案的掩模图案的简化方框图；
[0016]图1C是根据一些实施方案的掩模图案的简化方框图；
[0017]图2A是根据一些实施方案的掩模图案的简化方框图；
[0018]图2B是根据一些实施方案的掩模图案的简化方框图；
[0019]图3A是根据一些实施方案的电力轨图案的简化方框图；
[0020]图3B是根据一些实施方案的掩模图案的简化方框图；
[0021]图3C是根据一些实施方案的掩模图案的简化方框图；
[0022]图4是根据一些实施方案的装置的简化方框图；
[0023]图5A是根据一些实施方案的整体掩模图案的简化方框图；
[0024]图5B是根据一些实施方案的掩模图案的简化方框图；
[0025]图5C是根据一些实施方案的掩模图案的简化方框图；
[0026]图6A是根据一些实施方案的掩模图案的简化方框图；
[0027]图6B是根据一些实施方案的掩模图案的简化方框图；
[0028]图7A是根据一些实施方案的整体掩模图案的简化方框图；
[0029]图7B是根据一些实施方案的掩模图案的简化方框图；
[0030]图7C是根据一些实施方案的掩模图案的简化方框图；
[0031]图8A是根据一些实施方案的整体掩模图案的简化方框图；
[0032]图8B是根据一些实施方案的掩模图案的简化方框图；
[0033]图8C是根据一些实施方案的掩模图案的简化方框图；
[0034]图9A是根据一些实施方案的整体掩模图案的简化方框图；
[0035]图9B是根据一些实施方案的掩模图案的简化方框图；
[0036]图10是说明根据实施方案的方法的流程图；以及
[0037]图11是说明根据实施方案的方法的流程图。
[0038]详细描述
[0039]以下详细描述的性质仅仅是例示性且无意限制应用和使用。如本文中所使用，字词〃例示性〃意指〃用作实例、例子或说明"。因此，在本文中被描述为〃例示性〃的任何实施方案不一定要被视为相比于其它实施方案是优选或有利的。本文所描述的所有实施方案都是例示性实施方案，其被提供用来使得本领域技术人员能够创作或使用所公开的实施方案而不是限制由权利要求书所限定的本公开的范围。另外，无意受先前的技术领域、背景、简单概要、以下详细描述中或针对任何具体实施方案或计算机系统所呈现的任何明示或暗示的理论束缚。
[0040]在这个文献中，诸如第一和第二等的关系术语可以仅用于区别一个实体或动作与另一个实体或动作，而不一定要求或暗示这类实体或动作间的任何实际的这种关系或顺序。除非由权利要求语言明确限定，否则诸如〃第一 〃、〃第二 〃、〃第三〃等的数字顺序仅表示多个中的不同单个且不暗示任何次序或顺序。另外，以下描述是指"连接"或"耦合〃在一起的元件或特征。如本文中所使用，〃连接〃可以指一个元件/特征被直接接合到另一个元件/特征(或与另一个元件/特征直接连通)，且不一定是以机械方式。同样地，〃親合"可以指一个元件/特征被直接或间接接合到另一个元件/特征(或与另一个元件/特征直接或间接连通)，且不一定是以机械方式。然而，应该理解，尽管两个元件在下文中可以被描述为〃连接〃，但是这些元件可以被〃耦合〃，且反之亦然。因此，尽管本文所示出的方框图描绘了元件的实例配置，但是额外的介入元件、器件、特征或组件可以存在于实际实施方案中。
[0041]最终，为了简明起见，与计算机系统有关的传统技术和组件和计算机系统的其它功能方面(以及系统的个别操作组件)可能未在本文中详细描述。另外，本文中包含的各个图中所示出的连接线意在表示各种元件之间的实例功能关系和/或物理耦合。应该注意，许多替代或附加的功能关系或物理连接可以存在于本文所公开的实施方案中。
[0042]在一些实施方案中，提供了一种改进的曝光剂量制造方法和半导体产品。通过结合附图所进行的后续详细描述和附加权利要求，本发明的其它期望特征和特点将变得明显O
[0043]在半导体器件的制造期间使用光刻法和各种光刻技术。这类技术可以用于在半导体晶片上形成光阻剂材料的图案，其中这类图案限定待被形成、处理或加工的特征、区和/或区域的边界。例如，光刻可以被用来限定电力轨、局部互连件、活性半导体区域、栅极结构、侧壁间隔物、蚀刻掩模、离子植入掩模等的布局。就这一点来说，典型的光刻系统采用辐射源、光学器件(例如，透镜、反光镜或液体例如水)、掩模和供接受光刻的晶片用的平台。这样的光刻系统被配置成将提供在掩模上的图案或图像转移到晶片的目标材料或表面上。
[0044]光阻剂层是在晶片的期望目标材料上形成。 目标材料可以是绝缘层、导电层、阻挡层或待蚀刻、掺杂、处理、加工或成层的任何目标材料。例如，目标材料可以是但不限于:多晶硅；硅化物材料；硬掩模层，例如氮化硅材料；抗反射涂层；或任何适合的导体、半导体或绝缘材料。光阻剂层可以包括适于微影应用的各种光阻剂材料、组合物或化学物。光阻剂层被选择来响应于从辐射源发出的电磁辐射而进行光化学反应，以及对电磁辐射具有充分的透射度以允许光阻剂层的有用图案化。适用于光阻剂层的材料可以包括基质材料或树月旨、敏化剂或抑制剂以及溶剂等等。光阻剂层可以是化学增强的正型或负型基于有机的光阻剂。光阻剂层还可以是含硅光阻剂。例如，光阻剂层可以是基于丙烯酸酯的聚合物、基于脂环族的聚合物、基于酚的聚合物或其它合适的材料。
[0045]对于本文所描述的各个实施方案，光阻剂材料层可以使用任何合适技术例如旋涂沉积，在目标材料或半导体器件结构层上形成。给定光阻剂层的厚度是根据具体微影技术来选择，以例如用于真空紫外线(VUV)微影术、深紫外线(DUV)微影术和/或极远紫外线(EUV)微影术(使用例如波长为193nm、157nm、126nm或13.4nm的曝光)。就这一点来说，特定光阻剂层可以具有在15-1000nm范围内的厚度，优选的厚度在50_500nm的范围内。
[0046]光刻系统所用的光学器件被适当配置，用来将辐射图案(即，被提供在掩模上的图案或图像修饰的来自辐射源的辐射)聚焦和导引至光阻剂层上。在一些实施方案中，该掩模是二元掩模，其包含透明或半透明衬底(例如，玻璃或石英)以及位于其上的不透明或图案化层。该不透明层提供与待被投射到光阻剂层上的所需电路图案、特征或器件相关的图案或图像。在一些实施方案中，该衬底可以具有限定与所需电路图案有关的透明图案或图像的不透明层。在一些实施方案中，该掩模可以是衰减相移掩模、交替相移掩模或其它类型的掩模。
[0047]现在参照图1A，根据一些实施方案说明了整体掩模图案100的简化方框图。整体掩模图案100 —般是集成电路的计算机生成表示。整体掩模图案100可以在用于使用金属双图案微影术制造集成电路的建模和模拟环境中制作。可以使用各种双图案技术，例如微影-蚀刻、微影-蚀刻-蚀刻(LELEE)、微影-蚀刻、微影-蚀刻或微影-冷冻-微影-蚀刻工艺。LELEE在氧化物层上形成氮化物层，形成第一光阻剂图案，使用第一光阻剂图案蚀刻氮化物层，随后形成第二光阻剂图案，使用第二光阻剂图案蚀刻氮化物层，且然后使用氮化物层中的蚀刻图案作为蚀刻掩模来蚀刻氧化物层，这些将参照图11在下文中加以描述。LFLE工艺形成第一光阻剂层，使第一光阻剂层曝光和显影，冷冻第一光阻剂层，用第二光阻剂层涂覆第一光阻剂图案，使第二光阻剂层曝光和显影，且然后蚀刻晶片。在一些实施方案中，使用其它微影工艺和两个以上的光掩模。
[0048]整体掩模图案100表示半导体器件层例如〃M1〃或金属一层上的特征布局。整体掩模图案100的图案被分解成如图1B中所示的第一掩模图案102以及如图1C中所示的第二掩模图案104。掩模图案102、104可以并入光掩模中并作为微影工艺的部分在一个或多个抗蚀剂上分别曝光，以在半导体器件的单层上印刷最终图案。掩模图案可以表示用于微影工艺的任何类型的掩模，例如正型光掩模或负型光掩模。
[0049]掩模图案102、104可以在模拟环境下设计或建模且可以使用不同的颜色来显示。例如，第一掩模图案102包括由模拟环境中的蓝色表示的图像或图案，且第二掩模图案104包括由模拟环境中的粉色表示的图像或图案。粉色和蓝色图案在整体掩模图案100中的分布影响使用第一掩模图案102和第二掩模图案104制造的集成电路的曝光剂量和临界尺寸控制。
[0050]整体掩模图案100包括单元110、内部部分112、第一电力轨图案114和第二电力轨图案116。单元110限定半导体器件层的可重复单元。例如，单元110可以包括I/O逻辑、混合信号逻辑、数字库逻辑、具有周期性电力总线轨的静态随机存取存储器或其它数字逻辑。单元110的边界是由第一边缘120、第二边缘122、第三边缘124和第四边缘126限定。第一边缘120与第二边缘122平行并隔开。第三边缘124与第四边缘126平行并隔开。第一和第二边缘120、122与第三和第四边缘124、126垂直，以限定矩形单元110。在所提供的实例中，第一边缘120平分第一电力轨图案114，且第二边缘122平分第二电力轨图案116。
[0051]内部部分112包括多个金属线或互连件图案128、129、130、132。所述互连件图案限定集成电路上用来布置导电区域以电连接集成电路的各个组件的位置。内部部分112中可以包含任何数量或大小的互连件。内部部分112的互连件图案128、129、130、132被分解成第一掩模图案102上的第一内部图案112A和第二掩模图案104上的第二内部图案112B。互连件图案128、129被分解到第一掩模图案102上的第一内部图案112A上，而互连件图案130、132被分解到第二掩模图案104上的第二内部图案112B上。第二内部图案112B的互连件图案130、132与电力轨图案114、116的距离可以不同。例如，互连件图案130与第一电力轨图案114相隔第一距离134，而互连件图案132与第一电力轨图案114相隔小于该第一距离的第二距离135。
[0052]第一电力轨图案114被分解成第一掩模图案102上的基底图案136以及第二掩模图案104上的嵌入物图案138。电力轨图案114是将被印刷在集成电路上以提供电力给单元110的元件或从其返回电力的导电材料的设计。基底图案136的形状一般是矩形，且纵向边界由单元110的第三边缘124和第四边缘126限制。在所提供的实例中，沿着基底图案136的横向，单元110的第一边缘120居中于基底图案136。基底图案136的横向宽度可以根据单元110的电流要求来选择。
[0053]嵌入物图案138包括窄嵌入物138A和宽嵌入物138B。一般来说，窄嵌入物138A和宽嵌入物138B在整体掩模图案100中覆盖基底图案136以改善曝光剂量平衡。第一掩模102上的图案和第二掩模104上的图案的允许重叠或缝合长度可以受各种微影技术下的设计规则限制。因此，通过将嵌入物图案138分成多个嵌入物138A-B，缝合长度重叠可以减小，从而促进设计规则顺应性。窄嵌入物138A和宽嵌入物138B之间的选择由电力轨114与内部图案112B的最近互连件130、132之间的距离来确定，这将在下文中予以解释。应该了解，可以包含任何数量的嵌入物138A-B，且它们可以具有其它长度和宽度。在所提供的实例中，嵌入物的形状一般是矩形。窄嵌入物138A各自具有具有第一边缘140A、第二边缘142A、第三边缘144A和第四边缘146A。宽嵌入物138B各自具有具有第一边缘140B、第二边缘142B、第三边缘144B和第四边缘146B。单元110的第一边缘120居中于嵌入物138A-B的第一边缘140A-B和第二边缘142A-B的每个。边缘140A-B、142A-B与嵌入物138A-B的横向平行。窄嵌入物138A的边缘140A、142A的长度小于宽嵌入物138B的边缘140B、142B的长度。第一边缘140A-B各自与各个相邻的第二边缘142A-B隔开，以使得相邻嵌入物138A-B之间具有间隙。间隙大小等于或大于用于第二掩模104的微影工艺的最小间距。
[0054]第三边缘144A-B和第四边缘146A-B与电力轨图案114的纵向平行。窄嵌入物138A的第三和第四边缘144A、146A比宽嵌入物138B的第三和第四边缘144B、146B更接近单元110的第一边缘120。边缘146B和掩模104的与宽嵌入物138B纵向对准的最近互连件130之间的距离等于或大于用于掩模104的最小间距。类似地，窄嵌入物138A的第四边缘146A和掩模104的与窄嵌入物138A纵向对准的最近互连件132之间的距离等于或大于用于掩模104的最小间距。当制造合并有整体掩模图案100的集成电路时，嵌入物图案138在基底图案136的区域内图案化，以促进曝光剂量平衡以及改进工艺控制和临界尺寸一致性。
[0055]第二电力轨图案116被分解成第一掩模图案102上的基底图案160以及第二掩模图案104上的嵌入物图案162。基底图案160的形状一般是矩形，且纵向边界由单元110的第三边缘124和第四边缘126限制。在所提供的实例中，沿着基底图案160的横向，单元110的第二边缘122居中于基底图案160。嵌入物图案162包括窄嵌入物162A和宽嵌入物162B。窄嵌入物162A和宽嵌入物162B的选择大体上类似于第一电力轨图案114的嵌入物138A-B的选择，参照与第二电力轨图案116相邻的互连件。
[0056]现在参照图2A和2B，根据一些实施方案说明了第一掩模102’和第二掩模104’。如图2A中所示的第一掩模图案102’和如图2B中所示的第二掩模图案104’大体上类似于第一掩模图案102和第二掩模图案104，其中相同的数字是指相同的组件。第一掩模图案102’和第二掩模图案104’可结合产生如图1A中所示的整体图案100。第一掩模图案102’包括用于第一电力轨图案114的基底图案136和用于第二电力轨图案116的嵌入物 图案162。第二掩模图案104’包括用于第一电力轨图案114的嵌入物图案138和用于第二电力轨图案116的基底图案160。
[0057]现在参照图3A，根据一些实施方案说明了电力轨图案114’。电力轨图案114’分解成如图3B中所示的第一掩模图案102"和如图3C中所示的第二掩模图案104"。电力轨图案114’分解成第一掩模图案102〃上的基底图案136和第二掩模图案104〃上的嵌入物图案138’。嵌入物图案138’包括位于第二掩模图案104〃上的多个嵌入物180A-G。嵌入物180A-B形成第一窄嵌入物图案182，嵌入物180C-E形成宽嵌入物图案184，且嵌入物180F-G形成第二窄嵌入物图案186。应该了解，可以选择其它数量和宽度的输入图案以改善曝光剂量平衡和符合缝合长度设计规则。
[0058]现在参照图4，简化方框图说明了根据一些实施方案的装置200。装置200包括具有金属层202的半导体器件201。在所提供的实例中，金属层202是包括第一单元204A、第二单元204B、第三单元204C和第四单元204D的层。单元204A-D可以使用例如包括第一掩模图案102和第二掩模图案104的光刻掩模印刷在金属层202上，这将在下文中参照图11加以描述。单元204A-D具有第一边缘210A-D、第二边缘212A-D、第三边缘214A-D和第四边缘216A-D。第一单元204A和第二单元204B被布置成使得第一单元204A的第四边缘216A与第二单元204B的第三边缘214B对准。第三单元204C和第四单元204D被〃翻转〃和〃镜像化〃。换句话说，第三单元204C和第四单元204D的第一边缘210C-D与第一单元204A和第二单元204B的第一边缘210A-B共线。单元204A-D各自包括使用互连件图案
128、129、130、132印刷的互连件217，这将在下文中参照图11加以描述。
[0059]金属层202还包括第一电力轨218、第二电力轨220和第三电力轨222。电力轨218、220、222包括已经通过双图案微影术使用包括电力轨基底图案(例如，图1B的基底图案136)的第一光掩模和包括电力轨嵌入物基底图案(例如，图1C的嵌入物图案138或图3C的嵌入物图案138’)的第二光掩模形成的导电材料。在所提供的实例中，金属层202是通过如下所述的图11中所说明的方法而产生。
[0060]通过图11中所说明的制造工艺步骤来产生金属层202赋予了最终产品独特的结构特点。例如，改进了金属层202上的临界尺寸的一致性。另外，当与仅在一个掩模上图案化的电力轨相比时，使用第一电力轨114图案印刷的电力轨可以具有由于多个蚀刻工艺而包含"阶梯式"或多个水平或深度的沟槽的不同横截面。例如，硬掩模层可以曝光于其中嵌入物图案覆盖基底轨道图案的多个蚀刻工艺，这可以在嵌入物图案的位置处产生阶梯式沟槽。另外，当相邻单元包含在不同掩模上图案化的电力轨图案时(例如，如下所述的图8A-C、图9A-B)，电力轨上可以存在由掩模错位所引起的轻微位移，所述掩模错位可以用扫描电子显微镜看到。
[0061]现在参照图5A、5B和5C，根据一些实施方案说明了表示半导体器件的金属层布局的整体掩模图案500。整体掩模图案500分解成如图5B中所示的第一掩模图案502以及如图5C中所示的第二掩模图案504。整体掩模图案500包括单元510、内部部分512、第一电力轨图案514和第二电力轨图案516。单元510的边界是由第一边缘520、第二边缘522、第三边缘524和第四边缘526限定。第一边缘520与第二边缘522平行并隔开。第三边缘524与第四边缘526平行并隔开。第一和第二边缘520、522与第三和第四边缘524、526垂直，以限定矩形单元510。
[0062]第一电力轨图案514分解成第一掩模图案502上的基底图案536以及第二掩模图案504上的嵌入物图案538。沿着第一电力轨图案514的横向，单元510的第一边缘520居中于基底图案536和嵌入物图案。基底图案536的形状一般是矩形，并且纵向边界由单元510的第三边缘524和第四边缘526限制。嵌入物图案538的形状一般是矩形，并且纵向边界由单元510的第三边缘524和第四边缘526限制。嵌入物图案538沿第一电力轨图案514的横向的宽度小于基底图案536沿该横向的宽度。
[0063]第二电力轨图案516分解成第一掩模图案502上的基底图案536以及第二掩模图案504上的嵌入物图案538。沿着第二电力轨图案516的横向，单元510的第二边缘522居中于第二电力轨图案516的图案536、538。
[0064]现在参照图6A和6B，根据一些实施方案说明了第一掩模图案502’和第二掩模图案504’。第一掩模图案502’和第二掩模图案504’类似于第一掩模图案502和第二掩模图案504，其中相同的数字是指相同的组件。例如，第一掩模图案502’和第二掩模图案504’是从整体掩模图案500分解而来。然而，第一掩模图案502’包括用于第一电力轨图案514的基底图案536和用于第二电力轨图案516的嵌入物图案538。因此，第二掩模图案504’包括用于第一电力轨图案514的嵌入物图案538和用于第二电力轨图案516的基底图案536。
[0065]现在参照图7A、7B和7C，简化方框图说明了根据一些实施方案的整体掩模图案600。整体掩模图案600分解成如图7B中所示的第一掩模图案601以及如图7C中所示的第二掩模图案602。整体掩模图案600包括第一单元604A、第二单元604B、第三单元604C和第四单元604D。单元604A-D各自包括如上文参照单元110所述的内部部分112。
[0066]单元604A-D各自包括第一电力轨图案610和第二电力轨图案612。电力轨图案610,612的形状一般是矩形且被设置在单元604A-D中每个的端部。第一单元604A和第二单元604B的第一和第二电力轨图案610、612在第一掩模图案601上图案化，且第三单元604C和第四单元604D的第一和第二电力轨图案610、612在第二掩模图案602上图案化。
[0067]单元604A-D的电力轨图案610、612重叠形成第一电力轨618、第二电力轨620和第三电力轨622。第一电力轨618包括第一单元604A的第一电力轨图案610和第二单元604B的第一电力轨图案610。第二电力轨620包括第一单元604A和第二单元604B的第二电力轨图案612以及第三单元604C和第四单元604D的第一电力轨图案610。第一掩模图案601上的第二轨道图案612与第二掩模图案602上的第一轨道图案610在缝合部分616处重叠。缝合部分616的大小可以被选择来考虑微影工艺的印刷变化，以降低当在微影工艺中印刷整体掩模图案600时第一轨道图案610和第二轨道图案612间具有间隙的风险。第三电力轨622包括第三单元604C和第四单元604D的第二轨道图案612。
[0068]现在参照图8A、8B和8C，简化方框图说明了根据一些实施方案的整体掩模图案600’。整体掩模图案600’类似于整体掩模图案600，其中相同的数字是指相同的组件。整体掩模图案600’分解成如图SB中所示的第一掩模图案601’以及如图SC中所示的第二掩模图案602’。
[0069]第一单元604A和第四单元604D的第一和第二电力轨图案610、612在第一掩模图案601’上图案化，且第二单元604B和第三单元604C的第一和第二电力轨图案610、612在第二掩模图案602’上图案化。第一和第二掩模图案601’、602’的图案610、612重叠，形成第一缝合图案670和第二缝合图案672。第一缝合图案670和第二缝合图案672是"L"形并被仅包括第二掩模图案602’上的图案610、612的间隙部分674分开。整体掩模图案图案600’可以例如在微影工艺的缝合规则不限制使用缝合图案670、672时使用。
[0070]现在参照图9A和9B，简化方框图说明了根据一些实施方案的整体掩模图案600"。整体掩模图案600"类似于整体掩模图案600’，其中相同的数字是指相同的组件。整体掩模图案600"分解成如图9B中所示的第一掩模图案601"和第二掩模图案602’。第一掩模图案601〃包括分别邻接第一和第四单元604A、604D的第一和第二电力轨610、612的第一平铺叠加物680和第二平铺叠加物682。整体掩模图案600〃可以例如在微影工艺的缝合规则不限制使用缝合图案670、672且第一掩模图案601〃上的附加图案化可期望用来改善曝光剂量平衡时使用。
[0071]本文所描述的例示性多掩模解决方法使用至少两个掩模在半导体器件结构上进行多重图案化程序。就这点来说，图10是说明掩模生成工艺700的一个例示性实施方案的流程图，所述工艺700可以被执行以形成用在半导体制造工艺中的一组掩模图案。针对工艺700所进行的各个步骤可以通过软件、硬件、固件或其任何组合来进行。在实践中，工艺700的部分可以由被适当配置成执行具有计算机可读和/或处理器可执行的指令的适当软件程序的一个或多个计算设备、计算机系统或处理硬件来完成，所述指令在被执行时引起主计算器件或处理器实施所述步骤。例如，工艺700可以 并入或集成到适合与半导体器件设计一起使用的计算机辅助设计应用、适用于半导体器件设计的设计规则检查应用等中。应该了解，工艺700可以包括任何数量的额外或替代步骤，图10中所示出的步骤不需要按所示顺序进行，且工艺700可以并入具有本文未详细描述的附加功能的更全面程序或工艺中。另外，工艺700的一些实施方案可以省略图10中所说明的步骤中的一个或多个(只要保留了整体功能即可)。
[0072]工艺700可以开始于在步骤702中获得、制作或提供整体所需掩模图案的初始设计。在一些CAD部署中，步骤702可以提供表示所需掩模图案的初步数据，其中该初步数据指示由整体掩模图案所界定的特征的布局、尺寸、布置、定向和相对定位(使用很好理解的任何合适的参照或坐标系统)。这个实例预期了对应于图1A中所示的整体图案100的特征的制作。因此，步骤702可以提供、获得或存储指示电力轨114、116和互连件128、129、130、132的所需布局的数据。
[0073]在所提供的实施方案中，工艺700使用LELEE程序。因此，在步骤704中，整体图案被分解成包含电力轨基底图案的第一掩模图案以及第二掩模图案。尽管这个实例将整体掩模图案分解成第一组件掩模图案和第二组件掩模图案，但是可以生成任何数量的组件掩模图案。例如，整体图案100可以分解成第一掩模图案102和第二掩模图案104的内部图案112b部分。这两种掩模图案上的特征是〃负型〃的，因为在半导体衬底上形成的光阻剂材料的最终图案将包括具有对应于掩模特征的轮廓的间隔或孔洞。换句话说，在图1B和图1C中所有出现掩模特征之处都将缺少光阻剂材料。
[0074]工艺700确定电力轨与第二掩模图案上的互连件之间的距离。该距离可以在沿着电力轨纵向的各个位置被确定。例如，工艺700可以确定距离134、135。
[0075]在步骤708中，工艺700基于所确定的距离在第二掩模上产生嵌入物图案。例如，方法700可以基于距离134、135在窄嵌入物138八和宽嵌入物1388之间选择。工艺700可以与用来确定组件掩模图案中存在引脚到引脚和/或引脚到线违规的合适的设计规则检查(DRC)程序联用。因此，步骤708可以由适当的处理硬件来执行，所述处理硬件使用适当的DRC应用、程序或算法来分析指示组件掩模图案的数据。工艺700然后可以保存对应于可以用于产生/制作光刻掩模的掩模图案的数据。这些掩模然后被用来在半导体器件的制造期间形成某些半导体器件特征。就这点来说，下文参照图11描述了一种例示性制造工艺。
[0076]图11说明了可以用来制造具有改进的特征尺寸一致性的半导体器件的工艺800的流程图。为了简单和一致起见，这种制造工艺800使用上文在微影-蚀刻-微影-蚀亥Ij-蚀刻(LELEE)工艺中的两个光刻掩模。因此，本文所描述的例示性制造工艺800可以用于在半导体器件结构例如装置200的半导体器件201上制作器件特征。
[0077]在步骤810中，提供半导体晶片。该半导体晶片可以包括在半导体材料上形成的集成电路的各个层。所述层包括集成电路的图案化层、绝缘层和在绝缘材料上形成的硬掩模材料。半导体材料可以是通常用在半导体工业中的硅材料，例如，相对纯的硅以及与其它元素例如锗、碳等混合的硅。在一些实施方案中，半导体材料可以是锗、砷化镓等等。
[0078]绝缘材料是金属将沉积到其中来形成电力轨和互连件的层。绝缘材料可以是任何合适的材料，例如氧化物材料。例如，氧化物材料可以是正硅酸四乙酯(TEOS)氧化物、高密度等离子体氧化物等。绝缘层是使用例如适当的沉积技术例如化学气相沉积(CVD)、低压CVD (LPCVD)、等离子体增强CVD (PECVD)、大气压CVD (APCVD)、物理气相沉积(PVD)、原子层沉积(ALD)等形成。硬掩模材料可以是任何合适的材料，例如氮化物材料。例如，硬掩模材料可以是氮化硅、碳化硅、掺氧碳化硅、掺氮碳化硅、掺氧氮化硅、掺碳氮化硅以及掺杂氧和碳的氮化娃。
[0079]在步骤812下，提供了具有电力轨基底图案的第一掩模。例如，可以提供包含具有电力轨基底图案136的掩模图案102的光刻掩模。然后在步骤814、816和818中，将第一掩模的图像转移至晶片中。包含电力轨基底图案的第一掩模的图像在步骤814中在放置于硬掩模材料上的第一光阻剂上显影，且该光阻剂在步骤816中显影。第一掩模图像然后在步骤818中被蚀刻到晶片中。例如，所述显影的第一光阻剂可以被用作蚀刻掩模，以将第一掩模的图像蚀刻到晶片的硬掩模材料中。可以使用合适的化学和/或物理蚀刻技术和蚀刻化学，包括但不限于:基于氟的等离子体蚀刻；反应离子蚀刻；基于氟的化学蚀刻，或者氩和氧。
[0080]在步骤820中，提供了具有电力轨嵌入物图案的第二掩模。例如，可以提供包括具有嵌入物图案138的掩模图案104的光刻掩模。然后在步骤822、824和826中，将第二掩模的图像转移至晶片中。在所提供的实例中，包含电力轨嵌入物图案的第二掩模的图像在步骤822中被曝光在晶片上的第二光阻剂上，且该第二光阻剂在步骤824中显影。第二掩模图像然后在步骤826中被蚀刻到晶片中。例如，所述显影的第二光阻剂可以被用作蚀刻掩模，以将第一掩模的图像蚀刻到晶片的硬掩模材料中。尽管蚀刻化学物被选择用来主要蚀刻氮化物材料而不是氧化物材料，但下方的氧化物绝缘层被蚀刻步骤818和826轻微蚀亥IJ。因此，在电力轨的嵌入物图案覆盖基底图案的区域可以包括阶梯式横截面，其中氧化物绝缘层被选择用来蚀刻氮化物掩模材料的蚀刻化学物蚀刻两次。
[0081]在步骤830中，沟槽被蚀刻到晶片中。例如，可以使用硬掩模材料作为蚀刻掩模来将组合图像蚀刻到绝缘层中。所述蚀刻可以受绝缘层下方的蚀刻终止材料例如另一氮化物层的限制。在一些实施方案中，使用不同的微影工艺，它们可以包括不同数量的对应于所使用的特定多图案微影工艺的蚀刻步骤、冷冻步骤或其它合适的步骤和技术。
[0082]在步骤820中沉积导电材料以印刷整体掩模图案。例如，对应于第一掩模102和第二掩模104的图像的所述蚀刻沟槽可以被金属材料填充，以形成电力轨114和互连件128、
129、130、132。在一些实施方案中，所述沟槽被导电材料完全填充。在一些实施方案中，制造工艺800〃过填充〃所述沟槽，产生了一些覆盖绝缘材料层的覆层材料。在一些实施方案中，所述导电材料是使用例如CVD工艺、溅射工艺等沉积的金属材料(例如，钨材料、铜材料等)。当沟槽被过填充时，制造工艺800使用例如化学机械抛光程序来移除导电材料的覆层部分，所述化学机械抛光程序在绝缘材料层的上表面已经曝光后停止。因此，导电材料的曝光表面与绝缘材料层的曝光表面大体上共面。
[0083]包含在计算机可读存储介质上的代表计算机系统和/或其部分的数据结构可以是数据库或其它数据结构，其可以被程序读取并直接或间接地用于制造包括该计算机系统的硬件。例如，所述数据结构可以是利用高级设计语言(HDL)例如Verilog或VHDL进行的硬件功能的行为级描述或寄存器传输级(RTL)描述。所述描述可以被综合工具读取，该综合工具可以综合所述描述以产生包含来自综合库的门列表的网表。所述网表包括还表不包括计算机系统的硬件的功能的一组门。所述网表然后可以进行布局和布线，用于产生描述待应用于掩模的几何形状的数据集。所述掩模然后可以用在各种半导体制造步骤中来产生对应于计算机系统的一个或多个半导体电路。或者，计算机可读存储介质上的数据库可以是如所需的网表(具有或不具有综合库)或数据集或图形数据系统(GDS) II数据。
[0084]图10中所说明的方法可以受存储在非暂时性计算机可读存储介质中并被计算机系统的至少一个处理器执行的指令支配。图10中所示出的各个操作可以对应于存储在非暂时性计算机存储器或计算机可读存储介质中的指令。在各个实施方案中，非暂时性计算机可读存储介质包括磁盘或光盘存储设备、固态存储设备例如闪存或其它一个或多个非易失性存储设备。包含存储在非暂时性计算机可读存储介质上的代码和数据结构的计算机可读指令可以呈源代码、汇编语言代码、目标代码或可被一个或多个处理器解释和/或执行的其它指令格式。
[0085]所提供的系统和方法具有促进大工艺窗口和临界尺寸一致性的若干有利属性。因此，可以实现提高的芯片级产量以及改进的单元布置和信号互连件着色的灵活性。另外，一致性可以提高包含根据本公开的各个实施方案的计算机系统的性能和可制造性。
[0086]本文已经以说明性方式描述了实施方案，而且应该理解已经使用的术语本质上意图为描述性而不是限制性用词。显然地，许多改动和变化根据上面的教示是可能的。各种实施方式可以不如同本文所具体描述的那样来实践，但是属于所附权利要求的范围内。
【主权项】
1.一种方法，其包括: 将整体电力轨图案分解成包含电力轨基底图案的第一掩模图案和第二掩模图案；以及 在所述第二掩模图案上产生与所述第一掩模图案的所述电力轨基底图案至少部分对准的电力轨嵌入物图案。2.根据权利要求1所述的方法，其中分解所述整体图案包括将所述电力轨基底图案分解到所述第一掩模图案上的第一电力轨的区域中以及将所述电力轨基底图案分解到所述第一掩模图案上的第二电力轨的区域中，且其中产生所述电力轨嵌入物图案包括在所述第 二掩模图案上的所述第一电力轨的所述区域处产生所述电力轨嵌入物图案以及在所述第二掩模图案上的所述第二电力轨的所述区域处产生所述嵌入物图案。3.根据权利要求1所述的方法，其中分解所述整体图案包括将所述电力轨基底图案分解到所述第一掩模图案上的第一电力轨的区域中以及将所述电力轨基底图案分解到所述第二掩模图案上的第二电力轨的区域中，且其中产生所述电力轨嵌入物图案包括在所述第二掩模图案上的所述第一电力轨的所述区域处产生所述电力轨嵌入物图案以及在所述第一掩模图案上的所述第二电力轨的所述区域处产生所述嵌入物图案。4.根据权利要求1所述的方法，其还包括基于所述电力轨图案与在所述第二掩模图案中图案化的单元特征之间的距离来选择所述电力轨嵌入物图案的嵌入物的尺寸。5.根据权利要求1所述的方法，其中分解所述整体图案包括将所述整体图案的互连件图案分解在所述第一掩模图案与所述第二掩模图案之间，且其中产生所述电力轨嵌入物图案包括基于所述电力轨图案与所述第二掩模图案上的最近互连件图案之间的距离来产生所述电力轨嵌入物图案。6.根据权利要求1所述的方法，其中提供所述整体图案包括提供包括多个单元图案的所述整体图案，所述多个单元图案各自包括所述电力轨图案的一部分，且其中分解所述整体图案包括将所述电力轨图案分解成部分设置在所述单元图案的每个中的电力轨基底图案，且其中产生所述电力轨嵌入物图案包括产生沿着所述电力轨图案的纵向隔开的多个嵌入物。7.根据权利要求6所述的方法，其还包括基于所述多个嵌入物的每个嵌入物与所述第二掩模图案上的最近互连件图案之间的横向距离来选择所述多个嵌入物的每个嵌入物的尺寸，所述最近互连件图案与尺寸待被选择的所述多个嵌入物的各自嵌入物纵向对准。8.根据权利要求1所述的方法，其还包括基于所述第一掩模图案与所述第二掩模图案之间的曝光剂量歪斜来选择所述嵌入物图案的大小。9.根据权利要求1所述的方法，其中产生所述嵌入物图案包括产生嵌入物，所述嵌入物延伸所述电力轨图案的纵向的全长且延伸小于所述电力轨图案的横向的全宽。10.根据权利要求1所述的方法，其中产生所述嵌入物图案还包括产生沿着所述电力轨的横向隔开的多个嵌入物，以符合微影工艺的缝合规则。11.根据权利要求1所述的方法，其还包括:制作包括所述第一掩模图案的第一光刻掩模和制作包括所述第二掩模图案的第二光刻掩模。12.根据权利要求1所述的方法，其还包括使用所述第一光刻掩模和所述第二光刻掩模来制造半导体器件。13.—种非暂时性计算机可读介质，其存储用来被计算机系统的至少一个处理器执行的控制逻辑，所述控制逻辑包含指令用来: 将整体图案分解成包含电力轨基底图案的第一掩模图案和包含多个互连件图案的第一互连件图案的第二掩模图案； 确定所述电力轨图案和所述第一互连件图案之间的距离；以及 在所述第二掩模图案上产生基于所述距离并与所述第一掩模图案的所述电力轨基底图案至少部分对准的电力轨嵌入物图案。14.根据权利要求13所述的计算机可读介质，其中所述控制逻辑包括将所述电力轨基底图案分解到所述第一掩模图案上的第一电力轨的区域中以及将所述电力轨基底图案分解到所述第一掩模图案上的第二电力轨的区域中的指令，且其中所述控制逻辑包括在所述第二掩模图案上的所述第一电力轨的所述区域处产生所述电力轨嵌入物图案以及在所述第二掩模图案上的所述第二电力轨的所述区域处产生所述嵌入物图案的指令。15.根据权利要求13所述的计算机可读介质，其中所述控制逻辑包括将所述电力轨基底图案分解到所述第一掩模图案上的第一电力轨的区域中以及将所述电力轨基底图案分解到所述第二掩模图案上的第二电力轨的区域中的指令，且其中所述控制逻辑包括在所述第二掩模图案上的所述第一电力轨的所述区域处产生所述电力轨嵌入物图案以及在所述第一掩模图案上的所述第二电力轨的所述区域处产生所述嵌入物图案的指令。16.根据权利要求13所述的计算机可读介质，其中所述控制逻辑包括基于所述电力轨图案与在所述第二掩模图案中图案化的单元特征之间的距离来选择所述电力轨嵌入物图案的嵌入物的尺寸的指令。17.根据权利要求13所述的计算机可读介质，其中所述控制逻辑包括提供包括多个单元图案的所述整体图案的指令，所述多个单元图案各自包括所述电力轨图案的一部分，且其中所述控制逻辑包括将所述电力轨图案分解成部分设置在所述单元图案的每个中的电力轨基底图案的指令，且其中所述控制逻辑包括产生沿着所述电力轨图案的纵向隔开的多个嵌入物的指令。18.根据权利要求17所述的计算机可读介质，其中所述控制逻辑包括基于所述多个嵌入物的每个嵌入物与所述第二掩模图案上的最近互连件图案之间的横向距离来选择所述多个嵌入物的每个嵌入物的尺寸的指令，所述最近互连件图案与尺寸待被选择的所述多个嵌入物的各自嵌入物纵向对准。19.根据权利要求13所述的计算机可读介质，其中所述控制逻辑包括基于所述第一掩模图案与所述第二掩模图案之间的曝光剂量歪斜来选择所述嵌入物图案的大小的指令。20.根据权利要求13所述的计算机可读介质，其中所述控制逻辑包括产生嵌入物的指令，所述嵌入物延伸所述电力轨图案的纵向的全长且延伸小于所述电力轨图案的横向的全宽。21.根据权利要求13所述的计算机可读介质，其中所述控制逻辑包括产生沿着所述电力轨的横向隔开的多个嵌入物以符合微影工艺的缝合规则的指令。22.一种制造半导体的方法，其包括: 提供半导体晶片； 提供第一光刻掩模，所述第一光刻掩模包括具有电力轨基底图案的第一图像； 将所述第一图像转移到所述晶片上； 提供第二光刻掩模，所述第二光刻掩模包括具有电力轨嵌入物图案的第二图像，所述电力轨嵌入物图案被设置成在所述第一光刻掩模的所述电力轨基底图案内对准； 将所述第二图像转移到所述晶片上； 使用所述转移图像作为蚀刻掩模在所述晶片中蚀刻多个沟槽；以及 将导电材料沉积在所述晶片的所述沟槽中以印刷电力轨。23.根据权利要求22所述的方法，其中提供所述半导体晶片还包括提供具有绝缘层和设置在所述绝缘层上的硬掩模层的半导体晶片；且其中转移所述第一图像还包括: 使所述第一光刻掩模的所述第一图像在设置于所述晶片上的第一光阻剂上曝光； 使所述第一光阻剂显影，以形成包括所述电力轨基底图案的第一蚀刻掩模；以及 使用所述第一蚀刻掩模将所述第一图像蚀刻到所述硬掩模层中。24.根据权利要求23所述的方法，其中转移所述第二图像还包括: 使所述第二光刻掩模的所述第二图像在设置于所述晶片上的第二光阻剂上曝光； 使所述第二光阻剂显影，以形成包括所述嵌入物电力轨基底图案的第二蚀刻掩模；以及 使用所述第二蚀刻掩模将所述第二图像蚀刻到所述硬掩模层中。25.根据权利要求24所述的方法，其中在所述晶片中蚀刻所述多个沟槽包括使用所述硬掩模层作为硬蚀刻掩模来蚀刻所述绝缘层。26.一种装置，其包括具有第一层的半导体，所述第一层是通过如下所述的工艺产生: 提供第一光刻掩模，所述第一光刻掩模包括具有电力轨基底图案的第一图像； 将所述第一图像转移到所述晶片上； 提供第二光刻掩模，所述第二光刻掩模包括具有电力轨嵌入物图案的第二图像，所述电力轨嵌入物图案被设置成在所述第一光刻掩模的所述电力轨基底图案内对准； 将所述第二图像转移到所述晶片上； 使用所述转移图像作为蚀刻掩模在所述晶片中蚀刻多个沟槽；以及 将导电材料沉积在所述晶片的所述沟槽中以印刷电力轨。27.根据权利要求26所述的装置，其中所述第一层包括绝缘材料和导电材料，且其中所述第一层还通过如下项而产生: 使所述第一光刻掩模的所述第一图像在设置于所述晶片上的第一光阻剂上曝光； 使所述第一光阻剂显影，以形成包括所述电力轨基底图案的第一蚀刻掩模；以及 使用所述第一蚀刻掩模将所述第一图像蚀刻到硬掩模层中。28.根据权利要求27所述的装置，其中所述第一层还通过如下项而产生: 使所述第二光刻掩模的所述第二图像在设置于所述晶片上的第二光阻剂上曝光； 使所述第二光阻剂显影，以形成包括所述嵌入物电力轨基底图案的第二蚀刻掩模；以及 使用所述第二蚀刻掩模将所述第二图像蚀刻到所述硬掩模层中。29.根据权利要求27所述的装置，其中所述第一层是还通过使用所述硬掩模层作为硬蚀刻掩模来蚀刻所述绝缘层而产生。30.根据权利要求26所述的装置，其中所述第一光刻掩模和所述第二光刻掩模结合形成包括多个单元图案的整体图案，所述多个单元图案各自包括整体电力轨图案的一部分，且其中所述电力轨基底图案被部分设置在所述单元图案的每个中，且其中所述电力轨嵌入物图案包括沿着所述电力轨图案的纵向隔开的多个嵌入物。
【专利摘要】提供了方法、计算机可读介质和装置。一种方法包括且所述计算机可读介质被配置成将整体图案分解成包括电力轨基底图案的第一掩模图案和第二掩模图案，以及在所述第二掩模图案上产生与所述第一掩模图案的所述电力轨基底图案至少部分对准的电力轨嵌入物图案。所述装置是使用由所述方法产生的光刻掩模通过光刻法产生。
【IPC分类】H01L21/027
【公开号】CN104885193
【申请号】CN201380061885
【发明人】理查德·舒尔茨, 欧麦德·洛瓦尼, 查尔斯·汤
【申请人】超威半导体公司
【公开日】2015年9月2日
【申请日】2013年11月25日
【公告号】EP2926364A1, US20140145342, WO2014085299A1
【技术领域】
[0001]技术领域总体上涉及用于双图案微影术的金属密度分布，且更具体地说，涉及用于双图案微影术金属密度分布的电力轨架构。
[0002]发明背景
[0003]半导体工业旨在在较小的芯片面积上制造具有越来越高的半导体器件密度的集成电路，以实现更大的功能和降低制造成本。这种对大规模集成的期望已经导致电路尺寸和器件特征的持续缩小。减小结构大小例如场效应晶体管中的栅极长度和导电线宽度的能力受微影性能的影响。
[0004]对于传统的光刻系统，辐射通过掩模或标线提供或被其反射以在半导体晶片上形成图像。一般来说，该图像被聚焦在晶片上以使材料(例如光阻剂材料)层曝光和图案化。接着，光阻剂材料被用于在半导体晶片的一个或多个层中界定掺杂区域、沉积区域、蚀刻区域或其它结构和特征。光阻剂材料还可以界定与半导体器件的金属层相关联的导电线或导电垫。另外，光阻剂材料可以界定隔离区域、晶体管栅极或其它晶体管结构和元件。
[0005]多个曝光/图案化工艺使用两个或更多个光刻子工艺和两个或更多个光掩模，并且可以用于形成极小和紧凑特征的图案。对于光刻工艺中所使用的给定波长和透镜孔径，光掩模上的线之间的间距或距离必须大于一定量。
[0006]间距或线间隔的向下缩放最终受光刻工具的实际性能限制。因此，某些设计规则通常被用来检查所需半导体器件特征的可行性和可制造性。例如，设计规则检查(DRC)方法可以应用于识别在导电迹线例如局部互连件的建议布局中潜在的引脚到引脚和/或引脚到线违规。因此，如果该建议布局包括对于特定光刻工具来说太短的引脚到引脚或引脚到线间距，那么在不将一些导电迹线短接在一起的情况下可能无法使用该建议布局来制造器件。在各种光刻工艺中还可以对重叠或缝合长度加以限制。缝合长度是存在于两个光掩模上的重叠图案化区域的长度。
[0007]另外，曝光剂量平衡(通过各个光掩模的光量的平衡)影响制造期间对临界尺寸线宽的工艺控制。不平衡曝光剂量可以导致过窄或过宽的线并导致短线或不期望的间隙或空隙。例如，典型设计可以包括被称为电力轨的大导电区域，电力轨提供电流给该设计的功能单元或从该设计的功能单元提供电流。电力轨通常在单个掩模上图案化且因此朝在具有电力轨的光掩模上的更高剂量密度分布产生大的歪斜。该歪斜所导致的工艺控制降低导致印刷产品可能包括与所需设计相差很大的特征和线。
发明概要
[0008]在一些实施方案中，一种方法包括将整体图案分解成包括电力轨基底图案的第一掩模图案和第二掩模图案，以及在第二掩模图案上产生与第一掩模图案的电力轨基底图案至少部分对准的电力轨嵌入物图案。
[0009]在一些实施方案中，提供了一种非暂时性计算机可读介质，其存储用来被计算机系统的至少一个处理器执行的控制逻辑。该控制逻辑包括包含代码和数据结构的指令，用来将整体图案分解成包含电力轨基底图案的第一掩模图案和包含多个互连件图案的第一互连件图案的第二掩模图案，确定电力轨图案和第一互连件图案之间的距离，以及在第二掩模图案上产生基于该距离并与第一掩模图案的电力轨基底图案至少部分对准的电力轨嵌入物图案。
[0010]在一些实施方案中，提供了一种制造半导体的方法。所述方法包括:提供半导体晶片；提供包括具有电力轨基底图案的第一图像的第一光刻掩模；将第一图像转移到晶片上；提供包括具有电力轨嵌入物图案的第二图像的第二光刻掩模，所述电力轨嵌入物图案被设置成在第一光刻掩模的电力轨基底图案内对准；将第二图像转移到晶片上；使用转移图像作为蚀刻掩模在晶片中蚀刻多个沟槽；以及将导电材料沉积在晶片的沟槽中以印刷电力轨。
[0011]在一些实施方案中，提供了一种包含具有第一层的半导体的装置。所述第一层是通过这样的工艺而产生:提供包括具有电力轨基底图案的第一图像的第一光刻掩模；将第一图像转移到晶片上；提供包括具有电力轨嵌入物图案的第二图像的第二光刻掩模，所述电力轨嵌入物图案被设置成在第一光刻掩模的电力轨基底图案内对准；将第二图像转移到晶片上；使用转移图像作为蚀刻掩模在晶片中蚀刻多个沟槽；以及将导电材料沉积在晶片的沟槽中以印刷电力轨。
[0012]附图简述
[0013]本文所公开的实施方案的优点将容易被了解，同时通过在结合附图考虑时参考以下详细描述变得更好理解，其中:
[0014]图1A是根据一些实施方案的整体掩模图案的简化方框图；
[0015]图1B是根据一些实施方案的掩模图案的简化方框图；
[0016]图1C是根据一些实施方案的掩模图案的简化方框图；
[0017]图2A是根据一些实施方案的掩模图案的简化方框图；
[0018]图2B是根据一些实施方案的掩模图案的简化方框图；
[0019]图3A是根据一些实施方案的电力轨图案的简化方框图；
[0020]图3B是根据一些实施方案的掩模图案的简化方框图；
[0021]图3C是根据一些实施方案的掩模图案的简化方框图；
[0022]图4是根据一些实施方案的装置的简化方框图；
[0023]图5A是根据一些实施方案的整体掩模图案的简化方框图；
[0024]图5B是根据一些实施方案的掩模图案的简化方框图；
[0025]图5C是根据一些实施方案的掩模图案的简化方框图；
[0026]图6A是根据一些实施方案的掩模图案的简化方框图；
[0027]图6B是根据一些实施方案的掩模图案的简化方框图；
[0028]图7A是根据一些实施方案的整体掩模图案的简化方框图；
[0029]图7B是根据一些实施方案的掩模图案的简化方框图；
[0030]图7C是根据一些实施方案的掩模图案的简化方框图；
[0031]图8A是根据一些实施方案的整体掩模图案的简化方框图；
[0032]图8B是根据一些实施方案的掩模图案的简化方框图；
[0033]图8C是根据一些实施方案的掩模图案的简化方框图；
[0034]图9A是根据一些实施方案的整体掩模图案的简化方框图；
[0035]图9B是根据一些实施方案的掩模图案的简化方框图；
[0036]图10是说明根据实施方案的方法的流程图；以及
[0037]图11是说明根据实施方案的方法的流程图。
[0038]详细描述
[0039]以下详细描述的性质仅仅是例示性且无意限制应用和使用。如本文中所使用，字词〃例示性〃意指〃用作实例、例子或说明"。因此，在本文中被描述为〃例示性〃的任何实施方案不一定要被视为相比于其它实施方案是优选或有利的。本文所描述的所有实施方案都是例示性实施方案，其被提供用来使得本领域技术人员能够创作或使用所公开的实施方案而不是限制由权利要求书所限定的本公开的范围。另外，无意受先前的技术领域、背景、简单概要、以下详细描述中或针对任何具体实施方案或计算机系统所呈现的任何明示或暗示的理论束缚。
[0040]在这个文献中，诸如第一和第二等的关系术语可以仅用于区别一个实体或动作与另一个实体或动作，而不一定要求或暗示这类实体或动作间的任何实际的这种关系或顺序。除非由权利要求语言明确限定，否则诸如〃第一 〃、〃第二 〃、〃第三〃等的数字顺序仅表示多个中的不同单个且不暗示任何次序或顺序。另外，以下描述是指"连接"或"耦合〃在一起的元件或特征。如本文中所使用，〃连接〃可以指一个元件/特征被直接接合到另一个元件/特征(或与另一个元件/特征直接连通)，且不一定是以机械方式。同样地，〃親合"可以指一个元件/特征被直接或间接接合到另一个元件/特征(或与另一个元件/特征直接或间接连通)，且不一定是以机械方式。然而，应该理解，尽管两个元件在下文中可以被描述为〃连接〃，但是这些元件可以被〃耦合〃，且反之亦然。因此，尽管本文所示出的方框图描绘了元件的实例配置，但是额外的介入元件、器件、特征或组件可以存在于实际实施方案中。
[0041]最终，为了简明起见，与计算机系统有关的传统技术和组件和计算机系统的其它功能方面(以及系统的个别操作组件)可能未在本文中详细描述。另外，本文中包含的各个图中所示出的连接线意在表示各种元件之间的实例功能关系和/或物理耦合。应该注意，许多替代或附加的功能关系或物理连接可以存在于本文所公开的实施方案中。
[0042]在一些实施方案中，提供了一种改进的曝光剂量制造方法和半导体产品。通过结合附图所进行的后续详细描述和附加权利要求，本发明的其它期望特征和特点将变得明显O
[0043]在半导体器件的制造期间使用光刻法和各种光刻技术。这类技术可以用于在半导体晶片上形成光阻剂材料的图案，其中这类图案限定待被形成、处理或加工的特征、区和/或区域的边界。例如，光刻可以被用来限定电力轨、局部互连件、活性半导体区域、栅极结构、侧壁间隔物、蚀刻掩模、离子植入掩模等的布局。就这一点来说，典型的光刻系统采用辐射源、光学器件(例如，透镜、反光镜或液体例如水)、掩模和供接受光刻的晶片用的平台。这样的光刻系统被配置成将提供在掩模上的图案或图像转移到晶片的目标材料或表面上。
[0044]光阻剂层是在晶片的期望目标材料上形成。 目标材料可以是绝缘层、导电层、阻挡层或待蚀刻、掺杂、处理、加工或成层的任何目标材料。例如，目标材料可以是但不限于:多晶硅；硅化物材料；硬掩模层，例如氮化硅材料；抗反射涂层；或任何适合的导体、半导体或绝缘材料。光阻剂层可以包括适于微影应用的各种光阻剂材料、组合物或化学物。光阻剂层被选择来响应于从辐射源发出的电磁辐射而进行光化学反应，以及对电磁辐射具有充分的透射度以允许光阻剂层的有用图案化。适用于光阻剂层的材料可以包括基质材料或树月旨、敏化剂或抑制剂以及溶剂等等。光阻剂层可以是化学增强的正型或负型基于有机的光阻剂。光阻剂层还可以是含硅光阻剂。例如，光阻剂层可以是基于丙烯酸酯的聚合物、基于脂环族的聚合物、基于酚的聚合物或其它合适的材料。
[0045]对于本文所描述的各个实施方案，光阻剂材料层可以使用任何合适技术例如旋涂沉积，在目标材料或半导体器件结构层上形成。给定光阻剂层的厚度是根据具体微影技术来选择，以例如用于真空紫外线(VUV)微影术、深紫外线(DUV)微影术和/或极远紫外线(EUV)微影术(使用例如波长为193nm、157nm、126nm或13.4nm的曝光)。就这一点来说，特定光阻剂层可以具有在15-1000nm范围内的厚度，优选的厚度在50_500nm的范围内。
[0046]光刻系统所用的光学器件被适当配置，用来将辐射图案(即，被提供在掩模上的图案或图像修饰的来自辐射源的辐射)聚焦和导引至光阻剂层上。在一些实施方案中，该掩模是二元掩模，其包含透明或半透明衬底(例如，玻璃或石英)以及位于其上的不透明或图案化层。该不透明层提供与待被投射到光阻剂层上的所需电路图案、特征或器件相关的图案或图像。在一些实施方案中，该衬底可以具有限定与所需电路图案有关的透明图案或图像的不透明层。在一些实施方案中，该掩模可以是衰减相移掩模、交替相移掩模或其它类型的掩模。
[0047]现在参照图1A，根据一些实施方案说明了整体掩模图案100的简化方框图。整体掩模图案100 —般是集成电路的计算机生成表示。整体掩模图案100可以在用于使用金属双图案微影术制造集成电路的建模和模拟环境中制作。可以使用各种双图案技术，例如微影-蚀刻、微影-蚀刻-蚀刻(LELEE)、微影-蚀刻、微影-蚀刻或微影-冷冻-微影-蚀刻工艺。LELEE在氧化物层上形成氮化物层，形成第一光阻剂图案，使用第一光阻剂图案蚀刻氮化物层，随后形成第二光阻剂图案，使用第二光阻剂图案蚀刻氮化物层，且然后使用氮化物层中的蚀刻图案作为蚀刻掩模来蚀刻氧化物层，这些将参照图11在下文中加以描述。LFLE工艺形成第一光阻剂层，使第一光阻剂层曝光和显影，冷冻第一光阻剂层，用第二光阻剂层涂覆第一光阻剂图案，使第二光阻剂层曝光和显影，且然后蚀刻晶片。在一些实施方案中，使用其它微影工艺和两个以上的光掩模。
[0048]整体掩模图案100表示半导体器件层例如〃M1〃或金属一层上的特征布局。整体掩模图案100的图案被分解成如图1B中所示的第一掩模图案102以及如图1C中所示的第二掩模图案104。掩模图案102、104可以并入光掩模中并作为微影工艺的部分在一个或多个抗蚀剂上分别曝光，以在半导体器件的单层上印刷最终图案。掩模图案可以表示用于微影工艺的任何类型的掩模，例如正型光掩模或负型光掩模。
[0049]掩模图案102、104可以在模拟环境下设计或建模且可以使用不同的颜色来显示。例如，第一掩模图案102包括由模拟环境中的蓝色表示的图像或图案，且第二掩模图案104包括由模拟环境中的粉色表示的图像或图案。粉色和蓝色图案在整体掩模图案100中的分布影响使用第一掩模图案102和第二掩模图案104制造的集成电路的曝光剂量和临界尺寸控制。
[0050]整体掩模图案100包括单元110、内部部分112、第一电力轨图案114和第二电力轨图案116。单元110限定半导体器件层的可重复单元。例如，单元110可以包括I/O逻辑、混合信号逻辑、数字库逻辑、具有周期性电力总线轨的静态随机存取存储器或其它数字逻辑。单元110的边界是由第一边缘120、第二边缘122、第三边缘124和第四边缘126限定。第一边缘120与第二边缘122平行并隔开。第三边缘124与第四边缘126平行并隔开。第一和第二边缘120、122与第三和第四边缘124、126垂直，以限定矩形单元110。在所提供的实例中，第一边缘120平分第一电力轨图案114，且第二边缘122平分第二电力轨图案116。
[0051]内部部分112包括多个金属线或互连件图案128、129、130、132。所述互连件图案限定集成电路上用来布置导电区域以电连接集成电路的各个组件的位置。内部部分112中可以包含任何数量或大小的互连件。内部部分112的互连件图案128、129、130、132被分解成第一掩模图案102上的第一内部图案112A和第二掩模图案104上的第二内部图案112B。互连件图案128、129被分解到第一掩模图案102上的第一内部图案112A上，而互连件图案130、132被分解到第二掩模图案104上的第二内部图案112B上。第二内部图案112B的互连件图案130、132与电力轨图案114、116的距离可以不同。例如，互连件图案130与第一电力轨图案114相隔第一距离134，而互连件图案132与第一电力轨图案114相隔小于该第一距离的第二距离135。
[0052]第一电力轨图案114被分解成第一掩模图案102上的基底图案136以及第二掩模图案104上的嵌入物图案138。电力轨图案114是将被印刷在集成电路上以提供电力给单元110的元件或从其返回电力的导电材料的设计。基底图案136的形状一般是矩形，且纵向边界由单元110的第三边缘124和第四边缘126限制。在所提供的实例中，沿着基底图案136的横向，单元110的第一边缘120居中于基底图案136。基底图案136的横向宽度可以根据单元110的电流要求来选择。
[0053]嵌入物图案138包括窄嵌入物138A和宽嵌入物138B。一般来说，窄嵌入物138A和宽嵌入物138B在整体掩模图案100中覆盖基底图案136以改善曝光剂量平衡。第一掩模102上的图案和第二掩模104上的图案的允许重叠或缝合长度可以受各种微影技术下的设计规则限制。因此，通过将嵌入物图案138分成多个嵌入物138A-B，缝合长度重叠可以减小，从而促进设计规则顺应性。窄嵌入物138A和宽嵌入物138B之间的选择由电力轨114与内部图案112B的最近互连件130、132之间的距离来确定，这将在下文中予以解释。应该了解，可以包含任何数量的嵌入物138A-B，且它们可以具有其它长度和宽度。在所提供的实例中，嵌入物的形状一般是矩形。窄嵌入物138A各自具有具有第一边缘140A、第二边缘142A、第三边缘144A和第四边缘146A。宽嵌入物138B各自具有具有第一边缘140B、第二边缘142B、第三边缘144B和第四边缘146B。单元110的第一边缘120居中于嵌入物138A-B的第一边缘140A-B和第二边缘142A-B的每个。边缘140A-B、142A-B与嵌入物138A-B的横向平行。窄嵌入物138A的边缘140A、142A的长度小于宽嵌入物138B的边缘140B、142B的长度。第一边缘140A-B各自与各个相邻的第二边缘142A-B隔开，以使得相邻嵌入物138A-B之间具有间隙。间隙大小等于或大于用于第二掩模104的微影工艺的最小间距。
[0054]第三边缘144A-B和第四边缘146A-B与电力轨图案114的纵向平行。窄嵌入物138A的第三和第四边缘144A、146A比宽嵌入物138B的第三和第四边缘144B、146B更接近单元110的第一边缘120。边缘146B和掩模104的与宽嵌入物138B纵向对准的最近互连件130之间的距离等于或大于用于掩模104的最小间距。类似地，窄嵌入物138A的第四边缘146A和掩模104的与窄嵌入物138A纵向对准的最近互连件132之间的距离等于或大于用于掩模104的最小间距。当制造合并有整体掩模图案100的集成电路时，嵌入物图案138在基底图案136的区域内图案化，以促进曝光剂量平衡以及改进工艺控制和临界尺寸一致性。
[0055]第二电力轨图案116被分解成第一掩模图案102上的基底图案160以及第二掩模图案104上的嵌入物图案162。基底图案160的形状一般是矩形，且纵向边界由单元110的第三边缘124和第四边缘126限制。在所提供的实例中，沿着基底图案160的横向，单元110的第二边缘122居中于基底图案160。嵌入物图案162包括窄嵌入物162A和宽嵌入物162B。窄嵌入物162A和宽嵌入物162B的选择大体上类似于第一电力轨图案114的嵌入物138A-B的选择，参照与第二电力轨图案116相邻的互连件。
[0056]现在参照图2A和2B，根据一些实施方案说明了第一掩模102’和第二掩模104’。如图2A中所示的第一掩模图案102’和如图2B中所示的第二掩模图案104’大体上类似于第一掩模图案102和第二掩模图案104，其中相同的数字是指相同的组件。第一掩模图案102’和第二掩模图案104’可结合产生如图1A中所示的整体图案100。第一掩模图案102’包括用于第一电力轨图案114的基底图案136和用于第二电力轨图案116的嵌入物 图案162。第二掩模图案104’包括用于第一电力轨图案114的嵌入物图案138和用于第二电力轨图案116的基底图案160。
[0057]现在参照图3A，根据一些实施方案说明了电力轨图案114’。电力轨图案114’分解成如图3B中所示的第一掩模图案102"和如图3C中所示的第二掩模图案104"。电力轨图案114’分解成第一掩模图案102〃上的基底图案136和第二掩模图案104〃上的嵌入物图案138’。嵌入物图案138’包括位于第二掩模图案104〃上的多个嵌入物180A-G。嵌入物180A-B形成第一窄嵌入物图案182，嵌入物180C-E形成宽嵌入物图案184，且嵌入物180F-G形成第二窄嵌入物图案186。应该了解，可以选择其它数量和宽度的输入图案以改善曝光剂量平衡和符合缝合长度设计规则。
[0058]现在参照图4，简化方框图说明了根据一些实施方案的装置200。装置200包括具有金属层202的半导体器件201。在所提供的实例中，金属层202是包括第一单元204A、第二单元204B、第三单元204C和第四单元204D的层。单元204A-D可以使用例如包括第一掩模图案102和第二掩模图案104的光刻掩模印刷在金属层202上，这将在下文中参照图11加以描述。单元204A-D具有第一边缘210A-D、第二边缘212A-D、第三边缘214A-D和第四边缘216A-D。第一单元204A和第二单元204B被布置成使得第一单元204A的第四边缘216A与第二单元204B的第三边缘214B对准。第三单元204C和第四单元204D被〃翻转〃和〃镜像化〃。换句话说，第三单元204C和第四单元204D的第一边缘210C-D与第一单元204A和第二单元204B的第一边缘210A-B共线。单元204A-D各自包括使用互连件图案
128、129、130、132印刷的互连件217，这将在下文中参照图11加以描述。
[0059]金属层202还包括第一电力轨218、第二电力轨220和第三电力轨222。电力轨218、220、222包括已经通过双图案微影术使用包括电力轨基底图案(例如，图1B的基底图案136)的第一光掩模和包括电力轨嵌入物基底图案(例如，图1C的嵌入物图案138或图3C的嵌入物图案138’)的第二光掩模形成的导电材料。在所提供的实例中，金属层202是通过如下所述的图11中所说明的方法而产生。
[0060]通过图11中所说明的制造工艺步骤来产生金属层202赋予了最终产品独特的结构特点。例如，改进了金属层202上的临界尺寸的一致性。另外，当与仅在一个掩模上图案化的电力轨相比时，使用第一电力轨114图案印刷的电力轨可以具有由于多个蚀刻工艺而包含"阶梯式"或多个水平或深度的沟槽的不同横截面。例如，硬掩模层可以曝光于其中嵌入物图案覆盖基底轨道图案的多个蚀刻工艺，这可以在嵌入物图案的位置处产生阶梯式沟槽。另外，当相邻单元包含在不同掩模上图案化的电力轨图案时(例如，如下所述的图8A-C、图9A-B)，电力轨上可以存在由掩模错位所引起的轻微位移，所述掩模错位可以用扫描电子显微镜看到。
[0061]现在参照图5A、5B和5C，根据一些实施方案说明了表示半导体器件的金属层布局的整体掩模图案500。整体掩模图案500分解成如图5B中所示的第一掩模图案502以及如图5C中所示的第二掩模图案504。整体掩模图案500包括单元510、内部部分512、第一电力轨图案514和第二电力轨图案516。单元510的边界是由第一边缘520、第二边缘522、第三边缘524和第四边缘526限定。第一边缘520与第二边缘522平行并隔开。第三边缘524与第四边缘526平行并隔开。第一和第二边缘520、522与第三和第四边缘524、526垂直，以限定矩形单元510。
[0062]第一电力轨图案514分解成第一掩模图案502上的基底图案536以及第二掩模图案504上的嵌入物图案538。沿着第一电力轨图案514的横向，单元510的第一边缘520居中于基底图案536和嵌入物图案。基底图案536的形状一般是矩形，并且纵向边界由单元510的第三边缘524和第四边缘526限制。嵌入物图案538的形状一般是矩形，并且纵向边界由单元510的第三边缘524和第四边缘526限制。嵌入物图案538沿第一电力轨图案514的横向的宽度小于基底图案536沿该横向的宽度。
[0063]第二电力轨图案516分解成第一掩模图案502上的基底图案536以及第二掩模图案504上的嵌入物图案538。沿着第二电力轨图案516的横向，单元510的第二边缘522居中于第二电力轨图案516的图案536、538。
[0064]现在参照图6A和6B，根据一些实施方案说明了第一掩模图案502’和第二掩模图案504’。第一掩模图案502’和第二掩模图案504’类似于第一掩模图案502和第二掩模图案504，其中相同的数字是指相同的组件。例如，第一掩模图案502’和第二掩模图案504’是从整体掩模图案500分解而来。然而，第一掩模图案502’包括用于第一电力轨图案514的基底图案536和用于第二电力轨图案516的嵌入物图案538。因此，第二掩模图案504’包括用于第一电力轨图案514的嵌入物图案538和用于第二电力轨图案516的基底图案536。
[0065]现在参照图7A、7B和7C，简化方框图说明了根据一些实施方案的整体掩模图案600。整体掩模图案600分解成如图7B中所示的第一掩模图案601以及如图7C中所示的第二掩模图案602。整体掩模图案600包括第一单元604A、第二单元604B、第三单元604C和第四单元604D。单元604A-D各自包括如上文参照单元110所述的内部部分112。
[0066]单元604A-D各自包括第一电力轨图案610和第二电力轨图案612。电力轨图案610,612的形状一般是矩形且被设置在单元604A-D中每个的端部。第一单元604A和第二单元604B的第一和第二电力轨图案610、612在第一掩模图案601上图案化，且第三单元604C和第四单元604D的第一和第二电力轨图案610、612在第二掩模图案602上图案化。
[0067]单元604A-D的电力轨图案610、612重叠形成第一电力轨618、第二电力轨620和第三电力轨622。第一电力轨618包括第一单元604A的第一电力轨图案610和第二单元604B的第一电力轨图案610。第二电力轨620包括第一单元604A和第二单元604B的第二电力轨图案612以及第三单元604C和第四单元604D的第一电力轨图案610。第一掩模图案601上的第二轨道图案612与第二掩模图案602上的第一轨道图案610在缝合部分616处重叠。缝合部分616的大小可以被选择来考虑微影工艺的印刷变化，以降低当在微影工艺中印刷整体掩模图案600时第一轨道图案610和第二轨道图案612间具有间隙的风险。第三电力轨622包括第三单元604C和第四单元604D的第二轨道图案612。
[0068]现在参照图8A、8B和8C，简化方框图说明了根据一些实施方案的整体掩模图案600’。整体掩模图案600’类似于整体掩模图案600，其中相同的数字是指相同的组件。整体掩模图案600’分解成如图SB中所示的第一掩模图案601’以及如图SC中所示的第二掩模图案602’。
[0069]第一单元604A和第四单元604D的第一和第二电力轨图案610、612在第一掩模图案601’上图案化，且第二单元604B和第三单元604C的第一和第二电力轨图案610、612在第二掩模图案602’上图案化。第一和第二掩模图案601’、602’的图案610、612重叠，形成第一缝合图案670和第二缝合图案672。第一缝合图案670和第二缝合图案672是"L"形并被仅包括第二掩模图案602’上的图案610、612的间隙部分674分开。整体掩模图案图案600’可以例如在微影工艺的缝合规则不限制使用缝合图案670、672时使用。
[0070]现在参照图9A和9B，简化方框图说明了根据一些实施方案的整体掩模图案600"。整体掩模图案600"类似于整体掩模图案600’，其中相同的数字是指相同的组件。整体掩模图案600"分解成如图9B中所示的第一掩模图案601"和第二掩模图案602’。第一掩模图案601〃包括分别邻接第一和第四单元604A、604D的第一和第二电力轨610、612的第一平铺叠加物680和第二平铺叠加物682。整体掩模图案600〃可以例如在微影工艺的缝合规则不限制使用缝合图案670、672且第一掩模图案601〃上的附加图案化可期望用来改善曝光剂量平衡时使用。
[0071]本文所描述的例示性多掩模解决方法使用至少两个掩模在半导体器件结构上进行多重图案化程序。就这点来说，图10是说明掩模生成工艺700的一个例示性实施方案的流程图，所述工艺700可以被执行以形成用在半导体制造工艺中的一组掩模图案。针对工艺700所进行的各个步骤可以通过软件、硬件、固件或其任何组合来进行。在实践中，工艺700的部分可以由被适当配置成执行具有计算机可读和/或处理器可执行的指令的适当软件程序的一个或多个计算设备、计算机系统或处理硬件来完成，所述指令在被执行时引起主计算器件或处理器实施所述步骤。例如，工艺700可以 并入或集成到适合与半导体器件设计一起使用的计算机辅助设计应用、适用于半导体器件设计的设计规则检查应用等中。应该了解，工艺700可以包括任何数量的额外或替代步骤，图10中所示出的步骤不需要按所示顺序进行，且工艺700可以并入具有本文未详细描述的附加功能的更全面程序或工艺中。另外，工艺700的一些实施方案可以省略图10中所说明的步骤中的一个或多个(只要保留了整体功能即可)。
[0072]工艺700可以开始于在步骤702中获得、制作或提供整体所需掩模图案的初始设计。在一些CAD部署中，步骤702可以提供表示所需掩模图案的初步数据，其中该初步数据指示由整体掩模图案所界定的特征的布局、尺寸、布置、定向和相对定位(使用很好理解的任何合适的参照或坐标系统)。这个实例预期了对应于图1A中所示的整体图案100的特征的制作。因此，步骤702可以提供、获得或存储指示电力轨114、116和互连件128、129、130、132的所需布局的数据。
[0073]在所提供的实施方案中，工艺700使用LELEE程序。因此，在步骤704中，整体图案被分解成包含电力轨基底图案的第一掩模图案以及第二掩模图案。尽管这个实例将整体掩模图案分解成第一组件掩模图案和第二组件掩模图案，但是可以生成任何数量的组件掩模图案。例如，整体图案100可以分解成第一掩模图案102和第二掩模图案104的内部图案112b部分。这两种掩模图案上的特征是〃负型〃的，因为在半导体衬底上形成的光阻剂材料的最终图案将包括具有对应于掩模特征的轮廓的间隔或孔洞。换句话说，在图1B和图1C中所有出现掩模特征之处都将缺少光阻剂材料。
[0074]工艺700确定电力轨与第二掩模图案上的互连件之间的距离。该距离可以在沿着电力轨纵向的各个位置被确定。例如，工艺700可以确定距离134、135。
[0075]在步骤708中，工艺700基于所确定的距离在第二掩模上产生嵌入物图案。例如，方法700可以基于距离134、135在窄嵌入物138八和宽嵌入物1388之间选择。工艺700可以与用来确定组件掩模图案中存在引脚到引脚和/或引脚到线违规的合适的设计规则检查(DRC)程序联用。因此，步骤708可以由适当的处理硬件来执行，所述处理硬件使用适当的DRC应用、程序或算法来分析指示组件掩模图案的数据。工艺700然后可以保存对应于可以用于产生/制作光刻掩模的掩模图案的数据。这些掩模然后被用来在半导体器件的制造期间形成某些半导体器件特征。就这点来说，下文参照图11描述了一种例示性制造工艺。
[0076]图11说明了可以用来制造具有改进的特征尺寸一致性的半导体器件的工艺800的流程图。为了简单和一致起见，这种制造工艺800使用上文在微影-蚀刻-微影-蚀亥Ij-蚀刻(LELEE)工艺中的两个光刻掩模。因此，本文所描述的例示性制造工艺800可以用于在半导体器件结构例如装置200的半导体器件201上制作器件特征。
[0077]在步骤810中，提供半导体晶片。该半导体晶片可以包括在半导体材料上形成的集成电路的各个层。所述层包括集成电路的图案化层、绝缘层和在绝缘材料上形成的硬掩模材料。半导体材料可以是通常用在半导体工业中的硅材料，例如，相对纯的硅以及与其它元素例如锗、碳等混合的硅。在一些实施方案中，半导体材料可以是锗、砷化镓等等。
[0078]绝缘材料是金属将沉积到其中来形成电力轨和互连件的层。绝缘材料可以是任何合适的材料，例如氧化物材料。例如，氧化物材料可以是正硅酸四乙酯(TEOS)氧化物、高密度等离子体氧化物等。绝缘层是使用例如适当的沉积技术例如化学气相沉积(CVD)、低压CVD (LPCVD)、等离子体增强CVD (PECVD)、大气压CVD (APCVD)、物理气相沉积(PVD)、原子层沉积(ALD)等形成。硬掩模材料可以是任何合适的材料，例如氮化物材料。例如，硬掩模材料可以是氮化硅、碳化硅、掺氧碳化硅、掺氮碳化硅、掺氧氮化硅、掺碳氮化硅以及掺杂氧和碳的氮化娃。
[0079]在步骤812下，提供了具有电力轨基底图案的第一掩模。例如，可以提供包含具有电力轨基底图案136的掩模图案102的光刻掩模。然后在步骤814、816和818中，将第一掩模的图像转移至晶片中。包含电力轨基底图案的第一掩模的图像在步骤814中在放置于硬掩模材料上的第一光阻剂上显影，且该光阻剂在步骤816中显影。第一掩模图像然后在步骤818中被蚀刻到晶片中。例如，所述显影的第一光阻剂可以被用作蚀刻掩模，以将第一掩模的图像蚀刻到晶片的硬掩模材料中。可以使用合适的化学和/或物理蚀刻技术和蚀刻化学，包括但不限于:基于氟的等离子体蚀刻；反应离子蚀刻；基于氟的化学蚀刻，或者氩和氧。
[0080]在步骤820中，提供了具有电力轨嵌入物图案的第二掩模。例如，可以提供包括具有嵌入物图案138的掩模图案104的光刻掩模。然后在步骤822、824和826中，将第二掩模的图像转移至晶片中。在所提供的实例中，包含电力轨嵌入物图案的第二掩模的图像在步骤822中被曝光在晶片上的第二光阻剂上，且该第二光阻剂在步骤824中显影。第二掩模图像然后在步骤826中被蚀刻到晶片中。例如，所述显影的第二光阻剂可以被用作蚀刻掩模，以将第一掩模的图像蚀刻到晶片的硬掩模材料中。尽管蚀刻化学物被选择用来主要蚀刻氮化物材料而不是氧化物材料，但下方的氧化物绝缘层被蚀刻步骤818和826轻微蚀亥IJ。因此，在电力轨的嵌入物图案覆盖基底图案的区域可以包括阶梯式横截面，其中氧化物绝缘层被选择用来蚀刻氮化物掩模材料的蚀刻化学物蚀刻两次。
[0081]在步骤830中，沟槽被蚀刻到晶片中。例如，可以使用硬掩模材料作为蚀刻掩模来将组合图像蚀刻到绝缘层中。所述蚀刻可以受绝缘层下方的蚀刻终止材料例如另一氮化物层的限制。在一些实施方案中，使用不同的微影工艺，它们可以包括不同数量的对应于所使用的特定多图案微影工艺的蚀刻步骤、冷冻步骤或其它合适的步骤和技术。
[0082]在步骤820中沉积导电材料以印刷整体掩模图案。例如，对应于第一掩模102和第二掩模104的图像的所述蚀刻沟槽可以被金属材料填充，以形成电力轨114和互连件128、
129、130、132。在一些实施方案中，所述沟槽被导电材料完全填充。在一些实施方案中，制造工艺800〃过填充〃所述沟槽，产生了一些覆盖绝缘材料层的覆层材料。在一些实施方案中，所述导电材料是使用例如CVD工艺、溅射工艺等沉积的金属材料(例如，钨材料、铜材料等)。当沟槽被过填充时，制造工艺800使用例如化学机械抛光程序来移除导电材料的覆层部分，所述化学机械抛光程序在绝缘材料层的上表面已经曝光后停止。因此，导电材料的曝光表面与绝缘材料层的曝光表面大体上共面。
[0083]包含在计算机可读存储介质上的代表计算机系统和/或其部分的数据结构可以是数据库或其它数据结构，其可以被程序读取并直接或间接地用于制造包括该计算机系统的硬件。例如，所述数据结构可以是利用高级设计语言(HDL)例如Verilog或VHDL进行的硬件功能的行为级描述或寄存器传输级(RTL)描述。所述描述可以被综合工具读取，该综合工具可以综合所述描述以产生包含来自综合库的门列表的网表。所述网表包括还表不包括计算机系统的硬件的功能的一组门。所述网表然后可以进行布局和布线，用于产生描述待应用于掩模的几何形状的数据集。所述掩模然后可以用在各种半导体制造步骤中来产生对应于计算机系统的一个或多个半导体电路。或者，计算机可读存储介质上的数据库可以是如所需的网表(具有或不具有综合库)或数据集或图形数据系统(GDS) II数据。
[0084]图10中所说明的方法可以受存储在非暂时性计算机可读存储介质中并被计算机系统的至少一个处理器执行的指令支配。图10中所示出的各个操作可以对应于存储在非暂时性计算机存储器或计算机可读存储介质中的指令。在各个实施方案中，非暂时性计算机可读存储介质包括磁盘或光盘存储设备、固态存储设备例如闪存或其它一个或多个非易失性存储设备。包含存储在非暂时性计算机可读存储介质上的代码和数据结构的计算机可读指令可以呈源代码、汇编语言代码、目标代码或可被一个或多个处理器解释和/或执行的其它指令格式。
[0085]所提供的系统和方法具有促进大工艺窗口和临界尺寸一致性的若干有利属性。因此，可以实现提高的芯片级产量以及改进的单元布置和信号互连件着色的灵活性。另外，一致性可以提高包含根据本公开的各个实施方案的计算机系统的性能和可制造性。
[0086]本文已经以说明性方式描述了实施方案，而且应该理解已经使用的术语本质上意图为描述性而不是限制性用词。显然地，许多改动和变化根据上面的教示是可能的。各种实施方式可以不如同本文所具体描述的那样来实践，但是属于所附权利要求的范围内。
【主权项】
1.一种方法，其包括: 将整体电力轨图案分解成包含电力轨基底图案的第一掩模图案和第二掩模图案；以及 在所述第二掩模图案上产生与所述第一掩模图案的所述电力轨基底图案至少部分对准的电力轨嵌入物图案。2.根据权利要求1所述的方法，其中分解所述整体图案包括将所述电力轨基底图案分解到所述第一掩模图案上的第一电力轨的区域中以及将所述电力轨基底图案分解到所述第一掩模图案上的第二电力轨的区域中，且其中产生所述电力轨嵌入物图案包括在所述第 二掩模图案上的所述第一电力轨的所述区域处产生所述电力轨嵌入物图案以及在所述第二掩模图案上的所述第二电力轨的所述区域处产生所述嵌入物图案。3.根据权利要求1所述的方法，其中分解所述整体图案包括将所述电力轨基底图案分解到所述第一掩模图案上的第一电力轨的区域中以及将所述电力轨基底图案分解到所述第二掩模图案上的第二电力轨的区域中，且其中产生所述电力轨嵌入物图案包括在所述第二掩模图案上的所述第一电力轨的所述区域处产生所述电力轨嵌入物图案以及在所述第一掩模图案上的所述第二电力轨的所述区域处产生所述嵌入物图案。4.根据权利要求1所述的方法，其还包括基于所述电力轨图案与在所述第二掩模图案中图案化的单元特征之间的距离来选择所述电力轨嵌入物图案的嵌入物的尺寸。5.根据权利要求1所述的方法，其中分解所述整体图案包括将所述整体图案的互连件图案分解在所述第一掩模图案与所述第二掩模图案之间，且其中产生所述电力轨嵌入物图案包括基于所述电力轨图案与所述第二掩模图案上的最近互连件图案之间的距离来产生所述电力轨嵌入物图案。6.根据权利要求1所述的方法，其中提供所述整体图案包括提供包括多个单元图案的所述整体图案，所述多个单元图案各自包括所述电力轨图案的一部分，且其中分解所述整体图案包括将所述电力轨图案分解成部分设置在所述单元图案的每个中的电力轨基底图案，且其中产生所述电力轨嵌入物图案包括产生沿着所述电力轨图案的纵向隔开的多个嵌入物。7.根据权利要求6所述的方法，其还包括基于所述多个嵌入物的每个嵌入物与所述第二掩模图案上的最近互连件图案之间的横向距离来选择所述多个嵌入物的每个嵌入物的尺寸，所述最近互连件图案与尺寸待被选择的所述多个嵌入物的各自嵌入物纵向对准。8.根据权利要求1所述的方法，其还包括基于所述第一掩模图案与所述第二掩模图案之间的曝光剂量歪斜来选择所述嵌入物图案的大小。9.根据权利要求1所述的方法，其中产生所述嵌入物图案包括产生嵌入物，所述嵌入物延伸所述电力轨图案的纵向的全长且延伸小于所述电力轨图案的横向的全宽。10.根据权利要求1所述的方法，其中产生所述嵌入物图案还包括产生沿着所述电力轨的横向隔开的多个嵌入物，以符合微影工艺的缝合规则。11.根据权利要求1所述的方法，其还包括:制作包括所述第一掩模图案的第一光刻掩模和制作包括所述第二掩模图案的第二光刻掩模。12.根据权利要求1所述的方法，其还包括使用所述第一光刻掩模和所述第二光刻掩模来制造半导体器件。13.—种非暂时性计算机可读介质，其存储用来被计算机系统的至少一个处理器执行的控制逻辑，所述控制逻辑包含指令用来: 将整体图案分解成包含电力轨基底图案的第一掩模图案和包含多个互连件图案的第一互连件图案的第二掩模图案； 确定所述电力轨图案和所述第一互连件图案之间的距离；以及 在所述第二掩模图案上产生基于所述距离并与所述第一掩模图案的所述电力轨基底图案至少部分对准的电力轨嵌入物图案。14.根据权利要求13所述的计算机可读介质，其中所述控制逻辑包括将所述电力轨基底图案分解到所述第一掩模图案上的第一电力轨的区域中以及将所述电力轨基底图案分解到所述第一掩模图案上的第二电力轨的区域中的指令，且其中所述控制逻辑包括在所述第二掩模图案上的所述第一电力轨的所述区域处产生所述电力轨嵌入物图案以及在所述第二掩模图案上的所述第二电力轨的所述区域处产生所述嵌入物图案的指令。15.根据权利要求13所述的计算机可读介质，其中所述控制逻辑包括将所述电力轨基底图案分解到所述第一掩模图案上的第一电力轨的区域中以及将所述电力轨基底图案分解到所述第二掩模图案上的第二电力轨的区域中的指令，且其中所述控制逻辑包括在所述第二掩模图案上的所述第一电力轨的所述区域处产生所述电力轨嵌入物图案以及在所述第一掩模图案上的所述第二电力轨的所述区域处产生所述嵌入物图案的指令。16.根据权利要求13所述的计算机可读介质，其中所述控制逻辑包括基于所述电力轨图案与在所述第二掩模图案中图案化的单元特征之间的距离来选择所述电力轨嵌入物图案的嵌入物的尺寸的指令。17.根据权利要求13所述的计算机可读介质，其中所述控制逻辑包括提供包括多个单元图案的所述整体图案的指令，所述多个单元图案各自包括所述电力轨图案的一部分，且其中所述控制逻辑包括将所述电力轨图案分解成部分设置在所述单元图案的每个中的电力轨基底图案的指令，且其中所述控制逻辑包括产生沿着所述电力轨图案的纵向隔开的多个嵌入物的指令。18.根据权利要求17所述的计算机可读介质，其中所述控制逻辑包括基于所述多个嵌入物的每个嵌入物与所述第二掩模图案上的最近互连件图案之间的横向距离来选择所述多个嵌入物的每个嵌入物的尺寸的指令，所述最近互连件图案与尺寸待被选择的所述多个嵌入物的各自嵌入物纵向对准。19.根据权利要求13所述的计算机可读介质，其中所述控制逻辑包括基于所述第一掩模图案与所述第二掩模图案之间的曝光剂量歪斜来选择所述嵌入物图案的大小的指令。20.根据权利要求13所述的计算机可读介质，其中所述控制逻辑包括产生嵌入物的指令，所述嵌入物延伸所述电力轨图案的纵向的全长且延伸小于所述电力轨图案的横向的全宽。21.根据权利要求13所述的计算机可读介质，其中所述控制逻辑包括产生沿着所述电力轨的横向隔开的多个嵌入物以符合微影工艺的缝合规则的指令。22.一种制造半导体的方法，其包括: 提供半导体晶片； 提供第一光刻掩模，所述第一光刻掩模包括具有电力轨基底图案的第一图像； 将所述第一图像转移到所述晶片上； 提供第二光刻掩模，所述第二光刻掩模包括具有电力轨嵌入物图案的第二图像，所述电力轨嵌入物图案被设置成在所述第一光刻掩模的所述电力轨基底图案内对准； 将所述第二图像转移到所述晶片上； 使用所述转移图像作为蚀刻掩模在所述晶片中蚀刻多个沟槽；以及 将导电材料沉积在所述晶片的所述沟槽中以印刷电力轨。23.根据权利要求22所述的方法，其中提供所述半导体晶片还包括提供具有绝缘层和设置在所述绝缘层上的硬掩模层的半导体晶片；且其中转移所述第一图像还包括: 使所述第一光刻掩模的所述第一图像在设置于所述晶片上的第一光阻剂上曝光； 使所述第一光阻剂显影，以形成包括所述电力轨基底图案的第一蚀刻掩模；以及 使用所述第一蚀刻掩模将所述第一图像蚀刻到所述硬掩模层中。24.根据权利要求23所述的方法，其中转移所述第二图像还包括: 使所述第二光刻掩模的所述第二图像在设置于所述晶片上的第二光阻剂上曝光； 使所述第二光阻剂显影，以形成包括所述嵌入物电力轨基底图案的第二蚀刻掩模；以及 使用所述第二蚀刻掩模将所述第二图像蚀刻到所述硬掩模层中。25.根据权利要求24所述的方法，其中在所述晶片中蚀刻所述多个沟槽包括使用所述硬掩模层作为硬蚀刻掩模来蚀刻所述绝缘层。26.一种装置，其包括具有第一层的半导体，所述第一层是通过如下所述的工艺产生: 提供第一光刻掩模，所述第一光刻掩模包括具有电力轨基底图案的第一图像； 将所述第一图像转移到所述晶片上； 提供第二光刻掩模，所述第二光刻掩模包括具有电力轨嵌入物图案的第二图像，所述电力轨嵌入物图案被设置成在所述第一光刻掩模的所述电力轨基底图案内对准； 将所述第二图像转移到所述晶片上； 使用所述转移图像作为蚀刻掩模在所述晶片中蚀刻多个沟槽；以及 将导电材料沉积在所述晶片的所述沟槽中以印刷电力轨。27.根据权利要求26所述的装置，其中所述第一层包括绝缘材料和导电材料，且其中所述第一层还通过如下项而产生: 使所述第一光刻掩模的所述第一图像在设置于所述晶片上的第一光阻剂上曝光； 使所述第一光阻剂显影，以形成包括所述电力轨基底图案的第一蚀刻掩模；以及 使用所述第一蚀刻掩模将所述第一图像蚀刻到硬掩模层中。28.根据权利要求27所述的装置，其中所述第一层还通过如下项而产生: 使所述第二光刻掩模的所述第二图像在设置于所述晶片上的第二光阻剂上曝光； 使所述第二光阻剂显影，以形成包括所述嵌入物电力轨基底图案的第二蚀刻掩模；以及 使用所述第二蚀刻掩模将所述第二图像蚀刻到所述硬掩模层中。29.根据权利要求27所述的装置，其中所述第一层是还通过使用所述硬掩模层作为硬蚀刻掩模来蚀刻所述绝缘层而产生。30.根据权利要求26所述的装置，其中所述第一光刻掩模和所述第二光刻掩模结合形成包括多个单元图案的整体图案，所述多个单元图案各自包括整体电力轨图案的一部分，且其中所述电力轨基底图案被部分设置在所述单元图案的每个中，且其中所述电力轨嵌入物图案包括沿着所述电力轨图案的纵向隔开的多个嵌入物。
【专利摘要】提供了方法、计算机可读介质和装置。一种方法包括且所述计算机可读介质被配置成将整体图案分解成包括电力轨基底图案的第一掩模图案和第二掩模图案，以及在所述第二掩模图案上产生与所述第一掩模图案的所述电力轨基底图案至少部分对准的电力轨嵌入物图案。所述装置是使用由所述方法产生的光刻掩模通过光刻法产生。
【IPC分类】H01L21/027
【公开号】CN104885193
【申请号】CN201380061885
【发明人】理查德·舒尔茨, 欧麦德·洛瓦尼, 查尔斯·汤
【申请人】超威半导体公司
【公开日】2015年9月2日
【申请日】2013年11月25日
【公告号】EP2926364A1, US20140145342, WO2014085299A1
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