半导体器件的制作方法
半导体器件的制作方法
【技术领域】
[0001]本发明涉及一种半导体器件，且尤其涉及一种实现抑制电特性变化的半导体器件。
【背景技术】
[0002]为了使半导体器件有高击穿电压和低损耗，最近越来越多地采用碳化硅作为形成半导体器件的材料。与常规地广泛用于形成半导体器件的材料的硅相比，碳化硅是一种带隙大于硅的宽带隙半导体。因此，通过采用碳化硅作为形成半导体器件的材料，能够实现半导体器件的更高的击穿电压和更低的导通电阻。当在高温环境使用时，与包含硅材料的半导体器件相比，包含碳化硅材料的半导体器件还具有特性降低更小的优势。
[0003]包含碳化硅构成材料的半导体器件的实例包括金属氧化物半导体场效应晶体管(MOSFET)和肖特基势皇二极管(SBD)。MOSFET是一种其中通过用被定义为边界的指定阈值电压控制是否在沟道区域中形成反型层来允许或不允许电流通过的半导体器件。由于允许或不允许电流通过的阈值电压的变化，该MOSFET在不能得到的其稳定操作方面有劣势。为了解决这个问题，通过研宄形成栅极氧化物膜的条件，例如提出了减小阈值电压的不稳定性(参照，例如 Mitsuo Okamoto 等人，“Reduct1n of Instability in Vth of4H_SiC C-Face MOSFETs，，，the 59th Spring Meeting,Proceedings, The Japan Societyof Applied Physics, 2012 年 3 月，15-309 页(NPD I))。
[0004]引用列表
[0005]非专利文献
[0006]NPD I:Mitsuo Okamoto 等人，“Reduct1n of Instability in Vth of 4H_SiCC-Face MOSFETs”，the 59th Spring Meeting,Proceedings,The Japan Society ofApplied Physics, 2012 年 3 月，15-309 页
【发明内容】
[0007]技术问题
[0008]虽然提出了如上所述的抑制MOSFET的阈值电压变化的建议，但是没有得到它的详细原因。因此，在常规MOSFET中难以有效抑制诸如阈值电压的电特性变化。然后，本发明的目的在于提供一种实现有效抑制电特性诸如阈值电压变化的半导体器件。
[0009]问题的解决方案
[0010]根据本发明的半导体器件包括:包括主表面的碳化硅衬底，该主表面相对于{0001}面具有偏离角；和形成为与该主表面接触的欧姆电极。在碳化硅衬底与欧姆电极的接触界面的至少一部分处暴露基底表面。
[0011]本发明人对具有这种欧姆电极形成在碳化硅衬底上的构造的半导体器件的诸如阈值电压的电特性变化的原因进行了详细的研宄，由此得到了下面的研宄结果并获得了本发明。
[0012]首先，在其中欧姆电极形成在碳化硅衬底上的半导体器件中，在向该半导体器件施加电压之前，在欧姆电极和碳化硅衬底之间的接触界面周围存在源于电极材料的块状物。在施加预定时间段的电压之后，该块状物消失了。也就是，在向欧姆电极施加电压之前和之后，在欧姆电极和碳化硅衬底之间接触界面处的元素(例如，在欧姆电极由TiAlSi合金构成的实例中的硅元素)的分布状态改变了。
[0013]本发明人对如上所述的元素分布状态的这种变化是由半导体器件的电特性变化引起的事实给予了关注，找到了在欧姆电极和碳化硅衬底之间接触界面处的更稳定的结构，并获得了本发明。也就是，在根据本发明的半导体器件中，在碳化硅衬底与欧姆电极的接触界面的至少一部分处暴露基底表面。因此，得到了与在接触界面不暴露基底表面的情况相比的更稳定的结构，从而缓和了电特性的变化。因此，根据本发明的半导体器件，能够提供一种实现有效抑制电特性变化的半导体器件。
[0014]在上述的半导体器件中，欧姆电极可包含N1、Ti和Al中的至少一种金属。更具体地，欧姆电极可由TiAlSi合金或NiSi合金构成。因此能够获得在欧姆电极和碳化娃衬底之间的良好的欧姆接触。
[0015]在上述的半导体器件中，基底表面在偏离角的方向上的长度可为不小于36nm且不大于430nm。当基底表面的长度小于36nm时，难以充分确保在碳化娃衬底和欧姆电极的接触界面处暴露基底表面的区域。当基底表面的长度超过430nm时，电极材料可能会刺穿(穿过)n型SiC源极区，这可能会防碍MOSFET的操作。由于这种原因，基底表面的长度优选为不小于36nm且不大于430nm，且进一步优选为不小于50nm且不大于143nm。因此能够进一步抑制半导体器件的电特性变化。
[0016]上述半导体器件可进一步包括:氧化物膜，其形成为与碳化硅衬底接触；栅电极，其形成为与该氧化物膜接触，以使该氧化物膜处于栅电极和碳化硅衬底之间；和漏电极，其形成为与碳化硅衬底接触。欧姆电极可以是源电极。源电极和漏电极可配置为使得能够利用施加到栅电极的栅极电压控制在源电极和漏电极之间流动的电流。首次测量的半导体器件的第一阈值电压和在向半导体器件连续施加应力1000小时之后测量的半导体器件的第二阈值电压之间的差可在±0.2V以内。在这里，施加应力是指在源电极的电压为OV且漏电极的电压为OV的同时向栅电极施加-15V的栅极电压。因此能够提供一种实现进一步抑制阈值电压变化的半导体器件。
[0017]在这里，参考图11和12将描述阈值电压的定义。在图11和12中，横坐标表示栅极电压(Vg)，纵坐标表示漏极电流(Id)。参考图11，首先，想栅极电压(Vg)变化的情况下测量漏极电流(Id)。当栅极电压为负时，基本上没有漏极电流流过。随着栅极电压的升高，漏极电流突然开始流动。阈值电压(Vth)是指在漏极电流开始流动时的栅极电压。更具体地，阈值电压(Vth)是指当漏极电压设定为0.1V、源电压设定为OV并且漏极电流设定为InA时的栅极电压。跨源极和漏极的电压(Vds)设定为0.1V。
[0018]现在将参考图12描述阈值电压的变化。最初，在向半导体器件施加的栅极电压变化的情况下测量漏极电流。将漏极电流设定为InA时的栅极电压定义为第一阈值电压(Vthl) ο然后，向半导体器件施加应力。此后，在栅极电压变化的情况下测量漏极电流。然后，将漏极电流设定为InA时的栅极电压定义为第二阈值电压(Vth2)。阈值电压随着施加应力而改变。
[0019]也就是，在完成半导体器件制造之后，进行用于出货检验的操作测试，随后将半导体器件出货。在本发明中，首次测量的半导体器件的第一阈值电压包括在半导体器件出货之后通过首次向栅电极施加电压来测量第一阈值电压的情况。
[0020]发明的有利效果
[0021]从以上描述明显的，根据本发明的半导体器件，能够提供一种实现充分抑制诸如阈值电压的电特性变化的半导体器件。
【附图说明】
[0022]图1是示出根据第一实施例的MOSFET的结构的示意横截面图。
[0023]图2是以放大方式示出根据第一实施例的MOSFET的结构的示意横截面图。
[0024]图3是示意性示出制造根据第一实施例的半导体器件的方法的流程图。
[0025]图4是用于示例制造根据第一实施例的半导体器件的方法的示意横截面图。
[0026]图5是用于示例制造根据第一实施例的半导体器件的方法的示意横截面图。
[0027]图6是用于示例制造根据第一实施例的半导体器件的方法的示意横截面图。
[0028]图7是用于示例制造根据第一实施例的半导体器件的方法的示意横截面图。
[0029]图8是用于示例制造根据第一实施例的半导体器件的方法的示意横截面图。
[0030]图9是示出根据第二实施例的MOSFET的结构的示意横截面图。
[0031]图10是示出根据第三实施例的SBD的结构的示意横截面图。
[0032]图11是示出栅极电压和漏极电流之间关系的图。
[0033]图12是示出栅极电压和漏极电流之间关系的图。
[0034]图13是示出施加栅极电压的时间段和阈值电压变化之间关系的图。
[0035]图14是在实例的MOSFET中通过EDX对硅元素的绘图。
[0036]图15是实例中MOSFET的BF-STEM照片。
[0037]图16 是实例中 MOSFET 的 HAADF-STEM 照片。
[0038]图17是在实例的MOSFET中通过EDX对硅元素的绘图。
[0039]图18是实例中MOSFET的BF-STEM照片。
[0040]图19 是实例中 MOSFET 的 HAADF-STEM 照片。
[0041]图20是施加电压之前在比较实例的MOSFET中通过EDX对硅元素的绘图。
[0042]图21是施加电压之前比较实例中的MOSFET的BF-STEM照片。
[0043]图22是施加电压之前比较实例中的MOSFET的HAADF-STEM照片。
[0044]图23是施加电压之后在比较实例的MOSFET中通过EDX对硅元素的绘图。
[0045]图24是施加电压之后比较实例中的MOSFET的BF-STEM照片。
[0046]图25是施加电压之后比较实例中的MOSFET的HAADF-STEM照片。
【具体实施方式】
[0047]在下文中将参考附图描述本发明的实施例。在下面的图中，相同或相应的元件具有分配的相同的参考字符，且将不再重复其描述。在本文中的晶体符号中，单个取向、集合取向、单个平面和集合平面分别用[]、〈>、()和H示出。而且，晶体学的负指数用上面加有
的数字表示，然而，在本文中负号在数字的前面。
[0048](第一实施例)
[0049]首先将描述根据代表本发明一个实施例的第一实施例的半导体器件的MOSFET I的结构。参考图1，M0SFET I是平面型MOSFET且主要包括碳化硅衬底10、栅极氧化物膜20、栅电极30、充当欧姆电极的源电极40和漏电极50、层间绝缘膜60和源极互连41。
[0050]碳化硅衬底10例如由具有4H多型的六边形碳化硅构成，并且包括相对于{0001}面具有偏离角的主表面10A。主表面1A例如可以是相对于{0001}面具有不小于0.1°且不大于8°的偏离角的表面，或者可以是具有不小于1°且不大于8°的偏离角的表面。替代地，主表面1A可以是相对于{0001}面宏观地具有62° ±10°偏离角的表面，且具体可以是(03-38)面。
[0051]碳化硅衬底10包括由碳化硅构成的且具有η导电类型的基础衬底11、由碳化硅构成的且具有η导电类型的缓冲层12、由碳化硅构成的且具有η导电类型的漂移层13、具有P导电类型的一对体区14、具有η导电类型的源极区15和具有P导电类型的接触区16。碳化娃衬底10应该仅是部分包含碳化娃的衬底，且基础衬底11不限于由碳化娃构成的衬底。基础衬底11例如可以由硅(Si)、氮化镓(GaN)、氮化铝(AlN)以及氮化镓和氮化铝的混合晶体(AlGaN)构成。
[0052]缓冲层12形成在基础衬底11的一个主表面IlA上且通过包含η型杂质具有η导电类型。漂移层13形成在缓冲层12上且通过包含η型杂质具有η导电类型。漂移层13中包含的η型杂质以氮(N)为代表，且其中包含的浓度(密度)低于缓冲层12中包含的η型杂质的浓度。缓冲层12和漂移层13是在基础衬底11的主表面IlA上形成的外延生长层O
[0053]该一对体区14彼此分离地形成在外延生长层中且通过包含P型杂质(具有P导电类型的杂质)具有P导电类型。体区14中包含的P型杂质以铝(Al)和硼(B)为代表。
[0054]源极区15形成在该对体区14中的每一个中以包括主表面1A并被体区14包围。源极区15包含η型杂质(具有η导电类型的杂质)诸如磷(P)，其浓度(密度)高于漂移层13中包含的η型杂质的浓度。
[0055]接触区16形成在该对体区14中的每一个中以包括主表面10Α、被体区14包围，并邻近于源极区15。接触区16包含P型杂质，诸如Al，其浓度(密度)高于体区14中包含的P型杂质的浓度。
[0056]栅极氧化物膜20在碳化硅衬底10的主表面1A上形成为与之接触。栅极氧化物膜20例如由二氧化硅构成，并形成在主表面1A上以从一个源极区15延伸到另一个源极区15。
[0057]栅电极30在栅极氧化物膜20上形成为与之接触，以从一个源极区15延伸到另一个源极区15。形成与栅极氧化物膜20接触的栅电极30以使栅极氧化物膜20处于栅电极和碳化硅衬底10之间。栅电极30由添加了杂质的多晶硅或者诸如Al的导体形成。
[0058]源电极40在碳化硅衬底10的主表面1A上(在源极区15和接触区16上)形成为与其接触。源电极40例如由TiAlSi (硅化钛铝)合金或者NiSi (硅化镍)合金构成，并包含硅(Si)和N1、Ti和Al的至少一种金属。因此在碳化硅衬底10和源电极40之间获得了良好的欧姆接触。随后将详细描述在碳化硅衬底10和源电极40之间的接触界面的结构。
[0059]漏电极50在与主表面1A相反的碳化硅衬底10的主表面1B上形成为与其接触。与源电极40类似，漏电极50由TiAlSi合金或者NiSi (硅化镍)合金构成，并与碳化硅衬底10欧姆接触。配置源电极40和漏电极50使得能用施加于栅电极30的栅极电压(Vg)来控制在源电极40和漏电极50之间流动的电流(Ids)。
[0060]层间绝缘膜60例如由二氧化硅(S12)或者氮化硅(SiN)构成，并形成为与栅极氧化物膜20 —起包围栅电极30。层间绝缘膜60具有例如不小于0.5 μπι且不大于2.0 μπι
的膜厚度。
[0061]现在将描述在源电极40和碳化硅衬底10之间的接触界面的结构。参考图2，暴露基底表面1C的区域形成在碳化硅衬底10的主表面1A中，且在该区域中使其与源电极40接触。就是说，在碳化硅衬底10和源电极40的接触界面的至少一部分处暴露基底表面1Co多个基底表面1C暴露在接触界面处，并在每个基底表面1C处使其与源电极40接触。在这里，当主表面1A是相对于(0001)面具有不小于0.1°且不大于8° (不小于1°且不大于8° )的偏离角的表面时，基底表面1C是(0001)面(硅面)。当主表面1A是相对于(000-1)面具有不小于0.1°且不大于8° (不小于1°且不大于8° )的偏离角的表面时，基底表面1C是(000-1)(碳面)。当主表面1A是(03-38)面时，基底表面1C是(01-12)面。利用这种结构，如随后将描述的，根据本实施例的MOSFET I实现了抑制阈值电压的变化。
[0062]参考图2，基底表面1C在偏离角的方向上的长度L例如可以为不小于36nm且不大于430nm。当基底表面10的长度L小于36nm时，难以充分确保在碳化娃衬底10和源电极40的接触界面处暴露基底表面1C的区域。当基底表面1C的长度L超过430nm时，电极材料可能会刺穿η型SiC(源极区15)。由于这种原因，基底表面的长度L优选为不小于36nm且不大于430nm，使得能进一步抑制MOSFET I的阈值电压变化。在这里，“基底表面1C在偏离角的方向上的长度L”指的是基底表面1C在基底表面1C相对于主表面1A的偏离方向上的长度。当基底表面1C的长度L不小于36nm且不大于430nm时，高度H为不小于5nm且不大于15nm。基底表面1C的长度L优选为不小于36nm且不大于430nm，且进一步优选为不小于50nm且不大于143nm。
[0063]通过例如用能量色散X射线光谱测定法(EDX)、亮场(BF)-扫描透射式电子显微镜(STEM)或者高角环形暗场(HAADF)-STEM观察MOSFET I的横截面结构，能够确定如图2所示的基底表面1C的暴露状态。在本实施例的MOSFET I中，如图2所示的结构不仅可以形成在源电极40和碳化硅衬底10之间的接触界面处，还可以形成在漏电极50和碳化硅衬底10之间的接触界面处。
[0064]现在将描述MOSFET I的操作。参考图1，当栅电极30的电压低于阈值电压(即，在截止状态)时，即使将电压施加到漏电极50，位于栅极氧化物膜20正下方的体区14和漂移层13之间的pn结仍为反向偏置，并建立了非导通状态。当将低于阈值电压的电压施加到栅电极30时，在体区14和栅极氧化物膜20之间的接触的部分周围的沟道区域中形成了反型层。因此，源极区15和漂移层13彼此电连接且电流在源电极40和漏电极50之间流动。
[0065]可如下确定对MOSFET I的阈值电压的变化的抑制。也就是，在首次为MOSFET I测量的M0SFET1的第一阈值电压(Vthl)和在连续向MOSFET I施加应力达1000小时以后测量的M0SFET1的第二阈值电压(Vth2)之间的差在±0.2V以内。在这里，施加应力意指在源电极40的源电压为OV且漏电极50的漏极电压为OV的同时，向栅电极30施加-15V的栅极电压。
[0066]更优选地，在第一阈值电压(Vthl)和在向MOSFET I施加应力之后经过直到1000小时的任何时间段之后测量的第三阈值电压(Vth3)之间的差在±0.2V 以内。例如可以在室温或在150°C的温度向M0SFET1施加应力。优选地，无论在室温还是在150°C的温度下施加应力，第一阈值电压(Vthl)和第二阈值电压(Vth2)的差都在±0.2V以内。
[0067]现在将描述制造根据本实施例的半导体器件的方法。在制造根据本实施例的半导体器件的方法中，制造了根据本实施例的MOSFET I。参考图3，在制造根据本实施例的半导体器件的方法中，首先，在步骤(SlO)中，执行碳化硅衬底制备步骤。在该步骤(SlO)中，连续执行基础衬底制备步骤(Sll)、外延生长步骤(S12)和离子注入步骤(S13)。
[0068]首先，在步骤(Sll)中，参考图4，通过切割由4H_SiC构成的锭(未示出)来制备由单晶碳化硅构成的基础衬底11。然后，在步骤(S12)中，通过外延生长在基础衬底11的一个主表面IlA上连续形成由碳化硅构成的缓冲层12和漂移层13。
[0069]然后，在步骤(S13)中，参考图5，首先，注入用于形成体区14的离子。具体地，例如，通过将Al (铝)离子注入到漂移层13中来形成体区14。然后，注入离子以形成源极区
15。具体地，例如，通过将P(磷)离子注入到体区14中，在体区14中形成源极区15。此夕卜，注入离子以形成接触区16。具体地，例如，通过将Al离子注入到体区14中，在体区14中形成接触区16。例如，可以通过在漂移层13上形成由二氧化硅构成的且在应注入离子的期望区域中具有开口的掩膜层，来注入离子。
[0070]因此，制备了碳化硅衬底10，其包括具有η导电类型的且由碳化硅构成的基础衬底11、由碳化硅构成的且具有η导电类型的缓冲层12、由碳化硅构成的且具有η导电类型的漂移层13、具有P导电类型的体区14、具有η导电类型的源极区15和具有P导电类型的接触区16。碳化硅衬底10的主表面1A例如可以是相对于{0001}面具有不小于0.1°且不大于8°的偏离角的表面，或者可以是具有不小于1°且不大于8°的偏离角的表面。
[0071]然后，在步骤(S20)中，执行活化退火步骤。在该步骤(S20)中，例如，在诸如氩的惰性气体的气氛中加热碳化硅衬底10。因此，活化了在步骤(S13)中注入的杂质。
[0072]然后，在步骤(S30)中，执行栅极氧化物膜形成步骤。在该步骤(S30)中，在包含例如氧的气氛气体中以不低于1100°c且不高于1400°C的温度加热碳化硅衬底10(干氧化)。因此，如图6所示，在碳化硅衬底10的主表面1A上与之接触地形成由二氧化硅构成的栅极氧化物膜20。
[0073]然后，在步骤(S40)中，执行氮退火步骤。在该步骤(S40)中，在诸如一氧化氮(NO)的气氛气体中以不低于1100°c且不高于1400°C的温度加热碳化硅衬底10。因此，氮原子被俘获在了位于栅极氧化物膜20和碳化硅衬底10之间的界面区域中的陷阱(未示出)中，从而抑制了在界面区域中形成界面态。此后，在诸如氮气(N2)的气氛气体中以不低于1100°C且不高于1400°C的温度进一步加热碳化硅衬底10 (后氧化退火(POA)处理)。
[0074]然后，在步骤(S50)中，执行栅电极形成步骤。在该步骤(S50)中，参考图7，例如用低压(LP)-化学气相沉积(CVD)在栅极氧化物膜20上与之接触地形成由已经将杂质加到高密度的多晶硅构成的栅电极30。
[0075]然后，在步骤(S60)中，执行层间绝缘膜形成步骤。在该步骤(S60)中，参考图7，例如，用CVD形成由二氧化硅或者氮化硅(具有不小于0.5 μ m且不大于2.0 μ m的膜厚度)构成的层间绝缘膜60，以与栅极氧化物膜20 —起包围栅电极30。
[0076]然后，在步骤(S70)中，执行欧姆电极形成步骤。在该步骤(S70)中，参考图8，首先，在将形成源电极40的区域中，移除层间绝缘膜60和栅极氧化物膜20，并形成暴露源极区15和接触区16的区域。然后，在该区域中，形成金属膜，其例如是T1、Al和Si的叠层膜或混合膜的或者Ni和Si的叠层膜或混合膜。具体地，通过使用剥离或干法蚀刻图案化，在该区域中形成金属膜。同样在碳化硅衬底10的与主表面1A相反的主表面1B上类似地形成金属膜。此后，在诸如氮或氩的惰性气体的气氛中，以不低于850°C且不高于1100°C的温度保持碳化硅衬底10达不短于0.5分钟且不长于15分钟的时间段。通过因此退火该金属膜，使该金属膜合金化，并且使金属膜的至少一部分转换成硅化物。因此，形成了由TiAlSi合金或NiSi合金构成的源电极40和漏电极50。
[0077]然后，在步骤(S80)中，执行源极互连形成步骤。在该步骤(S80)中，参考图1，例如，用气相沉积形成由代表导体的Al构成的源极互连41，以覆盖层间绝缘膜60和源电极40。通过执行上述(SlO)至(S80)的步骤，制造了根据本实施例的MOSFET 1，并完成了制造根据本实施例的半导体器件的方法。
[0078](第二实施例)
[0079]现在将描述根据代表本发明另一个实施例的第二实施例的半导体器件的MOSFET2。根据本实施例的MOSFET 2在构造、操作和效果方面基本类似于MOSFET 1，然而，根据本实施例的MOSFET 2在结构方面不同于MOSFET I，其中MOSFET I是平面型MOSFET而MOSFET2是沟槽型MOSFET。
[0080]参考图9，MOSFET 2是沟槽型M0SFET，且主要包括碳化硅衬底10、栅极氧化物膜20、栅电极30、充当欧姆电极的源电极40和漏电极50、层间绝缘膜60和源极互连41，这与根据第一实施例的MOSFET I类似。碳化硅衬底10具有朝主表面1A开口的沟槽70。沟槽70包括侧壁表面70A和底表面70B，并形成使得侧壁表面70A穿透源极区15和体区14以位于源极区15、体区14和漂移层13上，并使底表面70B位于漂移层13中。主表面1A相对于{0001}面具有例如不小于0.1°且不大于8°的偏离角或优选具有不小于1°且不大于8°的偏离角。
[0081]当从漂移层13的角度来看时，体区14与基础衬底11相反地形成。体区14形成为包括侧壁表面70A并在离开侧壁表面70A的方向上延伸，同时与漂移层13接触。体区14通过包含P型杂质具有P导电类型。体区14中包含的P型杂质以铝(Al)或硼⑶为代表。
[0082]当从体区14的角度来看时，源极区15形成在漂移层13的对面。源极区15形成为包括侧壁表面70A并在离开侧壁表面70A的方向上延伸，同时与体区14接触。源极区15通过包含η型杂质具有η导电类型。源极区15中包含的η型杂质的浓度值高于漂移层13中包含的η型杂质的浓度值。源极区15中包含的η型杂质以磷(P)为代表。
[0083]邻接于源极区15地形成接触区16，同时与体区14接触。接触区16通过包含ρ型杂质具有P导电类型。接触区16中包含的P型杂质的浓度值高于体区14中包含的ρ型杂质的浓度值。接触区16中包含的ρ型杂质以铝(Al)或硼⑶为代表，这与体区14中包含的P型杂质类似。
[0084]与碳化硅衬底10接触地形成栅极氧化物膜20，具体地，形成为覆盖沟槽70的侧壁表面70A和底表面70B以及碳化硅衬底10的主表面1A0栅极氧化物膜20由二氧化硅构成。
[0085]与栅极氧化物膜20接触地形成栅电极30，使得栅极氧化物膜20位于栅电极30和碳化硅衬底10之间，具体地，形成为填满沟槽70的栅电极30。栅电极30例如由加入了杂质的多晶硅或诸如Al的导体构成。
[0086]源电极40在碳化硅衬底10的主表面1A上(在源极区15和接触区16上)形成为与之接触。如第一实施例，源电极40由TiAlSi合金和NiSi合金构成。
[0087]形成层间绝缘膜60以与栅极氧化物膜20 —起包围栅电极30，使栅电极30与源电极40和源极互连41电隔离。层间绝缘膜60例如由二氧化硅或氮化硅构成。
[0088]形成源极互连41以覆盖层间绝缘膜60和源电极40。源极互连41例如由诸如Al的导体构成，并通过源电极40与源极区15电连接。
[0089]漏电极50在碳化硅衬底10的与主表面1A相反的主表面1B上形成为与之接触。漏电极50由能与碳化硅衬底10欧姆接触的材料构成，诸如与源电极40的材料相同的材料，并电连接到碳化娃衬底10。
[0090]如第一实施例，构造源电极40和碳化硅衬底10之间的接触界面以及漏电极50和碳化硅衬底10之间的接触界面(参照图2)。因此，MOSFET 2如根据第一实施例的MOSFET1实现了抑制阈值电压变化。
[0091](第三实施例)
[0092]现在将描 述根据代表本发明另一个实施例的第三实施例的半导体器件的肖特基势皇二极管(SBD)的结构。参考图10，SBD 3主要包括碳化硅衬底80、肖特基电极91、欧姆电极92、互连93和衬垫电极94。
[0093]碳化硅衬底80包括基础衬底81、缓冲层82和半导体层83。基础衬底81由碳化硅构成，并通过包含诸如氮的η型杂质而具有η导电类型。缓冲层82通过外延生长形成在基础衬底81的主表面上。与基础衬底81类似，缓冲层82具有η导电类型。半导体层83形成在与基础衬底81相反的缓冲层82的主表面上。与基础衬底81和缓冲层82类似，半导体层83具有η导电类型。
[0094]肖特基电极91在碳化硅衬底80的主表面上形成为与之接触。对于形成肖特基电极91的金属，可以采用允许与碳化硅衬底80肖特基接触的材料，例如，从由钛(Ti)、钨(W)、钼(Mo)、镍(Ni)、钽(Ta)和金(Au)组成的组中选择的至少一种金属。互连93由诸如Al的导体构成，并形成在肖特基电极91上。
[0095]欧姆电极92在与肖特基电极91相反的碳化硅衬底80的主表面上形成为与之接触。如在第一和第二实施例中，欧姆电极92由TiAlSi合金或NiSi合金构成，并与碳化硅衬底80欧姆接触。衬垫电极94由诸如Al的导体构成并形成在欧姆电极92上。如在第一和第二实施例中，构造欧姆电极92与碳化硅衬底80之间的接触界面(参照图2)。因此，如在第一和第二实施例中，由于欧姆电极92和碳化硅衬底80之间的接触状态，SBD 3实现了抑制电特性变化。
[0096]虽然以根据本发明的半导体器件的实例的方式在第一至第三实施例中描述了MOSFET或SBD，但根据本发明的半导体器件不限制于此。也就是，根据本发明的半导体器件可以是例如结型场效应晶体管(JFET)、绝缘栅双极型晶体管(IGBT)或者P-本征-N(PIN)二极管，并且可以在这种半导体器件的欧姆电极和碳化硅衬底之间的接触界面处形成如图2所示的结构。因此，如在MOSFET或SBD中，在这些半导体器件中，也能抑制由欧姆电极和碳化硅衬底之间的接触状态引起的电特性变化。
[0097]实例
[0098]实施了用于确定根据本发明抑制阈值电压变化的效果的实验。首先，制备根据第一实施例的MOSFET I (实例，参照图1)。然后，测量在施加电压之前的MOSFET I的阈值电压(Vthl)。然后，在源电极40的电压为OV且漏电极50的电压为OV的同时，向栅电极30施加-15V的电压达指定的时间段，在每个施加时间段再次测量阈值电压(Vth2)，由测量结果计算阈值电压的值的变化QVth= Vthl-Vth2)。在这里，参考图11和12描述了阈值电压(Vth)。作为比较实例，制备其中在碳化硅衬底10与源电极40之间的接触界面处未暴露基底表面1C的MOSFET (不具有图2示出的结构的M0SFET)，并进行与上面相同的实验。在厚度方向上切割实例和比较实例中的M0SFET，并用EDX、BF-STEM和HAADF-STEM分析源电极40和碳化硅衬底10之间的接触界面的结构。
[0099]图13示出了在每个施加栅极电压的时间段的阈值电压的值变化的计算结果。在图13中，横坐标表示栅极电压应用时间段(h)，纵坐标表示阈值电压值的变化(AVth(V)K正如图13清楚示出的，与比较实例中的值相比，在实例中，AVth的值(绝对值)显著降低了。从该结果发现，根据本发明中的半导体器件能够有效地抑制阈值电压变化。
[0100]然后研宄了阈值电压的变化和接触界面处的结构之间的关系。图14至19示出了实例中在源电极40和碳化硅衬底10之间的接触界面处的通过EDX (参照图14和17)、BF-STEM照片(参照图15和18)和HAADF-STEM照片(参照图16和19)的Si绘图。图20至22分别示出了在施加电压之前比较实例中在接触界面处的通过EDX (参照图20)、BF-STEM照片(参照图21)和HAADF-STEM照片(参照图22)的Si绘图。图23至25分别示出了在施加电压之后比较实例中在接触界面处的通过EDX (参照图23) ,BF-STEM照片(参照图24)和HAADF-STEM照片(参照图25)的Si绘图。图14至16和图20至25的放大倍数设定为100000，图17至19的放大倍数设定为200000。在通过EDX的绘图中，观察到了硅元素密集的白色区域。
[0101]在施加电压之前的比较实例中，在如图20至22所示的接触界面的周围观察到了硅(Si)的块状物40A，而在施加电压之后的比较实例中，如图23至25所示没有观察到块状物40A。如图14至19所示，在实例的MOSFET中，没有观察到块状物40A，但观察到了在碳化硅衬底10与源电极40的接触界面处暴露的基底表面1C的状态。当观察基底表面1C的高度H时(参照图2)，观察到了 64.5nm和28.7nm(参照图15)和10.3nm和15.0nm (参照图18)的高度。从该结果发现，在施加电压之前和之后的接触界面的硅元素分布状态的变化被认为是由阈值电压的变化引起。另外，发现当获得在碳化硅衬底10与源电极40的接触界面处暴露基底表面1C的更稳定结构时，会缓和阈值电压的变化。
[0102]应该理解，本文公开的实施例和实例在每个方面都仅是示例性的而不是限制性的。本发明的范围是用权利要求项而不是上面描述来限定的，且意指包括在范围内的且意义等效于权利要求项的任何变更。
[0103]工业适用性
[0104]可以将根据本发明的半导体器件有利地应用于实现抑制电特性变化所需的半导体器件。
[0105]附图标记列表
[0106]1、2 MOSFET ；3 SBD ;10、80 碳化硅衬底；10A、10B、11A 主表面；1C 基底表面；11、81基础衬底；12、82缓冲层；13漂移层；14p型体区；15源极区；16接触区；20栅极氧化物膜；30栅电极；40源电极；40A块状物；41源极互连；50漏电极；60层间绝缘膜；70沟槽；70A侧壁表面；70B底表面；83半导体层；91肖特基电极；92欧姆电极；93互连；94衬垫电极高度；L长度。
【主权项】
1.一种半导体器件，包括: 碳化硅衬底，所述碳化硅衬底包括主表面，所述主表面相对于{0001}面具有偏离角；以及 欧姆电极，所述欧姆电极被形成为与所述主表面接触， 其中，在所述碳化硅衬底与所述欧姆电极的接触界面的至少一部分处暴露出基底表面。2.根据权利要求1所述的半导体器件，其中 所述欧姆电极包含N1、Ti和Al中的至少一种金属。3.根据权利要求2所述的半导体器件，其中 所述欧姆电极由TiAlSi合金或NiSi合金构成。4.根据权利要求1至3中的任一项所述的半导体器件，其中 所述基底表面在所述偏离角的方向上的长度为不小于36nm且不大于430nm。5.根据权利要求1至4中的任一项所述的半导体器件，进一步包括: 氧化物膜，所述氧化物膜被形成为与所述碳化硅衬底接触； 栅电极，所述栅电极被形成为与所述氧化物膜接触，使得所述氧化物膜位于所述栅电极和所述碳化硅衬底之间；以及 漏电极，所述漏电极被形成为与所述碳化硅衬底接触，其中 所述欧姆电极是源电极， 所述源电极和所述漏电极被配置为使得能够利用施加到所述栅电极的栅极电压来控制在所述源电极和所述漏电极之间流动的电流， 首次测量的所述半导体器件的第一阈值电压和在向所述半导体器件连续施加应力1000小时之后测量的所述半导体器件的第二阈值电压之间的差在±0.2V以内，并且 施加所述应力是指在所述源电极的电压为OV并且所述漏电极的电压为OV的同时，向所述栅电极施加-15V的所述栅极电压。
【专利摘要】一种MOSFET包括：包括主表面(10A)的碳化硅衬底(10)，该主表面(10A)相对于{0001}面具有偏离角；和形成为与主表面(10A)接触的源电极(40)。在碳化硅衬底(10)与源电极(40)的接触界面的至少一部分处暴露基底表面(10C)。这种构造使得在MOSFET中抑制阈值电压变化。
【IPC分类】H01L29/47, H01L29/417, H01L21/28, H01L29/872, H01L29/12, H01L29/78
【公开号】CN104885199
【申请号】CN201380069381
【发明人】山本裕史, 日吉透, 松川真治
【申请人】住友电气工业株式会社
【公开日】2015年9月2日
【申请日】2013年12月19日
【公告号】DE112013006611T5, WO2014122863A1, WO2014122863A9
【技术领域】
[0001]本发明涉及一种半导体器件，且尤其涉及一种实现抑制电特性变化的半导体器件。
【背景技术】
[0002]为了使半导体器件有高击穿电压和低损耗，最近越来越多地采用碳化硅作为形成半导体器件的材料。与常规地广泛用于形成半导体器件的材料的硅相比，碳化硅是一种带隙大于硅的宽带隙半导体。因此，通过采用碳化硅作为形成半导体器件的材料，能够实现半导体器件的更高的击穿电压和更低的导通电阻。当在高温环境使用时，与包含硅材料的半导体器件相比，包含碳化硅材料的半导体器件还具有特性降低更小的优势。
[0003]包含碳化硅构成材料的半导体器件的实例包括金属氧化物半导体场效应晶体管(MOSFET)和肖特基势皇二极管(SBD)。MOSFET是一种其中通过用被定义为边界的指定阈值电压控制是否在沟道区域中形成反型层来允许或不允许电流通过的半导体器件。由于允许或不允许电流通过的阈值电压的变化，该MOSFET在不能得到的其稳定操作方面有劣势。为了解决这个问题，通过研宄形成栅极氧化物膜的条件，例如提出了减小阈值电压的不稳定性(参照，例如 Mitsuo Okamoto 等人，“Reduct1n of Instability in Vth of4H_SiC C-Face MOSFETs，，，the 59th Spring Meeting,Proceedings, The Japan Societyof Applied Physics, 2012 年 3 月，15-309 页(NPD I))。
[0004]引用列表
[0005]非专利文献
[0006]NPD I:Mitsuo Okamoto 等人，“Reduct1n of Instability in Vth of 4H_SiCC-Face MOSFETs”，the 59th Spring Meeting,Proceedings,The Japan Society ofApplied Physics, 2012 年 3 月，15-309 页
【发明内容】
[0007]技术问题
[0008]虽然提出了如上所述的抑制MOSFET的阈值电压变化的建议，但是没有得到它的详细原因。因此，在常规MOSFET中难以有效抑制诸如阈值电压的电特性变化。然后，本发明的目的在于提供一种实现有效抑制电特性诸如阈值电压变化的半导体器件。
[0009]问题的解决方案
[0010]根据本发明的半导体器件包括:包括主表面的碳化硅衬底，该主表面相对于{0001}面具有偏离角；和形成为与该主表面接触的欧姆电极。在碳化硅衬底与欧姆电极的接触界面的至少一部分处暴露基底表面。
[0011]本发明人对具有这种欧姆电极形成在碳化硅衬底上的构造的半导体器件的诸如阈值电压的电特性变化的原因进行了详细的研宄，由此得到了下面的研宄结果并获得了本发明。
[0012]首先，在其中欧姆电极形成在碳化硅衬底上的半导体器件中，在向该半导体器件施加电压之前，在欧姆电极和碳化硅衬底之间的接触界面周围存在源于电极材料的块状物。在施加预定时间段的电压之后，该块状物消失了。也就是，在向欧姆电极施加电压之前和之后，在欧姆电极和碳化硅衬底之间接触界面处的元素(例如，在欧姆电极由TiAlSi合金构成的实例中的硅元素)的分布状态改变了。
[0013]本发明人对如上所述的元素分布状态的这种变化是由半导体器件的电特性变化引起的事实给予了关注，找到了在欧姆电极和碳化硅衬底之间接触界面处的更稳定的结构，并获得了本发明。也就是，在根据本发明的半导体器件中，在碳化硅衬底与欧姆电极的接触界面的至少一部分处暴露基底表面。因此，得到了与在接触界面不暴露基底表面的情况相比的更稳定的结构，从而缓和了电特性的变化。因此，根据本发明的半导体器件，能够提供一种实现有效抑制电特性变化的半导体器件。
[0014]在上述的半导体器件中，欧姆电极可包含N1、Ti和Al中的至少一种金属。更具体地，欧姆电极可由TiAlSi合金或NiSi合金构成。因此能够获得在欧姆电极和碳化娃衬底之间的良好的欧姆接触。
[0015]在上述的半导体器件中，基底表面在偏离角的方向上的长度可为不小于36nm且不大于430nm。当基底表面的长度小于36nm时，难以充分确保在碳化娃衬底和欧姆电极的接触界面处暴露基底表面的区域。当基底表面的长度超过430nm时，电极材料可能会刺穿(穿过)n型SiC源极区，这可能会防碍MOSFET的操作。由于这种原因，基底表面的长度优选为不小于36nm且不大于430nm，且进一步优选为不小于50nm且不大于143nm。因此能够进一步抑制半导体器件的电特性变化。
[0016]上述半导体器件可进一步包括:氧化物膜，其形成为与碳化硅衬底接触；栅电极，其形成为与该氧化物膜接触，以使该氧化物膜处于栅电极和碳化硅衬底之间；和漏电极，其形成为与碳化硅衬底接触。欧姆电极可以是源电极。源电极和漏电极可配置为使得能够利用施加到栅电极的栅极电压控制在源电极和漏电极之间流动的电流。首次测量的半导体器件的第一阈值电压和在向半导体器件连续施加应力1000小时之后测量的半导体器件的第二阈值电压之间的差可在±0.2V以内。在这里，施加应力是指在源电极的电压为OV且漏电极的电压为OV的同时向栅电极施加-15V的栅极电压。因此能够提供一种实现进一步抑制阈值电压变化的半导体器件。
[0017]在这里，参考图11和12将描述阈值电压的定义。在图11和12中，横坐标表示栅极电压(Vg)，纵坐标表示漏极电流(Id)。参考图11，首先，想栅极电压(Vg)变化的情况下测量漏极电流(Id)。当栅极电压为负时，基本上没有漏极电流流过。随着栅极电压的升高，漏极电流突然开始流动。阈值电压(Vth)是指在漏极电流开始流动时的栅极电压。更具体地，阈值电压(Vth)是指当漏极电压设定为0.1V、源电压设定为OV并且漏极电流设定为InA时的栅极电压。跨源极和漏极的电压(Vds)设定为0.1V。
[0018]现在将参考图12描述阈值电压的变化。最初，在向半导体器件施加的栅极电压变化的情况下测量漏极电流。将漏极电流设定为InA时的栅极电压定义为第一阈值电压(Vthl) ο然后，向半导体器件施加应力。此后，在栅极电压变化的情况下测量漏极电流。然后，将漏极电流设定为InA时的栅极电压定义为第二阈值电压(Vth2)。阈值电压随着施加应力而改变。
[0019]也就是，在完成半导体器件制造之后，进行用于出货检验的操作测试，随后将半导体器件出货。在本发明中，首次测量的半导体器件的第一阈值电压包括在半导体器件出货之后通过首次向栅电极施加电压来测量第一阈值电压的情况。
[0020]发明的有利效果
[0021]从以上描述明显的，根据本发明的半导体器件，能够提供一种实现充分抑制诸如阈值电压的电特性变化的半导体器件。
【附图说明】
[0022]图1是示出根据第一实施例的MOSFET的结构的示意横截面图。
[0023]图2是以放大方式示出根据第一实施例的MOSFET的结构的示意横截面图。
[0024]图3是示意性示出制造根据第一实施例的半导体器件的方法的流程图。
[0025]图4是用于示例制造根据第一实施例的半导体器件的方法的示意横截面图。
[0026]图5是用于示例制造根据第一实施例的半导体器件的方法的示意横截面图。
[0027]图6是用于示例制造根据第一实施例的半导体器件的方法的示意横截面图。
[0028]图7是用于示例制造根据第一实施例的半导体器件的方法的示意横截面图。
[0029]图8是用于示例制造根据第一实施例的半导体器件的方法的示意横截面图。
[0030]图9是示出根据第二实施例的MOSFET的结构的示意横截面图。
[0031]图10是示出根据第三实施例的SBD的结构的示意横截面图。
[0032]图11是示出栅极电压和漏极电流之间关系的图。
[0033]图12是示出栅极电压和漏极电流之间关系的图。
[0034]图13是示出施加栅极电压的时间段和阈值电压变化之间关系的图。
[0035]图14是在实例的MOSFET中通过EDX对硅元素的绘图。
[0036]图15是实例中MOSFET的BF-STEM照片。
[0037]图16 是实例中 MOSFET 的 HAADF-STEM 照片。
[0038]图17是在实例的MOSFET中通过EDX对硅元素的绘图。
[0039]图18是实例中MOSFET的BF-STEM照片。
[0040]图19 是实例中 MOSFET 的 HAADF-STEM 照片。
[0041]图20是施加电压之前在比较实例的MOSFET中通过EDX对硅元素的绘图。
[0042]图21是施加电压之前比较实例中的MOSFET的BF-STEM照片。
[0043]图22是施加电压之前比较实例中的MOSFET的HAADF-STEM照片。
[0044]图23是施加电压之后在比较实例的MOSFET中通过EDX对硅元素的绘图。
[0045]图24是施加电压之后比较实例中的MOSFET的BF-STEM照片。
[0046]图25是施加电压之后比较实例中的MOSFET的HAADF-STEM照片。
【具体实施方式】
[0047]在下文中将参考附图描述本发明的实施例。在下面的图中，相同或相应的元件具有分配的相同的参考字符，且将不再重复其描述。在本文中的晶体符号中，单个取向、集合取向、单个平面和集合平面分别用[]、〈>、()和H示出。而且，晶体学的负指数用上面加有
的数字表示，然而，在本文中负号在数字的前面。
[0048](第一实施例)
[0049]首先将描述根据代表本发明一个实施例的第一实施例的半导体器件的MOSFET I的结构。参考图1，M0SFET I是平面型MOSFET且主要包括碳化硅衬底10、栅极氧化物膜20、栅电极30、充当欧姆电极的源电极40和漏电极50、层间绝缘膜60和源极互连41。
[0050]碳化硅衬底10例如由具有4H多型的六边形碳化硅构成，并且包括相对于{0001}面具有偏离角的主表面10A。主表面1A例如可以是相对于{0001}面具有不小于0.1°且不大于8°的偏离角的表面，或者可以是具有不小于1°且不大于8°的偏离角的表面。替代地，主表面1A可以是相对于{0001}面宏观地具有62° ±10°偏离角的表面，且具体可以是(03-38)面。
[0051]碳化硅衬底10包括由碳化硅构成的且具有η导电类型的基础衬底11、由碳化硅构成的且具有η导电类型的缓冲层12、由碳化硅构成的且具有η导电类型的漂移层13、具有P导电类型的一对体区14、具有η导电类型的源极区15和具有P导电类型的接触区16。碳化娃衬底10应该仅是部分包含碳化娃的衬底，且基础衬底11不限于由碳化娃构成的衬底。基础衬底11例如可以由硅(Si)、氮化镓(GaN)、氮化铝(AlN)以及氮化镓和氮化铝的混合晶体(AlGaN)构成。
[0052]缓冲层12形成在基础衬底11的一个主表面IlA上且通过包含η型杂质具有η导电类型。漂移层13形成在缓冲层12上且通过包含η型杂质具有η导电类型。漂移层13中包含的η型杂质以氮(N)为代表，且其中包含的浓度(密度)低于缓冲层12中包含的η型杂质的浓度。缓冲层12和漂移层13是在基础衬底11的主表面IlA上形成的外延生长层O
[0053]该一对体区14彼此分离地形成在外延生长层中且通过包含P型杂质(具有P导电类型的杂质)具有P导电类型。体区14中包含的P型杂质以铝(Al)和硼(B)为代表。
[0054]源极区15形成在该对体区14中的每一个中以包括主表面1A并被体区14包围。源极区15包含η型杂质(具有η导电类型的杂质)诸如磷(P)，其浓度(密度)高于漂移层13中包含的η型杂质的浓度。
[0055]接触区16形成在该对体区14中的每一个中以包括主表面10Α、被体区14包围，并邻近于源极区15。接触区16包含P型杂质，诸如Al，其浓度(密度)高于体区14中包含的P型杂质的浓度。
[0056]栅极氧化物膜20在碳化硅衬底10的主表面1A上形成为与之接触。栅极氧化物膜20例如由二氧化硅构成，并形成在主表面1A上以从一个源极区15延伸到另一个源极区15。
[0057]栅电极30在栅极氧化物膜20上形成为与之接触，以从一个源极区15延伸到另一个源极区15。形成与栅极氧化物膜20接触的栅电极30以使栅极氧化物膜20处于栅电极和碳化硅衬底10之间。栅电极30由添加了杂质的多晶硅或者诸如Al的导体形成。
[0058]源电极40在碳化硅衬底10的主表面1A上(在源极区15和接触区16上)形成为与其接触。源电极40例如由TiAlSi (硅化钛铝)合金或者NiSi (硅化镍)合金构成，并包含硅(Si)和N1、Ti和Al的至少一种金属。因此在碳化硅衬底10和源电极40之间获得了良好的欧姆接触。随后将详细描述在碳化硅衬底10和源电极40之间的接触界面的结构。
[0059]漏电极50在与主表面1A相反的碳化硅衬底10的主表面1B上形成为与其接触。与源电极40类似，漏电极50由TiAlSi合金或者NiSi (硅化镍)合金构成，并与碳化硅衬底10欧姆接触。配置源电极40和漏电极50使得能用施加于栅电极30的栅极电压(Vg)来控制在源电极40和漏电极50之间流动的电流(Ids)。
[0060]层间绝缘膜60例如由二氧化硅(S12)或者氮化硅(SiN)构成，并形成为与栅极氧化物膜20 —起包围栅电极30。层间绝缘膜60具有例如不小于0.5 μπι且不大于2.0 μπι
的膜厚度。
[0061]现在将描述在源电极40和碳化硅衬底10之间的接触界面的结构。参考图2，暴露基底表面1C的区域形成在碳化硅衬底10的主表面1A中，且在该区域中使其与源电极40接触。就是说，在碳化硅衬底10和源电极40的接触界面的至少一部分处暴露基底表面1Co多个基底表面1C暴露在接触界面处，并在每个基底表面1C处使其与源电极40接触。在这里，当主表面1A是相对于(0001)面具有不小于0.1°且不大于8° (不小于1°且不大于8° )的偏离角的表面时，基底表面1C是(0001)面(硅面)。当主表面1A是相对于(000-1)面具有不小于0.1°且不大于8° (不小于1°且不大于8° )的偏离角的表面时，基底表面1C是(000-1)(碳面)。当主表面1A是(03-38)面时，基底表面1C是(01-12)面。利用这种结构，如随后将描述的，根据本实施例的MOSFET I实现了抑制阈值电压的变化。
[0062]参考图2，基底表面1C在偏离角的方向上的长度L例如可以为不小于36nm且不大于430nm。当基底表面10的长度L小于36nm时，难以充分确保在碳化娃衬底10和源电极40的接触界面处暴露基底表面1C的区域。当基底表面1C的长度L超过430nm时，电极材料可能会刺穿η型SiC(源极区15)。由于这种原因，基底表面的长度L优选为不小于36nm且不大于430nm，使得能进一步抑制MOSFET I的阈值电压变化。在这里，“基底表面1C在偏离角的方向上的长度L”指的是基底表面1C在基底表面1C相对于主表面1A的偏离方向上的长度。当基底表面1C的长度L不小于36nm且不大于430nm时，高度H为不小于5nm且不大于15nm。基底表面1C的长度L优选为不小于36nm且不大于430nm，且进一步优选为不小于50nm且不大于143nm。
[0063]通过例如用能量色散X射线光谱测定法(EDX)、亮场(BF)-扫描透射式电子显微镜(STEM)或者高角环形暗场(HAADF)-STEM观察MOSFET I的横截面结构，能够确定如图2所示的基底表面1C的暴露状态。在本实施例的MOSFET I中，如图2所示的结构不仅可以形成在源电极40和碳化硅衬底10之间的接触界面处，还可以形成在漏电极50和碳化硅衬底10之间的接触界面处。
[0064]现在将描述MOSFET I的操作。参考图1，当栅电极30的电压低于阈值电压(即，在截止状态)时，即使将电压施加到漏电极50，位于栅极氧化物膜20正下方的体区14和漂移层13之间的pn结仍为反向偏置，并建立了非导通状态。当将低于阈值电压的电压施加到栅电极30时，在体区14和栅极氧化物膜20之间的接触的部分周围的沟道区域中形成了反型层。因此，源极区15和漂移层13彼此电连接且电流在源电极40和漏电极50之间流动。
[0065]可如下确定对MOSFET I的阈值电压的变化的抑制。也就是，在首次为MOSFET I测量的M0SFET1的第一阈值电压(Vthl)和在连续向MOSFET I施加应力达1000小时以后测量的M0SFET1的第二阈值电压(Vth2)之间的差在±0.2V以内。在这里，施加应力意指在源电极40的源电压为OV且漏电极50的漏极电压为OV的同时，向栅电极30施加-15V的栅极电压。
[0066]更优选地，在第一阈值电压(Vthl)和在向MOSFET I施加应力之后经过直到1000小时的任何时间段之后测量的第三阈值电压(Vth3)之间的差在±0.2V 以内。例如可以在室温或在150°C的温度向M0SFET1施加应力。优选地，无论在室温还是在150°C的温度下施加应力，第一阈值电压(Vthl)和第二阈值电压(Vth2)的差都在±0.2V以内。
[0067]现在将描述制造根据本实施例的半导体器件的方法。在制造根据本实施例的半导体器件的方法中，制造了根据本实施例的MOSFET I。参考图3，在制造根据本实施例的半导体器件的方法中，首先，在步骤(SlO)中，执行碳化硅衬底制备步骤。在该步骤(SlO)中，连续执行基础衬底制备步骤(Sll)、外延生长步骤(S12)和离子注入步骤(S13)。
[0068]首先，在步骤(Sll)中，参考图4，通过切割由4H_SiC构成的锭(未示出)来制备由单晶碳化硅构成的基础衬底11。然后，在步骤(S12)中，通过外延生长在基础衬底11的一个主表面IlA上连续形成由碳化硅构成的缓冲层12和漂移层13。
[0069]然后，在步骤(S13)中，参考图5，首先，注入用于形成体区14的离子。具体地，例如，通过将Al (铝)离子注入到漂移层13中来形成体区14。然后，注入离子以形成源极区
15。具体地，例如，通过将P(磷)离子注入到体区14中，在体区14中形成源极区15。此夕卜，注入离子以形成接触区16。具体地，例如，通过将Al离子注入到体区14中，在体区14中形成接触区16。例如，可以通过在漂移层13上形成由二氧化硅构成的且在应注入离子的期望区域中具有开口的掩膜层，来注入离子。
[0070]因此，制备了碳化硅衬底10，其包括具有η导电类型的且由碳化硅构成的基础衬底11、由碳化硅构成的且具有η导电类型的缓冲层12、由碳化硅构成的且具有η导电类型的漂移层13、具有P导电类型的体区14、具有η导电类型的源极区15和具有P导电类型的接触区16。碳化硅衬底10的主表面1A例如可以是相对于{0001}面具有不小于0.1°且不大于8°的偏离角的表面，或者可以是具有不小于1°且不大于8°的偏离角的表面。
[0071]然后，在步骤(S20)中，执行活化退火步骤。在该步骤(S20)中，例如，在诸如氩的惰性气体的气氛中加热碳化硅衬底10。因此，活化了在步骤(S13)中注入的杂质。
[0072]然后，在步骤(S30)中，执行栅极氧化物膜形成步骤。在该步骤(S30)中，在包含例如氧的气氛气体中以不低于1100°c且不高于1400°C的温度加热碳化硅衬底10(干氧化)。因此，如图6所示，在碳化硅衬底10的主表面1A上与之接触地形成由二氧化硅构成的栅极氧化物膜20。
[0073]然后，在步骤(S40)中，执行氮退火步骤。在该步骤(S40)中，在诸如一氧化氮(NO)的气氛气体中以不低于1100°c且不高于1400°C的温度加热碳化硅衬底10。因此，氮原子被俘获在了位于栅极氧化物膜20和碳化硅衬底10之间的界面区域中的陷阱(未示出)中，从而抑制了在界面区域中形成界面态。此后，在诸如氮气(N2)的气氛气体中以不低于1100°C且不高于1400°C的温度进一步加热碳化硅衬底10 (后氧化退火(POA)处理)。
[0074]然后，在步骤(S50)中，执行栅电极形成步骤。在该步骤(S50)中，参考图7，例如用低压(LP)-化学气相沉积(CVD)在栅极氧化物膜20上与之接触地形成由已经将杂质加到高密度的多晶硅构成的栅电极30。
[0075]然后，在步骤(S60)中，执行层间绝缘膜形成步骤。在该步骤(S60)中，参考图7，例如，用CVD形成由二氧化硅或者氮化硅(具有不小于0.5 μ m且不大于2.0 μ m的膜厚度)构成的层间绝缘膜60，以与栅极氧化物膜20 —起包围栅电极30。
[0076]然后，在步骤(S70)中，执行欧姆电极形成步骤。在该步骤(S70)中，参考图8，首先，在将形成源电极40的区域中，移除层间绝缘膜60和栅极氧化物膜20，并形成暴露源极区15和接触区16的区域。然后，在该区域中，形成金属膜，其例如是T1、Al和Si的叠层膜或混合膜的或者Ni和Si的叠层膜或混合膜。具体地，通过使用剥离或干法蚀刻图案化，在该区域中形成金属膜。同样在碳化硅衬底10的与主表面1A相反的主表面1B上类似地形成金属膜。此后，在诸如氮或氩的惰性气体的气氛中，以不低于850°C且不高于1100°C的温度保持碳化硅衬底10达不短于0.5分钟且不长于15分钟的时间段。通过因此退火该金属膜，使该金属膜合金化，并且使金属膜的至少一部分转换成硅化物。因此，形成了由TiAlSi合金或NiSi合金构成的源电极40和漏电极50。
[0077]然后，在步骤(S80)中，执行源极互连形成步骤。在该步骤(S80)中，参考图1，例如，用气相沉积形成由代表导体的Al构成的源极互连41，以覆盖层间绝缘膜60和源电极40。通过执行上述(SlO)至(S80)的步骤，制造了根据本实施例的MOSFET 1，并完成了制造根据本实施例的半导体器件的方法。
[0078](第二实施例)
[0079]现在将描述根据代表本发明另一个实施例的第二实施例的半导体器件的MOSFET2。根据本实施例的MOSFET 2在构造、操作和效果方面基本类似于MOSFET 1，然而，根据本实施例的MOSFET 2在结构方面不同于MOSFET I，其中MOSFET I是平面型MOSFET而MOSFET2是沟槽型MOSFET。
[0080]参考图9，MOSFET 2是沟槽型M0SFET，且主要包括碳化硅衬底10、栅极氧化物膜20、栅电极30、充当欧姆电极的源电极40和漏电极50、层间绝缘膜60和源极互连41，这与根据第一实施例的MOSFET I类似。碳化硅衬底10具有朝主表面1A开口的沟槽70。沟槽70包括侧壁表面70A和底表面70B，并形成使得侧壁表面70A穿透源极区15和体区14以位于源极区15、体区14和漂移层13上，并使底表面70B位于漂移层13中。主表面1A相对于{0001}面具有例如不小于0.1°且不大于8°的偏离角或优选具有不小于1°且不大于8°的偏离角。
[0081]当从漂移层13的角度来看时，体区14与基础衬底11相反地形成。体区14形成为包括侧壁表面70A并在离开侧壁表面70A的方向上延伸，同时与漂移层13接触。体区14通过包含P型杂质具有P导电类型。体区14中包含的P型杂质以铝(Al)或硼⑶为代表。
[0082]当从体区14的角度来看时，源极区15形成在漂移层13的对面。源极区15形成为包括侧壁表面70A并在离开侧壁表面70A的方向上延伸，同时与体区14接触。源极区15通过包含η型杂质具有η导电类型。源极区15中包含的η型杂质的浓度值高于漂移层13中包含的η型杂质的浓度值。源极区15中包含的η型杂质以磷(P)为代表。
[0083]邻接于源极区15地形成接触区16，同时与体区14接触。接触区16通过包含ρ型杂质具有P导电类型。接触区16中包含的P型杂质的浓度值高于体区14中包含的ρ型杂质的浓度值。接触区16中包含的ρ型杂质以铝(Al)或硼⑶为代表，这与体区14中包含的P型杂质类似。
[0084]与碳化硅衬底10接触地形成栅极氧化物膜20，具体地，形成为覆盖沟槽70的侧壁表面70A和底表面70B以及碳化硅衬底10的主表面1A0栅极氧化物膜20由二氧化硅构成。
[0085]与栅极氧化物膜20接触地形成栅电极30，使得栅极氧化物膜20位于栅电极30和碳化硅衬底10之间，具体地，形成为填满沟槽70的栅电极30。栅电极30例如由加入了杂质的多晶硅或诸如Al的导体构成。
[0086]源电极40在碳化硅衬底10的主表面1A上(在源极区15和接触区16上)形成为与之接触。如第一实施例，源电极40由TiAlSi合金和NiSi合金构成。
[0087]形成层间绝缘膜60以与栅极氧化物膜20 —起包围栅电极30，使栅电极30与源电极40和源极互连41电隔离。层间绝缘膜60例如由二氧化硅或氮化硅构成。
[0088]形成源极互连41以覆盖层间绝缘膜60和源电极40。源极互连41例如由诸如Al的导体构成，并通过源电极40与源极区15电连接。
[0089]漏电极50在碳化硅衬底10的与主表面1A相反的主表面1B上形成为与之接触。漏电极50由能与碳化硅衬底10欧姆接触的材料构成，诸如与源电极40的材料相同的材料，并电连接到碳化娃衬底10。
[0090]如第一实施例，构造源电极40和碳化硅衬底10之间的接触界面以及漏电极50和碳化硅衬底10之间的接触界面(参照图2)。因此，MOSFET 2如根据第一实施例的MOSFET1实现了抑制阈值电压变化。
[0091](第三实施例)
[0092]现在将描 述根据代表本发明另一个实施例的第三实施例的半导体器件的肖特基势皇二极管(SBD)的结构。参考图10，SBD 3主要包括碳化硅衬底80、肖特基电极91、欧姆电极92、互连93和衬垫电极94。
[0093]碳化硅衬底80包括基础衬底81、缓冲层82和半导体层83。基础衬底81由碳化硅构成，并通过包含诸如氮的η型杂质而具有η导电类型。缓冲层82通过外延生长形成在基础衬底81的主表面上。与基础衬底81类似，缓冲层82具有η导电类型。半导体层83形成在与基础衬底81相反的缓冲层82的主表面上。与基础衬底81和缓冲层82类似，半导体层83具有η导电类型。
[0094]肖特基电极91在碳化硅衬底80的主表面上形成为与之接触。对于形成肖特基电极91的金属，可以采用允许与碳化硅衬底80肖特基接触的材料，例如，从由钛(Ti)、钨(W)、钼(Mo)、镍(Ni)、钽(Ta)和金(Au)组成的组中选择的至少一种金属。互连93由诸如Al的导体构成，并形成在肖特基电极91上。
[0095]欧姆电极92在与肖特基电极91相反的碳化硅衬底80的主表面上形成为与之接触。如在第一和第二实施例中，欧姆电极92由TiAlSi合金或NiSi合金构成，并与碳化硅衬底80欧姆接触。衬垫电极94由诸如Al的导体构成并形成在欧姆电极92上。如在第一和第二实施例中，构造欧姆电极92与碳化硅衬底80之间的接触界面(参照图2)。因此，如在第一和第二实施例中，由于欧姆电极92和碳化硅衬底80之间的接触状态，SBD 3实现了抑制电特性变化。
[0096]虽然以根据本发明的半导体器件的实例的方式在第一至第三实施例中描述了MOSFET或SBD，但根据本发明的半导体器件不限制于此。也就是，根据本发明的半导体器件可以是例如结型场效应晶体管(JFET)、绝缘栅双极型晶体管(IGBT)或者P-本征-N(PIN)二极管，并且可以在这种半导体器件的欧姆电极和碳化硅衬底之间的接触界面处形成如图2所示的结构。因此，如在MOSFET或SBD中，在这些半导体器件中，也能抑制由欧姆电极和碳化硅衬底之间的接触状态引起的电特性变化。
[0097]实例
[0098]实施了用于确定根据本发明抑制阈值电压变化的效果的实验。首先，制备根据第一实施例的MOSFET I (实例，参照图1)。然后，测量在施加电压之前的MOSFET I的阈值电压(Vthl)。然后，在源电极40的电压为OV且漏电极50的电压为OV的同时，向栅电极30施加-15V的电压达指定的时间段，在每个施加时间段再次测量阈值电压(Vth2)，由测量结果计算阈值电压的值的变化QVth= Vthl-Vth2)。在这里，参考图11和12描述了阈值电压(Vth)。作为比较实例，制备其中在碳化硅衬底10与源电极40之间的接触界面处未暴露基底表面1C的MOSFET (不具有图2示出的结构的M0SFET)，并进行与上面相同的实验。在厚度方向上切割实例和比较实例中的M0SFET，并用EDX、BF-STEM和HAADF-STEM分析源电极40和碳化硅衬底10之间的接触界面的结构。
[0099]图13示出了在每个施加栅极电压的时间段的阈值电压的值变化的计算结果。在图13中，横坐标表示栅极电压应用时间段(h)，纵坐标表示阈值电压值的变化(AVth(V)K正如图13清楚示出的，与比较实例中的值相比，在实例中，AVth的值(绝对值)显著降低了。从该结果发现，根据本发明中的半导体器件能够有效地抑制阈值电压变化。
[0100]然后研宄了阈值电压的变化和接触界面处的结构之间的关系。图14至19示出了实例中在源电极40和碳化硅衬底10之间的接触界面处的通过EDX (参照图14和17)、BF-STEM照片(参照图15和18)和HAADF-STEM照片(参照图16和19)的Si绘图。图20至22分别示出了在施加电压之前比较实例中在接触界面处的通过EDX (参照图20)、BF-STEM照片(参照图21)和HAADF-STEM照片(参照图22)的Si绘图。图23至25分别示出了在施加电压之后比较实例中在接触界面处的通过EDX (参照图23) ,BF-STEM照片(参照图24)和HAADF-STEM照片(参照图25)的Si绘图。图14至16和图20至25的放大倍数设定为100000，图17至19的放大倍数设定为200000。在通过EDX的绘图中，观察到了硅元素密集的白色区域。
[0101]在施加电压之前的比较实例中，在如图20至22所示的接触界面的周围观察到了硅(Si)的块状物40A，而在施加电压之后的比较实例中，如图23至25所示没有观察到块状物40A。如图14至19所示，在实例的MOSFET中，没有观察到块状物40A，但观察到了在碳化硅衬底10与源电极40的接触界面处暴露的基底表面1C的状态。当观察基底表面1C的高度H时(参照图2)，观察到了 64.5nm和28.7nm(参照图15)和10.3nm和15.0nm (参照图18)的高度。从该结果发现，在施加电压之前和之后的接触界面的硅元素分布状态的变化被认为是由阈值电压的变化引起。另外，发现当获得在碳化硅衬底10与源电极40的接触界面处暴露基底表面1C的更稳定结构时，会缓和阈值电压的变化。
[0102]应该理解，本文公开的实施例和实例在每个方面都仅是示例性的而不是限制性的。本发明的范围是用权利要求项而不是上面描述来限定的，且意指包括在范围内的且意义等效于权利要求项的任何变更。
[0103]工业适用性
[0104]可以将根据本发明的半导体器件有利地应用于实现抑制电特性变化所需的半导体器件。
[0105]附图标记列表
[0106]1、2 MOSFET ；3 SBD ;10、80 碳化硅衬底；10A、10B、11A 主表面；1C 基底表面；11、81基础衬底；12、82缓冲层；13漂移层；14p型体区；15源极区；16接触区；20栅极氧化物膜；30栅电极；40源电极；40A块状物；41源极互连；50漏电极；60层间绝缘膜；70沟槽；70A侧壁表面；70B底表面；83半导体层；91肖特基电极；92欧姆电极；93互连；94衬垫电极高度；L长度。
【主权项】
1.一种半导体器件，包括: 碳化硅衬底，所述碳化硅衬底包括主表面，所述主表面相对于{0001}面具有偏离角；以及 欧姆电极，所述欧姆电极被形成为与所述主表面接触， 其中，在所述碳化硅衬底与所述欧姆电极的接触界面的至少一部分处暴露出基底表面。2.根据权利要求1所述的半导体器件，其中 所述欧姆电极包含N1、Ti和Al中的至少一种金属。3.根据权利要求2所述的半导体器件，其中 所述欧姆电极由TiAlSi合金或NiSi合金构成。4.根据权利要求1至3中的任一项所述的半导体器件，其中 所述基底表面在所述偏离角的方向上的长度为不小于36nm且不大于430nm。5.根据权利要求1至4中的任一项所述的半导体器件，进一步包括: 氧化物膜，所述氧化物膜被形成为与所述碳化硅衬底接触； 栅电极，所述栅电极被形成为与所述氧化物膜接触，使得所述氧化物膜位于所述栅电极和所述碳化硅衬底之间；以及 漏电极，所述漏电极被形成为与所述碳化硅衬底接触，其中 所述欧姆电极是源电极， 所述源电极和所述漏电极被配置为使得能够利用施加到所述栅电极的栅极电压来控制在所述源电极和所述漏电极之间流动的电流， 首次测量的所述半导体器件的第一阈值电压和在向所述半导体器件连续施加应力1000小时之后测量的所述半导体器件的第二阈值电压之间的差在±0.2V以内，并且 施加所述应力是指在所述源电极的电压为OV并且所述漏电极的电压为OV的同时，向所述栅电极施加-15V的所述栅极电压。
【专利摘要】一种MOSFET包括：包括主表面(10A)的碳化硅衬底(10)，该主表面(10A)相对于{0001}面具有偏离角；和形成为与主表面(10A)接触的源电极(40)。在碳化硅衬底(10)与源电极(40)的接触界面的至少一部分处暴露基底表面(10C)。这种构造使得在MOSFET中抑制阈值电压变化。
【IPC分类】H01L29/47, H01L29/417, H01L21/28, H01L29/872, H01L29/12, H01L29/78
【公开号】CN104885199
【申请号】CN201380069381
【发明人】山本裕史, 日吉透, 松川真治
【申请人】住友电气工业株式会社
【公开日】2015年9月2日
【申请日】2013年12月19日
【公告号】DE112013006611T5, WO2014122863A1, WO2014122863A9
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