具有提升辐射抗扰度的集成电路的制作方法
具有提升辐射抗扰度的集成电路的制作方法
【技术领域】
[0001]实施例通常涉及集成电路，且确切地说，涉及具有提升辐射抗扰度的集成电路及形成集成电路的方法。
【背景技术】
[0002]集成电路为电子装置的重要元件。然而，集成电路的操作可受辐射冲击影响。随着集成电路的电路元件的尺寸的减小，存储于集成电路中的数据更有可能被辐射冲击损坏，所述辐射冲击常常被称作单粒子翻转(SEU)撞击。此些辐射冲击可改变或“翻转”存储于存储器元件中的数据。损坏的数据可能影响集成电路的性能。在一些情况下，损坏的数据可使得集成电路不可用，直到在存储器中恢复正确数据为止。虽然存在既检测又校正数据误差而不必重新加载整个存储器的技术，但此些技术具有显著限制。
[0003]辐射冲击产生少数载流子，其可翻转集成电路的某些区中的电荷浓度。吸收在SEU撞击期间产生的少数载流子的常规技术依赖于具有高重组率的“埋层”。然而，展示了此层导致相反结果的实验。也就是说，SEU速率因高掺杂P+埋层排斥少数载流子或电荷(例如P衬底中的电子)而增加。因此，解决SEU撞击的影响的常规方法未能防止不合需要的数据损失。
【发明内容】
[0004]描述具有提升辐射抗扰度的集成电路。集成电路包括衬底；形成于衬底上且具有存储器单元的N型晶体管的P阱；及形成于衬底上且具有存储器单元的P型晶体管的N阱；其中N阱具有用于容纳P型晶体管的最小尺寸。
[0005]根据替代实施例，具有提升辐射抗扰度的集成电路包括衬底；形成于衬底上且具有存储器单元的具有冗余节点的N型晶体管的P阱；及形成于衬底上且具有存储器单元的P型晶体管的N阱；其中与第一对冗余节点相关联的N型晶体管由与第二对冗余节点相关联的N型晶体管分离。
[0006]形成具有提升辐射抗扰度的集成电路的方法包括提供衬底；在衬底上形成P阱，P阱具有存储器单元的N型晶体管；及在衬底上形成N阱，N阱具有存储器单元的P型晶体管；其中与第一对冗余节点相关联的N型晶体管由与第二对冗余节点相关联的N型晶体管分离。
【附图说明】
[0007]图1为集成电路的截面图；
[0008]图2为6晶体管存储器单元的电路图；
[0009]图3为8晶体管存储器单元的电路图；
[0010]图4为具有减小大小的N阱的图2的电路的俯视图；
[0011]图5为具有减小大小的N阱及P抽头的图2的电路的俯视图；
[0012]图6为图5的集成电路的截面图；
[0013]图7为12T存储器元件的电路图；
[0014]图8为具有减小大小的N阱的图7的电路的俯视图；
[0015]图9为具有提供提升辐射抗扰度的晶体管的预定布置的图7的电路的俯视图；
[0016]图10为根据图9的布置且进一步具有减小大小的N阱的图7的电路的俯视图；
[0017]图11为根据图10的布置且具有N阱的另一减小大小的图7的电路的俯视图；
[0018]图12为根据图11的布置且进一步具有N阱中的P型晶体管的预定布置的图7的电路的俯视图；
[0019]图13为展示存储器阵列中的P抽头的集成电路的俯视图；
[0020]图14为展示根据替代布置的存储器阵列中的P抽头的集成电路的俯视图；
[0021]图15A到I?为展示图6的存储器阵列的存储器单元的形成的一系列截面图；
[0022]图16为用于编程具有可编程资源的装置的系统的框图；
[0023]图17为可实施图2到15的电路的具有可编程资源的装置的框图；
[0024]图18为图17的装置的可配置逻辑元件的框图；
[0025]图19为展示实施集成电路的方法的流程图，及
[0026]图20为展示形成集成电路的方法的流程图。
【具体实施方式】
[0027]首先转而参看图1，展示集成电路的截面图。图1的集成电路包括P型晶片102及P外延(p-epi)层104。P讲106及η讲108形成于ρ外延层104中。晶体管元件形成于ρ阱106及η阱108中。确切地说，ρ阱106中的第一晶体管包括源极区110、漏极区112及栅极114，如图所示。η阱108中的第二晶体管包括源极区116、漏极区118及栅极120。图1的晶体管是作为实例展示，且可以用于例如存储器单元中。然而，如将在下文更详细地描述，对集成电路作出各种提升以防止不合需要的少数电荷改变存储器元件的存储状态。
[0028]半导体装置上的辐射冲击可产生具有特定电荷(即，所述区的多数电荷)的区中的不合需要的少数电荷。此些辐射冲击可影响存储器装置的存储元件。存储器装置的数据的不合需要的改变通常被称作单粒子翻转(SEU)。互补金属氧化物半导体(CMOS)静态随机存取存储器(SRAM)中的SEU可由两个效果引起:在NMOS装置的“η+”漏极(其断开)处的高电位放电到低电位，及从在PMOS的“ρ+”漏极(其断开)处的零电位充电到较高电位。接近η阱的SRAM存储器的SEU的速率是归因于在η阱边界处发生的电荷的光伏分离。电荷的此分离导致P阱中的电位的增加及η阱的电位的降低。此对η阱及ρ阱两者中的所有ρ-η结施加正向偏压。结果，具有接近接地的电位的节点(即，逻辑“O”节点)充电，且具有高电位(即，逻辑“I”节点)的节点使其电位放电。在SRAM的存储结处的同时改变可同时起作用以翻转存储器状态。
[0029]处理归因于地面环境中的辐射撞击的数据翻转的常规方法更聚焦于软错误校正而非软错误预防。通常使用错误校正码(ECC)及/或循环冗余检查(CRC)检查来实施软错误校正。软错误预防主要成为仅针对空间应用的关注点。然而，归因于增加的晶体管密度，出于市售目的，软错误预防现在变得逐渐重要。随着芯片中的存储器单元的数目的上升及每一代存储器装置的存储电容的减小，数据翻转正变成半导体工业中的显著关注点。而且，与软错误校正技术相关联的时延对于使用存储器装置的许多人来说是不可接受的。因此，下文阐述的6晶体管^T)及十二晶体管(12T) SRAM单元的新布局具有提升辐射抗扰度，同时也最大化面积效率。
[0030]各种实施例经由使用不同技术来提升辐射抗扰度，所述不同技术可单独使用或组合使用。根据一种技术，最小化具有P型晶体管的N阱的大小。因为如例如图1中所示的N阱中的辐射撞击可具有对存储于SRAM单元的节点处的数据的最大冲击，所以减小N阱的大小可提升辐射抗扰度。可通过根据装置的制造工艺及制造约束按最小可能尺寸形成N阱内的元件来减小N阱的大小。此外，不需要在由N阱定义区内的元件可移动到N阱之外。举例来说，在6T单元中，可以其它方式形成于N阱之上的电力(例如，Vdd迹线)可移动到P阱区域之上的位置。将Vdd迹线移动到N阱区之外将允许较小N阱区域。此外，在12T单元中，N阱的每一侧的单独字线接点导致具有减小大小的N阱及具有提升辐射抗扰度的SRAM单元，而非提供在N阱的两侧上的晶体管的共同字线(WL)接点。虽然N阱的每一侧上的单独字线接点的使用可增加存储器单元的总大小，但此增加是为了提升辐射抗扰度的益处而实现的。
[0031]另一提升为在N阱之外的SRAM单元的P型部分中耦合到接地的一或多个P抽头(P-tap)的使用。将P抽头放置在η阱附近帮助防止少数载流子影响正在存储电荷的节点。更确切地说，将P抽头放置在例如存储器中的N阱的一或两侧上显著抑制光伏衬底偏压，且与常规存储器装置相比较减小数据的翻转。翻转的速率强烈取决于电离轨道是否越过η阱边界。P抽头的使用显著减小作为辐射撞击的结果而产生的少数载流子的影响，如将参看图6更详细描述。
[0032]12Τ SRAM单元中的另一提升为装置的硅中的晶体管的选择性放置，如将参看图8到11更详细描述。虽然各种实例描述作为辐射撞击的结果的数据的更改，但应理解下文阐述的各种方法及电路将帮助防止由出于任何原因在给定区中的少数载流子的增加导致的数据的更改。
[0033]现转而参看图2，展示存储器元件的电路图。存储器单元包含具有P通道晶体管202的反相器，所述P通道晶体管具有耦合到例如Vdd等参考功率电压的源极，及在第一节点“Q”处耦合到η通道晶体管204的漏极的漏极，其源极耦合到地面电位(Vss)。存储器单元包含具有P通道晶体管206的第二反相器，所述ρ通道晶体管具有耦合到参考电压的源极及在第二节点“Q_b”处耦合到η通道晶体管208的漏极的漏极，其源极也耦合到接地。第一节点“Q”由η通道晶体管210控制，所述η通道晶体管经耦合以在其栅极处接收反相字线(WL_bar)信号，所述信号控制在第一节点处的位线(BL)上的输入数据的接收。第二节点“Q-bar”由另一 η通道晶体管212控制，所述另一 η通道晶体管经耦合以在其栅极处接收反相字线信号，所述信号控制在第二节点Q_b处的反相 输入数据的接收。虽然图2的存储器单元是作为实例展示的，但可使用其它存储器单元。
[0034]虽然图6的实施例表示“6T单元”，但图3的存储器元件300表示“8T单元”。确切地说，晶体管302及304经配置以启用单独反相字线WL0_bar及WLl_bar。如图所示，晶体管302及304经配置以具有如图所示耦合到Q及Q_b节点的源极，其中栅极各自由反相WLl_bar控制。应理解适用于6T单元的下文描述的各种技术将同样适用于8T单元。
[0035]现转而参看图4，展示具有减小大小的N阱的图2的电路的俯视图。图4的俯视图展示图2的晶体管的布置，其将减小存储于存储器单元中的损坏的数据的可能性，所述存储器单元经受辐射撞击或可与常规电路相比较更改存储于存储器单元中的数据的其它事件。如将在下文更详细地描述，用以实施图2、3及7中以电路图形式展示的电路的半导体衬底内的各种元件及金属层的元件的物理布置将减小归因于辐射撞击的数据翻转的可能性。根据图4的布置，衬底部分402包括N阱404，所述N阱具有与P型晶体管202相关联的ρ阱406及408及与P型晶体管206相关联的ρ阱410及412。应注意，经识别为形成晶体管的源极及汲极的阱的区通常也被称作扩散区。图4中也展示了耦合到Q节点的晶体管202的接点416及耦合到Vdd的晶体管206的接点418。多晶硅接点420在P阱406及408之间在晶体管202的栅极区之上延伸。类似地，晶体管206的接点422耦合到Vdd，且晶体管206的接点424耦合到Q_b节点。多晶硅层426在P阱410及412之间在晶体管206的栅极区之上延伸。
[0036]剩余N通道晶体管在N阱之外，其中若干对晶体管共享共同N阱。使用N阱426、428及430形成晶体管204及210，其中每一晶体管使用N阱428及Q接点434。接点432耦合到位线(BL)，且接点436耦合到接地节点。多晶硅层420在漏极区426与漏极区428之间在晶体管210的栅极区之上延伸。多晶硅层450在N阱428及430之间在晶体管204的栅极区之上延伸。使用N阱438、440及442形成晶体管208及212，其中每一晶体管使用N阱440及Q_b接点446。接点444耦合到位线，且接点448耦合到接地节点。多晶硅层449在N阱438及440之间在晶体管212的栅极区之上延伸。多晶硅层426也在N阱440及442之间在晶体管208的栅极区之上延伸。最后，在具有N阱及P阱的衬底上方形成于金属层中的电力迹线456位于在由N阱404涵盖的区域之外的区中，使得如图所示具有长度L及宽度W的N阱能够具有较小宽度W及因此总较小面积。如将参看图10及11所描述，可以其它方式位于由N阱804定义的区之上的各种互连元件移动到由N阱定义的区之夕卜。虽然将例如金属迹线及接触元件等各种互连元件移动到由N阱定义的区之外可增加存储器单元的总面积，但大小及辐射抗扰度之间的取舍可基于大小及辐射抗扰度的所要目标来确定。
[0037]现转而参看图5，展示具有减小大小的N阱及P抽头的图2的电路的俯视图。根据图5的实施例，具有耦合到接地的接点504的P抽头502及具有耦合到接地的接点508的P抽头506实施于N阱404的两侧上。虽然P抽头502将减小两个冗余节点将受辐射撞击影响的可能性(如下文参看图6所描述)，但P抽头506可用于最小化邻近存储器单元(其可在N阱506的另一侧上)的晶体管上的辐射撞击的影响。
[0038]如图2的集成电路的截面图中所示，将P抽头502及506放置在η阱的两侧上。使用用以形成晶体管的扩散区的相同过程形成P抽头。然而，应理解P抽头可比晶体管的扩散区更深。将P抽头放置在η阱附近帮助防止少数载流子影响存储电荷的节点。更确切地说，将P抽头放置在例如存储器中的η阱的两侧上显著抑制光伏衬底偏压，且与常规存储器装置相比较减小SEU。归因于光伏效应，SEU的速率强烈取决于电离轨道是否越过η阱边界。使用P抽头会显著减小作为辐射撞击的结果产生的少数载流子的影响。
[0039]更确切地说，如图6的截面图中所示，P抽头506吸引正电荷，所述正电荷可以其它方式被吸引到耦合到Q_b节点的N阱440。也就是说，在Q_b节点存储逻辑零且因此处于低电压时，来自辐射撞击的正电荷可改变Q_b节点的的低电压。同样如图6中所示，通过提供P抽头502，有可能防止由存储器单元存储的数据的任何更改。虽然图4、5及6涉及6T，但用于减小辐射冲击的影响的各种技术可实施于8T存储器单元或一些其它存储器单元中。
[0040]现转而参看图7，展示12T存储器元件的电路图。根据图7中所示的实施例，12T单元包括耦合于Vdd与接地之间的多个CMOS晶体管元件。确切地说，由晶体管702将位线耦合到晶体管704及706的汲极处的Q_b节点。由晶体管708将反相位线耦合到晶体管710及712的汲极处的QQ节点。由晶体管714将位线耦合到晶体管716及720的汲极处的QQ_b节点。反相位线由晶体管720耦合到晶体管722及724的汲极处的Q节点。字信号耦合到晶体管702、708、714及720的栅极以基于输入数据在Q节点处产生适当输出数据。如果包括展示成虚线椭圆形的第一对节点Q及Q_b以及第二对节点QQ及QQ_b的若干对节点受辐射冲击影响，那么可翻转存储于存储器单元中的数据。也就是说，如果影响与Q及Q_b节点两者或QQ及QQ_b节点两者相关联的晶体管，那么可影响由存储器单元存储的数据。如将在下文更详细地描述，N阱及P阱两者中的特定对晶体管由于其相对于P-N结的位置而易受影响。
[0041]现转而参看图8，展示具有晶体管的预定配置的图7的电路的俯视图。如图8中所示，图7的12T单元的半导体部分802提供用以减小存储于单元中的数据的翻转的晶体管的新颖布置。12T单元包括具有用于图7的ρ通道晶体管的多个P阱806到813的N阱804。确切地说，P阱806与耦合到Vdd的接点814相关联，且P阱807与同Q节点相关联的接点816相关联，从而实施ρ通道晶体管722。P阱808与耦合到Vdd的接点818相关联，且P阱809与同Q_b节点相关联的接点820相关联，从而实施P通道晶体管704。P阱810与耦合到Vdd的接点822相关联，且P阱811与同QQ_b节点相关联的接点824相关联，从而实施P通道晶体管716。P阱812与耦合到Vdd的接点826相关联，且P阱813与同QQ节点相关联的接点828相关联，从而实施ρ通道晶体管710。
[0042]η通道晶体管实施于N阱的两侧中。确切地说，N阱区830、831及832使得能够实施晶体管702及706，其中接点834将N阱830耦合到接地，接点836将Q_b节点耦合到N阱831，且接点838将反相位线耦合到N阱832。类似地，N阱区840、841及842使得能够实施晶体管708及712，其中接点844将N阱840耦合到接地，接点846将QQ节点耦合到N阱841，且接点848将位线耦合到N阱842。
[0043]在N阱区804的另一侧上，N阱区850、851及852使得能够实施晶体管714及720，其中接点854将N阱850耦合到接地，接点856将QQ_b节点耦合到N阱851，且接点858将反相位线耦合到N阱852。类似地，N阱区860、861及862使得能够实施晶体管720及724，其中接点864将N阱860耦合到接地，接点866将Q节点耦合到N阱861，且接点868将位线耦合到N阱862。图8的布置还有如上文参看图5及6所描述的P抽头870及872。
[0044]现转而参看图9，展示具有提供提升辐射抗扰度的晶体管的预定配置的图7的电路的俯视图。如果将Q_b及QQ_b NMOS扩散(或Q及QQ NMOS扩散)放置成邻近于N阱，那么N阱中的撞击可导致这些NMOS中的归因于过剩空穴从N阱到P阱的漂移的寄生BJT效应的起始。如果两者皆处于断开状态，那么此效应可致使这两个节点翻转，此举导致12T单元的数据的翻转。应注意如果由相同撞击同时撞击晶体管对724-716、706-722、712-704或720-710中的任一者，那么可翻转存储于12T单元中的数据。
[0045]在图8的布置中呈现这些对中的两者(即，以虚线展示的712-704及706-722)。在单元处于状态O时(在Q_b及QQ_b近似接地时)，Q_b及QQ_b易受损坏，且具有比状态I高30倍的SER(在Q及QQ NMOS易受损坏时)。也就是说，因为N3-P2及Nl-PO晶体管对的Q_b及QQ_b NMOS扩散靠近于NW，且N3-P2及Nl-PO晶体管对断开，所以其比与Q及QQ节点相关联的晶体管更易受损坏。为了抵消这些N阱影响，P阱中的节点Q_b移动远离N阱804的QQ_b节点，如图9的电路中所示。也就是说，与晶体管702及706相关联的N阱830,831及832与同晶体管708及712相关联的N阱840、841 及842交换。因此，图9的布置提供使用存储节点Q、Q_b、QQ及QQ_b的理想放置的12T单元的新颖布局。如图9中所显而易见，Q_b及QQ_b节点并不皆邻近于N阱204。也就是说，通过使Q_b及QQ_b移动远离彼此，N阱804中的辐射撞击不大可能产生交换数据。
[0046]现转而参看图10，展示根据图8的布置且进一步具有减小大小的N阱的图7的电路的俯视图。提供用于N阱804的相反侧上的晶体管的单独字线1002及1004，而非具有如图8中所示的单个字线。通过替换在由N阱804定义的区域内的单个字线，用于N阱的相反侧上的晶体管的单独字线1002及1004的使用实现具有减小宽度及较小总面积的N阱。
[0047]现转而参看图11，展示根据图10的布置且进一步具有电源线1102及1104的图7的电路的俯视图。因此，图11的实施例通过将电源线1002及1104放置在由N阱定义的区域之外来提供另一减小大小的N阱。图11的实施例还提供P抽头来防止正电荷影响在晶体管断开时处于状态O的Q_b及QQ_b节点，如上文所阐述。
[0048]根据图12的实施例，进一步优化图11的布置以提供如图所示的N阱中的P型晶体管的预定布置。通过进一步重新布置节点，晶体管对720-710可通过交换晶体管710及722的位置而更加分离，且因此甚至更减小SER。如图12中所示，QQ节点及QQ_b节点不再邻近。虽然晶体管的新布置可以面积为代价，但图12的布置将进一步减小辐射撞击将影响冗余节点Q_b及QQ_b两者的可能性。
[0049]现转而参看图13，展示存储器阵列中的ρ抽头的集成电路的俯视图经展示。ρ抽头形成于延长η阱的长度的条带中，其中每一 ρ抽头与多个存储器单元相关联。确切地说，存储器阵列的部分1302包括由η阱分离的ρ阱(包括由η阱1306及1310分离的ρ阱1304、1308及1312，如图所示)。存储器阵列的部分1302包括由虚线指定的6个存储器单元1314到1324。如图13中所展示，ρ抽头1326及1328沿着存储器单元1314到1318延伸，而ρ抽头1330及1332沿着存储器单元1320到1324延伸。如图13中进一步所示，ρ阱1304及1312通常窄于ρ阱1308，因为ρ阱1308是用于ρ阱的两侧上的存储器单元。然而，应理解对于具有多得多的存储器单元的更宽存储器阵列，P阱1304及1312将具有与ρ阱1308相同的宽度。
[0050]现转而参看图14，展示根据替代布置的存储器阵列中的ρ抽头的集成电路的俯视图经展示。根据图14的实施例，η阱1402位于ρ阱区1404及1406之间，且耦合到接地的P抽头1408环绕η阱1402。虽然图14的实施例展示六个存储器单元1410到1420，但应理解可在存储器阵列的四个侧上提供许多额外单元，如图所示。虽然η阱1402及ρ抽头1408形成于单元的中心，但应理解可将用于给定存储器单元的η阱1402及P抽头1408放置于相对于具有与存储器单元相关联的晶体管的ρ阱区的不同位置中。
[0051]现转而参看图15，展示根据实施例的存储器单元的截面图。p-epi层104形成于P型晶片102上，如图15-A中所示。接着形成η阱区404及ρ阱区106，如图15-Β中所示。接着形成源极及漏极元件404、430及440以及P抽头502及506，如图15-C中所示。接着形成用于源极及漏极区与P抽头的接触元件，如图15-D中所示。接着在衬底之上形成包含形成电力迹线456及接点的第一金属层及由介电层分离的任何额外金属层的金属层。
[0052]现转而参看图16，展示根据实施例的用于编程具有可编程资源的装置的系统的框图。确切地说，计算机1602经耦合以从存储器1606接收电路设计1604，及产生存储于非易失性存储器1606中的配置位流。如将在下文更详细地描述，电路设计可为概要设计，例如以硬件描述语言(HDL)定义的电路设计。而且，计算机可经配置以运行产生存储于非易失性存储器1608中且经提供到集成电路1610的配置位流的软件，所述集成电路可为可编程集成电路，例如下文在图17中所描述的集成电路。
[0053]现转而参看图17，展示包含图2到16的电路的具有可编程资源的装置的框图。虽然可以任何类型的集成电路装置(例如具有可编程资源的专用集成电路(ASIC))实施具有可编程资源的装置，但其它装置包括专用可编程逻辑装置(PLD)。一种类型的PLD为复杂可编程逻辑装置(CPLD)。CPLD包含连接在一起且由互连交换矩阵连接到输入/输出(I/O)资源的两个或两个以上“功能块”。CPLD的每一功能块包含二级及/或结构，其类似于用于可编程逻辑阵列(PLA)或可编程阵列逻辑(PAL)装置中的结构。另一种类型的PLD为现场可编程门阵列(FPGA)。在典型FPGA中，可配置逻辑块(CLB)的阵列耦合到可编程输入/输出块(1B)。CLB及1B由可编程布线资源的阶层互连。这些CLB、1B及可编程布线资源通过将通常来自片外存储器的配置位流加载到FPGA的配置存储器单元中来定制化。对于这些类型的可编程逻辑装置中的两者，装置的功能性由出于所述目的经提供到装置的配置位流的配置数据位控制。配置数据位可存储于易失性存储器(例如，静态存储器单元，如在FPGA及一些CPLD中)中、非易失性存储器(例如，快闪存储器，如在一些CPLD中)中或任何其它类型的存储器单元中。
[0054]图17的装置包括具有大量不同可编程平铺块的FPGA架构1400，所述可编程平铺块包含多千兆位收发器(MGT) 1701、CLB 1702、随机存取存储器块(BRAM) 1703、输入/输出块(1B) 1704、配置及定时逻辑(CONFIG/CLOCKS) 1705、数字信号处理块(DSP) 1706、专用输入/输出块(I/O) 1707(例如，配置端口及时钟端口)及其它可编程逻辑1708，例如数字时钟管理器、模/数转换器、系统监控逻辑等。一些FPGA也包含可用以实施例如软件应用程序的专用处理器块(PROC) 1710。
[0055]在一些FPGA中，每一可编程平铺块包含具有到及来自每一邻近平铺块中的对应互连元件的规范化连接的可编程互连元件(INT) 1711。因此，可编程互连元件连在一起实施用于所说明FPGA的可编程互连结构。可编程互连元件1711还包含到及来自相同平铺块内的可编程逻辑元件的连接，如由包含在图17的顶部的实例所示。
[0056]举例来说，CLB 1702可包含可配置逻辑元件(CLE) 1712，其可经编程以实施用户逻辑加单个可编程互连元件1711。除了一或多个可编程互连元件之外，BRAM 1703可包含BRAM逻辑元件(BRL) 1713。BRAM包含与配置逻辑块的分布式RAM分开的专用存储器。通常，包含于平铺块中的互连元件的数目取决于平铺块的高度。在所描画的实施例中，BRAM平铺块具有与五个CLB相同的高度，但也可使用其它数目。除了适当数目的可编程互连元件之外，DSP平铺块1706可包含DSP逻辑元件(DSPL) 1714。除了可编程互连元件1711的一个情况之外，1B 1704可包含例如输入/输出逻辑元件(1L) 1715的两个情况。装置的连接的位置由出于所述目的经提供到装置的配置位流的配置数据位控制。响应于配置位流的位，可编程互连件使得包括互连线的连接件能够用以将各种信号耦合到实施于可编程逻辑中的电路或例如BRAM或处理器等其它电路。
[0057]在所描画实施例中，在裸片的中心附近的柱状区域用于配置、时钟及其它控制逻辑。由此列延伸的配置/时钟分布区1409用以使时钟及配置信号跨越FPGA的广度分布。利用图17中所说明的架构的一些FPGA包含额外逻辑块，所述额外逻辑块破坏构成FPGA的大部分的常规柱状结构。额外逻辑块可为可编程块及/或专用逻辑。举例来说，图17中所示的处理器块PROC 1710横跨CLB及BRAM的若干列。
[0058]应注意图17意欲仅说明示范性FPGA架构。列中的逻辑块的数目、列的相对宽度、列的数目及次序、包含于列中的逻辑块的类型、逻辑块的相对大小及包含在图17的顶部的互连/逻辑实施方案为纯粹示范性的。举例来说，在实际FPGA中，无论CLB出现在何处，通常包含CLB的一个以上邻近列，以便促进用户逻辑的有效实施。虽然图17的实施例涉及具有可编程资源的集成电路，但应理解下文更详细阐述的电路及方法可实施于任何类型的ASIC 中。
[0059]现转而参看图18，展示图17的装置的可配置逻辑元件的框图。确切地说，图18以简化形式说明图17的配置逻辑块1702的可配置逻辑元件。在图18的实施例中，切片M1801包含四个查找表(LUTM) 1801A到1801D，其各自由六个LUT数据输入端子Al到A6、B1到B6、Cl到C6及Dl到D6驱动，且各自提供两个LUT输出信号05及06。来自LUT 1801A到1801D的0 6输出端子分别驱动切片输出端子A到D。经由输入多路复用器由FPGA互连结构供应LUT数据输入信号，所述输入多路复用器可由可编程互连元件1811实施，且也将LUT输出信号供应到互连结构。切片M还包含:驱动输出端子AMUX到DMUX的输出选择多路复用器1811A到1811D ;驱动存储器元件1802A到1802D的数据输入端子的多路复用器1812A到1812D ;组合多路复用器1816、1818及1819 ;反弹多路复用器电路1822到1823 ；由反相器1805及多路复用器1806(其一起提供在输入时钟路径上的任选反转)表示的电路；及进位逻辑，其具有多路复用器1814A到1814D、1815A到1815D、1820到1821及异或门1813A到1813D。如图18中所示，将所有这些元件耦合在一起。在对于图18中说明的多路复用器未图示选择输入的情况下，由配置存储器单元控制选择输入。也就是说，存储于配置存储器单元中的配置位流的配置位耦合到多路复用器的选择输入以选择到多路复用器的正确输入。出于清楚起见，从图18以及从本文中的其它选定图省略熟知的这些配置存储器单元。
[0060]在所描画实施例中，可对每一存储器元件1802A到1802D编程以充当同步或异步正反器或闩锁。通过编程同步/异步选择电路1803来对切片中的所有四个存储器元件进行在同步及异步功能性之间的选择。在编程存储器元件以使得S/R(设定/重设)输入信号提供设定功能时，REV输入端子提供重设功能。在编程存储器元件以使得S/R输入信号提供重设功能时，REV输入端子提供设定功能。存储器元件1802A到15802D由时钟信号CK计时，所述时钟信号CK可例如由全局时钟网络或由互连结构提供。此些可编程存储器元件在FPGA设计的领域中是熟知的。每一存储器元件1802A到1802D将所记录输出信号AQ到DQ提供到互连结构。因为每一 LUT 180IA到180ID提供两个输出信号05及06，所以LUT可经配置以充当具有五个共享输入信号(INl到IN5)的两个5输入LUT，或充当具有输入信号INl到IN6的一个6输入LUT。
[0061]在图18的实施例中，每一 LUTM 1801A到1801D可在若干模式中的任一者中起作用。当在查找表模式中时，每一 LUT具有由FPGA互连结构经由输入多路复用器供应的六个数据输入信号INl到IN6。基于信号INl到IN6的值从配置存储器单元以可编程的方式选择64个数据值中的一者。当在RAM模式中时，每一 LUT充当具有共享地址的单个64位RAM或两个32位RAM。RAM写入数据经由输入端子DM(经由用于LUT 1801A到1801C的多路复用器1817A到1817C)被供应到64位RAM，或经由输入端子DM及DI2被供应到两个32位RAMo LUT RAM中的RAM写入操作由来自多路复用器1806的时钟信号CK及由来自多路复用器1807的写入启用信号WEN控制，所述多路复用器可选择性地传递时钟启用信号CE或写入启用信号WE。在移位寄存器模式中，每一 LUT充当两个16位移位寄存器，或具有串联耦合以创建单个32位移位寄存器的两个16位移位寄存器。经由输入端子DM及DI2中的一者或两者提供移入信号。可经由LUT输出端子提供16位及32位移出信号，且也可经由LUT输出端子MC31更直接地提供32位移出信号。也可经由输出选择多路复用器1811D及CLE输出端子DMUX将LUT 1801A的32位移出信号MC31提供到用于移位寄存器链接的一般互连结构。因此，上文阐述的电路及方法可实施于例如图17及18的装置等装置或任何其它合适的装置中。
[0062]现转而参看图19，流程图展示实施集成电路的方法。确切地说，在步骤1902处在N阱中提供具有形成于P阱中的η型晶体管及经形成的P型晶体管的存储器单元。在步骤1904处通过将存储器单元的不需要在由N讲定义的区域内的任何电路元件定位在N讲之外来最小化N阱的区域。在步骤1906处在N阱的一或多个侧上提供P抽头。在步骤1908处，P阱的晶体管经定位以增加预定晶体管对之间的距离。在步骤1910处，N阱的晶体管经定位以减小预定晶体管对之间的距离。
[0063]现转而参看图20，其为展示形成集成电路的方法的流程图。确切地说，在步骤2002处提供衬底。在步骤2004处，P阱形成于衬底上，P阱具有存储器单元的N型晶体管。在步骤2006处，N阱也形成于衬底上，N阱具有存储器单元的P型晶体管，其中与第一对节点相关联的N型晶体管由与第二对节点相关联的N型晶体管分离。在步骤2008处，存储器单元的不需要在由N阱占据的区域内的元件形成于N阱之外。
[0064]因此可了解已描述具有提升辐射抗扰度的新集成电路及实施集成电路的方法。将了解大量替代方案和等效物的存在将被所属领域的技术人员视作是并入公开的发明中的。结果，本发明并非由前述实施例进行限制，而是仅由所附权利要求书进行限制。
【主权项】
1.一种具有提升辐射抗扰度的集成电路，所述集成电路包括: 衬底； 形成于所述衬底上且具有存储器单元的具有冗余节点的N型晶体管的P阱；及 形成于所述衬底上且具有所述存储器单元的P型晶体管的N阱； 其中与第一对节点相关联的N型晶体管由与第二对节点相关联的N型晶体管分离。2.根据权利要求1所述的集成电路，其进一步包括在所述N阱的第一侧上的第一P抽头及在所述N阱的第二侧上的第二 P抽头。3.根据权利要求2所述的集成电路，其中所述存储器单元为12晶体管存储器单元，且包括在所述N阱的所述第一侧上及在所述N阱的所述第二侧上的N型晶体管，所述集成电路进一步包括与所述N阱的所述第一侧上的晶体管相关联的第一字线接点及与所述N阱的所述第二侧上的N型晶体管相关联的第二字线接点。4.根据权利要求1到3中任一权利要求所述的集成电路，其中所述P型晶体管经定位于所述N阱内以最大化与第一对冗余节点相关联的晶体管之间的距离。5.根据权利要求1到4中任一权利要求所述的集成电路，其中所述N阱具有用于容纳所述P型晶体管的最小尺寸。6.根据权利要求5所述的集成电路，其中通过提供具有最小尺寸的N阱来增加所述存储器单元的总大小。7.一种形成具有提升辐射抗扰度的集成电路的方法，所述方法包括: 提供衬底； 在所述衬底上形成P阱，所述P阱具有存储器单元的N型晶体管；及 在所述衬底上形成N阱，所述N阱具有所述存储器单元的P型晶体管； 其中与第一对节点相关联的N型晶体管由与第二对节点相关联的N型晶体管分离。8.根据权利要求7所述的方法，其进一步包括在所述N阱之外形成所述存储器单元的元件，所述元件不需要在由所述N阱定义的区域内。9.根据权利要求7或权利要求8所述的方法，其中形成所述存储器单元的所述N阱及所述P阱包括在所述N阱与所述P阱中的所述N型晶体管之间形成具有P抽头的6晶体管存储器单元。10.根据权利要求7到9中任一权利要求所述的方法，其进一步包括在由所述N阱定义的所述区域之外形成电力迹线。11.根据权利要求7到10中任一权利要求所述的方法，其中形成所述存储器单元的所述N阱及P阱包括形成12晶体管存储器单元，所述12晶体管存储器单元包括在所述N阱的第一侧上的第一 P抽头及在所述N阱的与所述N阱的所述第一侧相反的第二侧上的第二P抽头。12.根据权利要求11所述的方法，其中形成所述12晶体管存储器单元包括形成在所述N阱的所述第一侧上及在所述N阱的所述第二侧上的N型晶体管，且所述方法进一步包括形成在所述N阱的所述第一侧上的第一字线接点及在所述N阱的所述第二侧上的第二字线接点。13.根据权利要求11或权利要求12所述的方法，其进一步包括形成定位于由所述N阱定义的所述区域之外的电力迹线。14.一种具有提升辐射抗扰度的集成电路，所述集成电路包括: 衬底； 形成于所述衬底上且具有存储器单元的N型晶体管的P阱；及 形成于所述衬底上且具有所述存储器单元的P型晶体管的N阱； 其中所述N阱具有用于容纳所述P型晶体管的最小尺寸。15.根据权利要求14所述的集成电路，其中电力迹线定位于由所述N阱定义的区域之外。
【专利摘要】描述具有提升辐射抗扰度的集成电路。所述集成电路包括衬底；形成于所述衬底上且具有存储器单元的N型晶体管的P阱；及形成于所述衬底上且具有所述存储器单元的P型晶体管的N阱；其中所述N阱具有用于容纳所述P型晶体管的最小尺寸。
【IPC分类】H01L27/02, H01L27/11, G11C11/412
【公开号】CN104885220
【申请号】CN201380060831
【发明人】普拉佛·贾恩, 詹姆士·卡普, 麦克·J·哈特
【申请人】吉林克斯公司
【公开日】2015年9月2日
【申请日】2013年11月25日
【公告号】EP2926373A1, US20140145293, WO2014085347A1
【技术领域】
[0001]实施例通常涉及集成电路，且确切地说，涉及具有提升辐射抗扰度的集成电路及形成集成电路的方法。
【背景技术】
[0002]集成电路为电子装置的重要元件。然而，集成电路的操作可受辐射冲击影响。随着集成电路的电路元件的尺寸的减小，存储于集成电路中的数据更有可能被辐射冲击损坏，所述辐射冲击常常被称作单粒子翻转(SEU)撞击。此些辐射冲击可改变或“翻转”存储于存储器元件中的数据。损坏的数据可能影响集成电路的性能。在一些情况下，损坏的数据可使得集成电路不可用，直到在存储器中恢复正确数据为止。虽然存在既检测又校正数据误差而不必重新加载整个存储器的技术，但此些技术具有显著限制。
[0003]辐射冲击产生少数载流子，其可翻转集成电路的某些区中的电荷浓度。吸收在SEU撞击期间产生的少数载流子的常规技术依赖于具有高重组率的“埋层”。然而，展示了此层导致相反结果的实验。也就是说，SEU速率因高掺杂P+埋层排斥少数载流子或电荷(例如P衬底中的电子)而增加。因此，解决SEU撞击的影响的常规方法未能防止不合需要的数据损失。
【发明内容】
[0004]描述具有提升辐射抗扰度的集成电路。集成电路包括衬底；形成于衬底上且具有存储器单元的N型晶体管的P阱；及形成于衬底上且具有存储器单元的P型晶体管的N阱；其中N阱具有用于容纳P型晶体管的最小尺寸。
[0005]根据替代实施例，具有提升辐射抗扰度的集成电路包括衬底；形成于衬底上且具有存储器单元的具有冗余节点的N型晶体管的P阱；及形成于衬底上且具有存储器单元的P型晶体管的N阱；其中与第一对冗余节点相关联的N型晶体管由与第二对冗余节点相关联的N型晶体管分离。
[0006]形成具有提升辐射抗扰度的集成电路的方法包括提供衬底；在衬底上形成P阱，P阱具有存储器单元的N型晶体管；及在衬底上形成N阱，N阱具有存储器单元的P型晶体管；其中与第一对冗余节点相关联的N型晶体管由与第二对冗余节点相关联的N型晶体管分离。
【附图说明】
[0007]图1为集成电路的截面图；
[0008]图2为6晶体管存储器单元的电路图；
[0009]图3为8晶体管存储器单元的电路图；
[0010]图4为具有减小大小的N阱的图2的电路的俯视图；
[0011]图5为具有减小大小的N阱及P抽头的图2的电路的俯视图；
[0012]图6为图5的集成电路的截面图；
[0013]图7为12T存储器元件的电路图；
[0014]图8为具有减小大小的N阱的图7的电路的俯视图；
[0015]图9为具有提供提升辐射抗扰度的晶体管的预定布置的图7的电路的俯视图；
[0016]图10为根据图9的布置且进一步具有减小大小的N阱的图7的电路的俯视图；
[0017]图11为根据图10的布置且具有N阱的另一减小大小的图7的电路的俯视图；
[0018]图12为根据图11的布置且进一步具有N阱中的P型晶体管的预定布置的图7的电路的俯视图；
[0019]图13为展示存储器阵列中的P抽头的集成电路的俯视图；
[0020]图14为展示根据替代布置的存储器阵列中的P抽头的集成电路的俯视图；
[0021]图15A到I?为展示图6的存储器阵列的存储器单元的形成的一系列截面图；
[0022]图16为用于编程具有可编程资源的装置的系统的框图；
[0023]图17为可实施图2到15的电路的具有可编程资源的装置的框图；
[0024]图18为图17的装置的可配置逻辑元件的框图；
[0025]图19为展示实施集成电路的方法的流程图，及
[0026]图20为展示形成集成电路的方法的流程图。
【具体实施方式】
[0027]首先转而参看图1，展示集成电路的截面图。图1的集成电路包括P型晶片102及P外延(p-epi)层104。P讲106及η讲108形成于ρ外延层104中。晶体管元件形成于ρ阱106及η阱108中。确切地说，ρ阱106中的第一晶体管包括源极区110、漏极区112及栅极114，如图所示。η阱108中的第二晶体管包括源极区116、漏极区118及栅极120。图1的晶体管是作为实例展示，且可以用于例如存储器单元中。然而，如将在下文更详细地描述，对集成电路作出各种提升以防止不合需要的少数电荷改变存储器元件的存储状态。
[0028]半导体装置上的辐射冲击可产生具有特定电荷(即，所述区的多数电荷)的区中的不合需要的少数电荷。此些辐射冲击可影响存储器装置的存储元件。存储器装置的数据的不合需要的改变通常被称作单粒子翻转(SEU)。互补金属氧化物半导体(CMOS)静态随机存取存储器(SRAM)中的SEU可由两个效果引起:在NMOS装置的“η+”漏极(其断开)处的高电位放电到低电位，及从在PMOS的“ρ+”漏极(其断开)处的零电位充电到较高电位。接近η阱的SRAM存储器的SEU的速率是归因于在η阱边界处发生的电荷的光伏分离。电荷的此分离导致P阱中的电位的增加及η阱的电位的降低。此对η阱及ρ阱两者中的所有ρ-η结施加正向偏压。结果，具有接近接地的电位的节点(即，逻辑“O”节点)充电，且具有高电位(即，逻辑“I”节点)的节点使其电位放电。在SRAM的存储结处的同时改变可同时起作用以翻转存储器状态。
[0029]处理归因于地面环境中的辐射撞击的数据翻转的常规方法更聚焦于软错误校正而非软错误预防。通常使用错误校正码(ECC)及/或循环冗余检查(CRC)检查来实施软错误校正。软错误预防主要成为仅针对空间应用的关注点。然而，归因于增加的晶体管密度，出于市售目的，软错误预防现在变得逐渐重要。随着芯片中的存储器单元的数目的上升及每一代存储器装置的存储电容的减小，数据翻转正变成半导体工业中的显著关注点。而且，与软错误校正技术相关联的时延对于使用存储器装置的许多人来说是不可接受的。因此，下文阐述的6晶体管^T)及十二晶体管(12T) SRAM单元的新布局具有提升辐射抗扰度，同时也最大化面积效率。
[0030]各种实施例经由使用不同技术来提升辐射抗扰度，所述不同技术可单独使用或组合使用。根据一种技术，最小化具有P型晶体管的N阱的大小。因为如例如图1中所示的N阱中的辐射撞击可具有对存储于SRAM单元的节点处的数据的最大冲击，所以减小N阱的大小可提升辐射抗扰度。可通过根据装置的制造工艺及制造约束按最小可能尺寸形成N阱内的元件来减小N阱的大小。此外，不需要在由N阱定义区内的元件可移动到N阱之外。举例来说，在6T单元中，可以其它方式形成于N阱之上的电力(例如，Vdd迹线)可移动到P阱区域之上的位置。将Vdd迹线移动到N阱区之外将允许较小N阱区域。此外，在12T单元中，N阱的每一侧的单独字线接点导致具有减小大小的N阱及具有提升辐射抗扰度的SRAM单元，而非提供在N阱的两侧上的晶体管的共同字线(WL)接点。虽然N阱的每一侧上的单独字线接点的使用可增加存储器单元的总大小，但此增加是为了提升辐射抗扰度的益处而实现的。
[0031]另一提升为在N阱之外的SRAM单元的P型部分中耦合到接地的一或多个P抽头(P-tap)的使用。将P抽头放置在η阱附近帮助防止少数载流子影响正在存储电荷的节点。更确切地说，将P抽头放置在例如存储器中的N阱的一或两侧上显著抑制光伏衬底偏压，且与常规存储器装置相比较减小数据的翻转。翻转的速率强烈取决于电离轨道是否越过η阱边界。P抽头的使用显著减小作为辐射撞击的结果而产生的少数载流子的影响，如将参看图6更详细描述。
[0032]12Τ SRAM单元中的另一提升为装置的硅中的晶体管的选择性放置，如将参看图8到11更详细描述。虽然各种实例描述作为辐射撞击的结果的数据的更改，但应理解下文阐述的各种方法及电路将帮助防止由出于任何原因在给定区中的少数载流子的增加导致的数据的更改。
[0033]现转而参看图2，展示存储器元件的电路图。存储器单元包含具有P通道晶体管202的反相器，所述P通道晶体管具有耦合到例如Vdd等参考功率电压的源极，及在第一节点“Q”处耦合到η通道晶体管204的漏极的漏极，其源极耦合到地面电位(Vss)。存储器单元包含具有P通道晶体管206的第二反相器，所述ρ通道晶体管具有耦合到参考电压的源极及在第二节点“Q_b”处耦合到η通道晶体管208的漏极的漏极，其源极也耦合到接地。第一节点“Q”由η通道晶体管210控制，所述η通道晶体管经耦合以在其栅极处接收反相字线(WL_bar)信号，所述信号控制在第一节点处的位线(BL)上的输入数据的接收。第二节点“Q-bar”由另一 η通道晶体管212控制，所述另一 η通道晶体管经耦合以在其栅极处接收反相字线信号，所述信号控制在第二节点Q_b处的反相 输入数据的接收。虽然图2的存储器单元是作为实例展示的，但可使用其它存储器单元。
[0034]虽然图6的实施例表示“6T单元”，但图3的存储器元件300表示“8T单元”。确切地说，晶体管302及304经配置以启用单独反相字线WL0_bar及WLl_bar。如图所示，晶体管302及304经配置以具有如图所示耦合到Q及Q_b节点的源极，其中栅极各自由反相WLl_bar控制。应理解适用于6T单元的下文描述的各种技术将同样适用于8T单元。
[0035]现转而参看图4，展示具有减小大小的N阱的图2的电路的俯视图。图4的俯视图展示图2的晶体管的布置，其将减小存储于存储器单元中的损坏的数据的可能性，所述存储器单元经受辐射撞击或可与常规电路相比较更改存储于存储器单元中的数据的其它事件。如将在下文更详细地描述，用以实施图2、3及7中以电路图形式展示的电路的半导体衬底内的各种元件及金属层的元件的物理布置将减小归因于辐射撞击的数据翻转的可能性。根据图4的布置，衬底部分402包括N阱404，所述N阱具有与P型晶体管202相关联的ρ阱406及408及与P型晶体管206相关联的ρ阱410及412。应注意，经识别为形成晶体管的源极及汲极的阱的区通常也被称作扩散区。图4中也展示了耦合到Q节点的晶体管202的接点416及耦合到Vdd的晶体管206的接点418。多晶硅接点420在P阱406及408之间在晶体管202的栅极区之上延伸。类似地，晶体管206的接点422耦合到Vdd，且晶体管206的接点424耦合到Q_b节点。多晶硅层426在P阱410及412之间在晶体管206的栅极区之上延伸。
[0036]剩余N通道晶体管在N阱之外，其中若干对晶体管共享共同N阱。使用N阱426、428及430形成晶体管204及210，其中每一晶体管使用N阱428及Q接点434。接点432耦合到位线(BL)，且接点436耦合到接地节点。多晶硅层420在漏极区426与漏极区428之间在晶体管210的栅极区之上延伸。多晶硅层450在N阱428及430之间在晶体管204的栅极区之上延伸。使用N阱438、440及442形成晶体管208及212，其中每一晶体管使用N阱440及Q_b接点446。接点444耦合到位线，且接点448耦合到接地节点。多晶硅层449在N阱438及440之间在晶体管212的栅极区之上延伸。多晶硅层426也在N阱440及442之间在晶体管208的栅极区之上延伸。最后，在具有N阱及P阱的衬底上方形成于金属层中的电力迹线456位于在由N阱404涵盖的区域之外的区中，使得如图所示具有长度L及宽度W的N阱能够具有较小宽度W及因此总较小面积。如将参看图10及11所描述，可以其它方式位于由N阱804定义的区之上的各种互连元件移动到由N阱定义的区之夕卜。虽然将例如金属迹线及接触元件等各种互连元件移动到由N阱定义的区之外可增加存储器单元的总面积，但大小及辐射抗扰度之间的取舍可基于大小及辐射抗扰度的所要目标来确定。
[0037]现转而参看图5，展示具有减小大小的N阱及P抽头的图2的电路的俯视图。根据图5的实施例，具有耦合到接地的接点504的P抽头502及具有耦合到接地的接点508的P抽头506实施于N阱404的两侧上。虽然P抽头502将减小两个冗余节点将受辐射撞击影响的可能性(如下文参看图6所描述)，但P抽头506可用于最小化邻近存储器单元(其可在N阱506的另一侧上)的晶体管上的辐射撞击的影响。
[0038]如图2的集成电路的截面图中所示，将P抽头502及506放置在η阱的两侧上。使用用以形成晶体管的扩散区的相同过程形成P抽头。然而，应理解P抽头可比晶体管的扩散区更深。将P抽头放置在η阱附近帮助防止少数载流子影响存储电荷的节点。更确切地说，将P抽头放置在例如存储器中的η阱的两侧上显著抑制光伏衬底偏压，且与常规存储器装置相比较减小SEU。归因于光伏效应，SEU的速率强烈取决于电离轨道是否越过η阱边界。使用P抽头会显著减小作为辐射撞击的结果产生的少数载流子的影响。
[0039]更确切地说，如图6的截面图中所示，P抽头506吸引正电荷，所述正电荷可以其它方式被吸引到耦合到Q_b节点的N阱440。也就是说，在Q_b节点存储逻辑零且因此处于低电压时，来自辐射撞击的正电荷可改变Q_b节点的的低电压。同样如图6中所示，通过提供P抽头502，有可能防止由存储器单元存储的数据的任何更改。虽然图4、5及6涉及6T，但用于减小辐射冲击的影响的各种技术可实施于8T存储器单元或一些其它存储器单元中。
[0040]现转而参看图7，展示12T存储器元件的电路图。根据图7中所示的实施例，12T单元包括耦合于Vdd与接地之间的多个CMOS晶体管元件。确切地说，由晶体管702将位线耦合到晶体管704及706的汲极处的Q_b节点。由晶体管708将反相位线耦合到晶体管710及712的汲极处的QQ节点。由晶体管714将位线耦合到晶体管716及720的汲极处的QQ_b节点。反相位线由晶体管720耦合到晶体管722及724的汲极处的Q节点。字信号耦合到晶体管702、708、714及720的栅极以基于输入数据在Q节点处产生适当输出数据。如果包括展示成虚线椭圆形的第一对节点Q及Q_b以及第二对节点QQ及QQ_b的若干对节点受辐射冲击影响，那么可翻转存储于存储器单元中的数据。也就是说，如果影响与Q及Q_b节点两者或QQ及QQ_b节点两者相关联的晶体管，那么可影响由存储器单元存储的数据。如将在下文更详细地描述，N阱及P阱两者中的特定对晶体管由于其相对于P-N结的位置而易受影响。
[0041]现转而参看图8，展示具有晶体管的预定配置的图7的电路的俯视图。如图8中所示，图7的12T单元的半导体部分802提供用以减小存储于单元中的数据的翻转的晶体管的新颖布置。12T单元包括具有用于图7的ρ通道晶体管的多个P阱806到813的N阱804。确切地说，P阱806与耦合到Vdd的接点814相关联，且P阱807与同Q节点相关联的接点816相关联，从而实施ρ通道晶体管722。P阱808与耦合到Vdd的接点818相关联，且P阱809与同Q_b节点相关联的接点820相关联，从而实施P通道晶体管704。P阱810与耦合到Vdd的接点822相关联，且P阱811与同QQ_b节点相关联的接点824相关联，从而实施P通道晶体管716。P阱812与耦合到Vdd的接点826相关联，且P阱813与同QQ节点相关联的接点828相关联，从而实施ρ通道晶体管710。
[0042]η通道晶体管实施于N阱的两侧中。确切地说，N阱区830、831及832使得能够实施晶体管702及706，其中接点834将N阱830耦合到接地，接点836将Q_b节点耦合到N阱831，且接点838将反相位线耦合到N阱832。类似地，N阱区840、841及842使得能够实施晶体管708及712，其中接点844将N阱840耦合到接地，接点846将QQ节点耦合到N阱841，且接点848将位线耦合到N阱842。
[0043]在N阱区804的另一侧上，N阱区850、851及852使得能够实施晶体管714及720，其中接点854将N阱850耦合到接地，接点856将QQ_b节点耦合到N阱851，且接点858将反相位线耦合到N阱852。类似地，N阱区860、861及862使得能够实施晶体管720及724，其中接点864将N阱860耦合到接地，接点866将Q节点耦合到N阱861，且接点868将位线耦合到N阱862。图8的布置还有如上文参看图5及6所描述的P抽头870及872。
[0044]现转而参看图9，展示具有提供提升辐射抗扰度的晶体管的预定配置的图7的电路的俯视图。如果将Q_b及QQ_b NMOS扩散(或Q及QQ NMOS扩散)放置成邻近于N阱，那么N阱中的撞击可导致这些NMOS中的归因于过剩空穴从N阱到P阱的漂移的寄生BJT效应的起始。如果两者皆处于断开状态，那么此效应可致使这两个节点翻转，此举导致12T单元的数据的翻转。应注意如果由相同撞击同时撞击晶体管对724-716、706-722、712-704或720-710中的任一者，那么可翻转存储于12T单元中的数据。
[0045]在图8的布置中呈现这些对中的两者(即，以虚线展示的712-704及706-722)。在单元处于状态O时(在Q_b及QQ_b近似接地时)，Q_b及QQ_b易受损坏，且具有比状态I高30倍的SER(在Q及QQ NMOS易受损坏时)。也就是说，因为N3-P2及Nl-PO晶体管对的Q_b及QQ_b NMOS扩散靠近于NW，且N3-P2及Nl-PO晶体管对断开，所以其比与Q及QQ节点相关联的晶体管更易受损坏。为了抵消这些N阱影响，P阱中的节点Q_b移动远离N阱804的QQ_b节点，如图9的电路中所示。也就是说，与晶体管702及706相关联的N阱830,831及832与同晶体管708及712相关联的N阱840、841 及842交换。因此，图9的布置提供使用存储节点Q、Q_b、QQ及QQ_b的理想放置的12T单元的新颖布局。如图9中所显而易见，Q_b及QQ_b节点并不皆邻近于N阱204。也就是说，通过使Q_b及QQ_b移动远离彼此，N阱804中的辐射撞击不大可能产生交换数据。
[0046]现转而参看图10，展示根据图8的布置且进一步具有减小大小的N阱的图7的电路的俯视图。提供用于N阱804的相反侧上的晶体管的单独字线1002及1004，而非具有如图8中所示的单个字线。通过替换在由N阱804定义的区域内的单个字线，用于N阱的相反侧上的晶体管的单独字线1002及1004的使用实现具有减小宽度及较小总面积的N阱。
[0047]现转而参看图11，展示根据图10的布置且进一步具有电源线1102及1104的图7的电路的俯视图。因此，图11的实施例通过将电源线1002及1104放置在由N阱定义的区域之外来提供另一减小大小的N阱。图11的实施例还提供P抽头来防止正电荷影响在晶体管断开时处于状态O的Q_b及QQ_b节点，如上文所阐述。
[0048]根据图12的实施例，进一步优化图11的布置以提供如图所示的N阱中的P型晶体管的预定布置。通过进一步重新布置节点，晶体管对720-710可通过交换晶体管710及722的位置而更加分离，且因此甚至更减小SER。如图12中所示，QQ节点及QQ_b节点不再邻近。虽然晶体管的新布置可以面积为代价，但图12的布置将进一步减小辐射撞击将影响冗余节点Q_b及QQ_b两者的可能性。
[0049]现转而参看图13，展示存储器阵列中的ρ抽头的集成电路的俯视图经展示。ρ抽头形成于延长η阱的长度的条带中，其中每一 ρ抽头与多个存储器单元相关联。确切地说，存储器阵列的部分1302包括由η阱分离的ρ阱(包括由η阱1306及1310分离的ρ阱1304、1308及1312，如图所示)。存储器阵列的部分1302包括由虚线指定的6个存储器单元1314到1324。如图13中所展示，ρ抽头1326及1328沿着存储器单元1314到1318延伸，而ρ抽头1330及1332沿着存储器单元1320到1324延伸。如图13中进一步所示，ρ阱1304及1312通常窄于ρ阱1308，因为ρ阱1308是用于ρ阱的两侧上的存储器单元。然而，应理解对于具有多得多的存储器单元的更宽存储器阵列，P阱1304及1312将具有与ρ阱1308相同的宽度。
[0050]现转而参看图14，展示根据替代布置的存储器阵列中的ρ抽头的集成电路的俯视图经展示。根据图14的实施例，η阱1402位于ρ阱区1404及1406之间，且耦合到接地的P抽头1408环绕η阱1402。虽然图14的实施例展示六个存储器单元1410到1420，但应理解可在存储器阵列的四个侧上提供许多额外单元，如图所示。虽然η阱1402及ρ抽头1408形成于单元的中心，但应理解可将用于给定存储器单元的η阱1402及P抽头1408放置于相对于具有与存储器单元相关联的晶体管的ρ阱区的不同位置中。
[0051]现转而参看图15，展示根据实施例的存储器单元的截面图。p-epi层104形成于P型晶片102上，如图15-A中所示。接着形成η阱区404及ρ阱区106，如图15-Β中所示。接着形成源极及漏极元件404、430及440以及P抽头502及506，如图15-C中所示。接着形成用于源极及漏极区与P抽头的接触元件，如图15-D中所示。接着在衬底之上形成包含形成电力迹线456及接点的第一金属层及由介电层分离的任何额外金属层的金属层。
[0052]现转而参看图16，展示根据实施例的用于编程具有可编程资源的装置的系统的框图。确切地说，计算机1602经耦合以从存储器1606接收电路设计1604，及产生存储于非易失性存储器1606中的配置位流。如将在下文更详细地描述，电路设计可为概要设计，例如以硬件描述语言(HDL)定义的电路设计。而且，计算机可经配置以运行产生存储于非易失性存储器1608中且经提供到集成电路1610的配置位流的软件，所述集成电路可为可编程集成电路，例如下文在图17中所描述的集成电路。
[0053]现转而参看图17，展示包含图2到16的电路的具有可编程资源的装置的框图。虽然可以任何类型的集成电路装置(例如具有可编程资源的专用集成电路(ASIC))实施具有可编程资源的装置，但其它装置包括专用可编程逻辑装置(PLD)。一种类型的PLD为复杂可编程逻辑装置(CPLD)。CPLD包含连接在一起且由互连交换矩阵连接到输入/输出(I/O)资源的两个或两个以上“功能块”。CPLD的每一功能块包含二级及/或结构，其类似于用于可编程逻辑阵列(PLA)或可编程阵列逻辑(PAL)装置中的结构。另一种类型的PLD为现场可编程门阵列(FPGA)。在典型FPGA中，可配置逻辑块(CLB)的阵列耦合到可编程输入/输出块(1B)。CLB及1B由可编程布线资源的阶层互连。这些CLB、1B及可编程布线资源通过将通常来自片外存储器的配置位流加载到FPGA的配置存储器单元中来定制化。对于这些类型的可编程逻辑装置中的两者，装置的功能性由出于所述目的经提供到装置的配置位流的配置数据位控制。配置数据位可存储于易失性存储器(例如，静态存储器单元，如在FPGA及一些CPLD中)中、非易失性存储器(例如，快闪存储器，如在一些CPLD中)中或任何其它类型的存储器单元中。
[0054]图17的装置包括具有大量不同可编程平铺块的FPGA架构1400，所述可编程平铺块包含多千兆位收发器(MGT) 1701、CLB 1702、随机存取存储器块(BRAM) 1703、输入/输出块(1B) 1704、配置及定时逻辑(CONFIG/CLOCKS) 1705、数字信号处理块(DSP) 1706、专用输入/输出块(I/O) 1707(例如，配置端口及时钟端口)及其它可编程逻辑1708，例如数字时钟管理器、模/数转换器、系统监控逻辑等。一些FPGA也包含可用以实施例如软件应用程序的专用处理器块(PROC) 1710。
[0055]在一些FPGA中，每一可编程平铺块包含具有到及来自每一邻近平铺块中的对应互连元件的规范化连接的可编程互连元件(INT) 1711。因此，可编程互连元件连在一起实施用于所说明FPGA的可编程互连结构。可编程互连元件1711还包含到及来自相同平铺块内的可编程逻辑元件的连接，如由包含在图17的顶部的实例所示。
[0056]举例来说，CLB 1702可包含可配置逻辑元件(CLE) 1712，其可经编程以实施用户逻辑加单个可编程互连元件1711。除了一或多个可编程互连元件之外，BRAM 1703可包含BRAM逻辑元件(BRL) 1713。BRAM包含与配置逻辑块的分布式RAM分开的专用存储器。通常，包含于平铺块中的互连元件的数目取决于平铺块的高度。在所描画的实施例中，BRAM平铺块具有与五个CLB相同的高度，但也可使用其它数目。除了适当数目的可编程互连元件之外，DSP平铺块1706可包含DSP逻辑元件(DSPL) 1714。除了可编程互连元件1711的一个情况之外，1B 1704可包含例如输入/输出逻辑元件(1L) 1715的两个情况。装置的连接的位置由出于所述目的经提供到装置的配置位流的配置数据位控制。响应于配置位流的位，可编程互连件使得包括互连线的连接件能够用以将各种信号耦合到实施于可编程逻辑中的电路或例如BRAM或处理器等其它电路。
[0057]在所描画实施例中，在裸片的中心附近的柱状区域用于配置、时钟及其它控制逻辑。由此列延伸的配置/时钟分布区1409用以使时钟及配置信号跨越FPGA的广度分布。利用图17中所说明的架构的一些FPGA包含额外逻辑块，所述额外逻辑块破坏构成FPGA的大部分的常规柱状结构。额外逻辑块可为可编程块及/或专用逻辑。举例来说，图17中所示的处理器块PROC 1710横跨CLB及BRAM的若干列。
[0058]应注意图17意欲仅说明示范性FPGA架构。列中的逻辑块的数目、列的相对宽度、列的数目及次序、包含于列中的逻辑块的类型、逻辑块的相对大小及包含在图17的顶部的互连/逻辑实施方案为纯粹示范性的。举例来说，在实际FPGA中，无论CLB出现在何处，通常包含CLB的一个以上邻近列，以便促进用户逻辑的有效实施。虽然图17的实施例涉及具有可编程资源的集成电路，但应理解下文更详细阐述的电路及方法可实施于任何类型的ASIC 中。
[0059]现转而参看图18，展示图17的装置的可配置逻辑元件的框图。确切地说，图18以简化形式说明图17的配置逻辑块1702的可配置逻辑元件。在图18的实施例中，切片M1801包含四个查找表(LUTM) 1801A到1801D，其各自由六个LUT数据输入端子Al到A6、B1到B6、Cl到C6及Dl到D6驱动，且各自提供两个LUT输出信号05及06。来自LUT 1801A到1801D的0 6输出端子分别驱动切片输出端子A到D。经由输入多路复用器由FPGA互连结构供应LUT数据输入信号，所述输入多路复用器可由可编程互连元件1811实施，且也将LUT输出信号供应到互连结构。切片M还包含:驱动输出端子AMUX到DMUX的输出选择多路复用器1811A到1811D ;驱动存储器元件1802A到1802D的数据输入端子的多路复用器1812A到1812D ;组合多路复用器1816、1818及1819 ;反弹多路复用器电路1822到1823 ；由反相器1805及多路复用器1806(其一起提供在输入时钟路径上的任选反转)表示的电路；及进位逻辑，其具有多路复用器1814A到1814D、1815A到1815D、1820到1821及异或门1813A到1813D。如图18中所示，将所有这些元件耦合在一起。在对于图18中说明的多路复用器未图示选择输入的情况下，由配置存储器单元控制选择输入。也就是说，存储于配置存储器单元中的配置位流的配置位耦合到多路复用器的选择输入以选择到多路复用器的正确输入。出于清楚起见，从图18以及从本文中的其它选定图省略熟知的这些配置存储器单元。
[0060]在所描画实施例中，可对每一存储器元件1802A到1802D编程以充当同步或异步正反器或闩锁。通过编程同步/异步选择电路1803来对切片中的所有四个存储器元件进行在同步及异步功能性之间的选择。在编程存储器元件以使得S/R(设定/重设)输入信号提供设定功能时，REV输入端子提供重设功能。在编程存储器元件以使得S/R输入信号提供重设功能时，REV输入端子提供设定功能。存储器元件1802A到15802D由时钟信号CK计时，所述时钟信号CK可例如由全局时钟网络或由互连结构提供。此些可编程存储器元件在FPGA设计的领域中是熟知的。每一存储器元件1802A到1802D将所记录输出信号AQ到DQ提供到互连结构。因为每一 LUT 180IA到180ID提供两个输出信号05及06，所以LUT可经配置以充当具有五个共享输入信号(INl到IN5)的两个5输入LUT，或充当具有输入信号INl到IN6的一个6输入LUT。
[0061]在图18的实施例中，每一 LUTM 1801A到1801D可在若干模式中的任一者中起作用。当在查找表模式中时，每一 LUT具有由FPGA互连结构经由输入多路复用器供应的六个数据输入信号INl到IN6。基于信号INl到IN6的值从配置存储器单元以可编程的方式选择64个数据值中的一者。当在RAM模式中时，每一 LUT充当具有共享地址的单个64位RAM或两个32位RAM。RAM写入数据经由输入端子DM(经由用于LUT 1801A到1801C的多路复用器1817A到1817C)被供应到64位RAM，或经由输入端子DM及DI2被供应到两个32位RAMo LUT RAM中的RAM写入操作由来自多路复用器1806的时钟信号CK及由来自多路复用器1807的写入启用信号WEN控制，所述多路复用器可选择性地传递时钟启用信号CE或写入启用信号WE。在移位寄存器模式中，每一 LUT充当两个16位移位寄存器，或具有串联耦合以创建单个32位移位寄存器的两个16位移位寄存器。经由输入端子DM及DI2中的一者或两者提供移入信号。可经由LUT输出端子提供16位及32位移出信号，且也可经由LUT输出端子MC31更直接地提供32位移出信号。也可经由输出选择多路复用器1811D及CLE输出端子DMUX将LUT 1801A的32位移出信号MC31提供到用于移位寄存器链接的一般互连结构。因此，上文阐述的电路及方法可实施于例如图17及18的装置等装置或任何其它合适的装置中。
[0062]现转而参看图19，流程图展示实施集成电路的方法。确切地说，在步骤1902处在N阱中提供具有形成于P阱中的η型晶体管及经形成的P型晶体管的存储器单元。在步骤1904处通过将存储器单元的不需要在由N讲定义的区域内的任何电路元件定位在N讲之外来最小化N阱的区域。在步骤1906处在N阱的一或多个侧上提供P抽头。在步骤1908处，P阱的晶体管经定位以增加预定晶体管对之间的距离。在步骤1910处，N阱的晶体管经定位以减小预定晶体管对之间的距离。
[0063]现转而参看图20，其为展示形成集成电路的方法的流程图。确切地说，在步骤2002处提供衬底。在步骤2004处，P阱形成于衬底上，P阱具有存储器单元的N型晶体管。在步骤2006处，N阱也形成于衬底上，N阱具有存储器单元的P型晶体管，其中与第一对节点相关联的N型晶体管由与第二对节点相关联的N型晶体管分离。在步骤2008处，存储器单元的不需要在由N阱占据的区域内的元件形成于N阱之外。
[0064]因此可了解已描述具有提升辐射抗扰度的新集成电路及实施集成电路的方法。将了解大量替代方案和等效物的存在将被所属领域的技术人员视作是并入公开的发明中的。结果，本发明并非由前述实施例进行限制，而是仅由所附权利要求书进行限制。
【主权项】
1.一种具有提升辐射抗扰度的集成电路，所述集成电路包括: 衬底； 形成于所述衬底上且具有存储器单元的具有冗余节点的N型晶体管的P阱；及 形成于所述衬底上且具有所述存储器单元的P型晶体管的N阱； 其中与第一对节点相关联的N型晶体管由与第二对节点相关联的N型晶体管分离。2.根据权利要求1所述的集成电路，其进一步包括在所述N阱的第一侧上的第一P抽头及在所述N阱的第二侧上的第二 P抽头。3.根据权利要求2所述的集成电路，其中所述存储器单元为12晶体管存储器单元，且包括在所述N阱的所述第一侧上及在所述N阱的所述第二侧上的N型晶体管，所述集成电路进一步包括与所述N阱的所述第一侧上的晶体管相关联的第一字线接点及与所述N阱的所述第二侧上的N型晶体管相关联的第二字线接点。4.根据权利要求1到3中任一权利要求所述的集成电路，其中所述P型晶体管经定位于所述N阱内以最大化与第一对冗余节点相关联的晶体管之间的距离。5.根据权利要求1到4中任一权利要求所述的集成电路，其中所述N阱具有用于容纳所述P型晶体管的最小尺寸。6.根据权利要求5所述的集成电路，其中通过提供具有最小尺寸的N阱来增加所述存储器单元的总大小。7.一种形成具有提升辐射抗扰度的集成电路的方法，所述方法包括: 提供衬底； 在所述衬底上形成P阱，所述P阱具有存储器单元的N型晶体管；及 在所述衬底上形成N阱，所述N阱具有所述存储器单元的P型晶体管； 其中与第一对节点相关联的N型晶体管由与第二对节点相关联的N型晶体管分离。8.根据权利要求7所述的方法，其进一步包括在所述N阱之外形成所述存储器单元的元件，所述元件不需要在由所述N阱定义的区域内。9.根据权利要求7或权利要求8所述的方法，其中形成所述存储器单元的所述N阱及所述P阱包括在所述N阱与所述P阱中的所述N型晶体管之间形成具有P抽头的6晶体管存储器单元。10.根据权利要求7到9中任一权利要求所述的方法，其进一步包括在由所述N阱定义的所述区域之外形成电力迹线。11.根据权利要求7到10中任一权利要求所述的方法，其中形成所述存储器单元的所述N阱及P阱包括形成12晶体管存储器单元，所述12晶体管存储器单元包括在所述N阱的第一侧上的第一 P抽头及在所述N阱的与所述N阱的所述第一侧相反的第二侧上的第二P抽头。12.根据权利要求11所述的方法，其中形成所述12晶体管存储器单元包括形成在所述N阱的所述第一侧上及在所述N阱的所述第二侧上的N型晶体管，且所述方法进一步包括形成在所述N阱的所述第一侧上的第一字线接点及在所述N阱的所述第二侧上的第二字线接点。13.根据权利要求11或权利要求12所述的方法，其进一步包括形成定位于由所述N阱定义的所述区域之外的电力迹线。14.一种具有提升辐射抗扰度的集成电路，所述集成电路包括: 衬底； 形成于所述衬底上且具有存储器单元的N型晶体管的P阱；及 形成于所述衬底上且具有所述存储器单元的P型晶体管的N阱； 其中所述N阱具有用于容纳所述P型晶体管的最小尺寸。15.根据权利要求14所述的集成电路，其中电力迹线定位于由所述N阱定义的区域之外。
【专利摘要】描述具有提升辐射抗扰度的集成电路。所述集成电路包括衬底；形成于所述衬底上且具有存储器单元的N型晶体管的P阱；及形成于所述衬底上且具有所述存储器单元的P型晶体管的N阱；其中所述N阱具有用于容纳所述P型晶体管的最小尺寸。
【IPC分类】H01L27/02, H01L27/11, G11C11/412
【公开号】CN104885220
【申请号】CN201380060831
【发明人】普拉佛·贾恩, 詹姆士·卡普, 麦克·J·哈特
【申请人】吉林克斯公司
【公开日】2015年9月2日
【申请日】2013年11月25日
【公告号】EP2926373A1, US20140145293, WO2014085347A1
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