碳化硅半导体器件及其制造方法
碳化硅半导体器件及其制造方法
【技术领域】
[0001] 本发明涉及碳化硅半导体器件和制造碳化硅半导体器件的方法。
【背景技术】
[0002] 关于作为广泛使用的功率半导体器件的Si (硅）MOSFET (金属氧化物半导体场效 应晶体管），击穿电压的主要确定因素是用作击穿电压保持区的漂移层可耐受的电场强度 的上限。由Si制成的漂移层在被供应大约0.3MV/cm或更大的电场的部分被击穿。因此，要 求抑制电场强度，使其小于MOSFET的整个击穿电压保持区中的预定值。最简单的方法是提 供具有低杂质浓度的击穿电压保持区。然而，这种方法不利地提供MOSFET的大导通电阻。 换句话讲，导通电阻和击穿电压之间有折衷关系。
[0003] 关于典型的Si M0SFET，日本专利特许公开No. 9-191109说明在考虑到由Si的性 质值导致的理论限制的情况下导通电阻和击穿电压之间的折衷关系。为了消除这个折衷， 公开了在设置在漏电极上的n型衬底上设置的n基底层中添加下p型嵌入层和上p型嵌入 层。通过下P型嵌入层和上嵌入层，n基底层被划分成均具有相等厚度的下级、中级和上级。 根据这个公开，电压因这三级中的每个被保持相等，由此，各级的最大电场被保持等于或小 于临界电场强度。
[0004] 引用列表
[0005] 专利文献
[0006] PTD1 :日本专利特许公开No. 9-191109
【发明内容】
[0007] 技术问题
[0008] 作为提供针对上述折衷的进一步改进的方法，近年来，已经在积极讨论使用 SiC(碳化硅）替代Si。不同于Si，SiC是能够充分耐受0.4MV/cm或更高的电场强度的材 料。因此，SiC MOSFET能够耐受比Si MOSFET能够耐受的高的电场。当施加此高电场时，出 现的问题在于，因电场集中在MOSFET结构中的特定位置，导致击穿。例如，在沟槽型MOSFET 的情况下，在栅绝缘膜的底部部分（特别是，沟槽的拐角部分）中因电场集中造成的栅绝缘 膜的击穿现象是击穿电压的主要确定因素。因此，在Si半导体器件和SiC半导体器件之间， 击穿电压的确定因素有所不同。因此，如果为了提高SiC半导体器件的击穿电压而仅仅应 用假定使用Si的上述公开的技术，则使用SiC的物理性质的优点实现击穿电压的提高是不 充分的。
[0009] 本发明致力于解决上述问题，目的是提供具有高击穿电压的碳化硅半导体器件和 制造碳化娃半导体器件的方法。
[0010] 问题的解决方案
[0011] 本发明的一种碳化硅半导体器件，包括设置有半导体元件的元件部和环绕所述 元件部的终端部，所述碳化硅半导体器件包括：碳化硅膜、栅绝缘膜、栅电极、第一主电极和 第二主电极。所述碳化硅膜具有第一范围和第二范围，所述第一范围构成所述第一主表面， 所述第二范围构成所述第二主表面，所述第一范围和所述第二范围在所述第一范围和所述 第二范围之间具有与所述第一主表面和所述第二主表面隔离的界面IF。所述第一范围包括 第一击穿电压保持层、电荷补偿区、第一结终端区和第一保护环区，所述第一击穿电压保持 层构成所述第一主表面并且具有第一导电类型，所述电荷补偿区被部分地设置在所述界面 处的所述元件部中并且具有第二导电类型，所述第一结终端区被部分地设置在所述界面处 的所述终端部中，所述第一结终端区接触所述电荷补偿区，所述第一结终端区环绕所述元 件部，所述第一结终端区具有所述第二导电类型，所述第一结终端区的杂质浓度低于所述 电荷补偿区的杂质浓度，所述第一保护环区被设置成与所述界面处的所述终端部中的所述 第一结终端区隔离，所述第一保护环区环绕所述界面处的所述元件部，所述第一保护环区 具有所述第二导电类型。所述第二范围包括第二击穿电压保持层、沟道形成区和源区。所 述第二范围包括第二击穿电压保持层、沟道形成区和源区，所述第二击穿电压保持层构成 所述界面并且具有所述第一导电类型，所述沟道形成区被设置在所述第二击穿电压保持层 处的所述元件部中并且具有所述第二导电类型，所述源区被设置在所述沟道形成区上，所 述源区通过所述沟道形成区来与所述第二击穿电压保持层隔离，所述源区具有所述第一导 电类型，所述第一击穿电压保持层和所述第二击穿电压保持层构成所述元件部中的击穿电 压保持区。栅绝缘膜，所述栅绝缘膜具有在所述沟道形成区上将所述第二击穿电压保持层 和所述源区彼此连接的部分。栅电极，所述栅电极用于在所述碳化硅半导体器件的导通状 态和截止状态之间切换，所述栅电极被设置在所述栅绝缘膜上。第一主电极，所述第一主电 极面对所述第一主表面；以及第二主电极，所述第二主电极接触所述第二主表面上的所述 源区。当在所述第一主电极和所述第二主电极之间施加电压以在所述截止状态期间在所述 击穿电压保持区中达到〇. 4MV/cm以上的最大电场强度时，所述元件部内的所述第二范围 中的最大电场强度被配置为小于所述第一范围中的最大电场强度的2/3。
[0012] 根据上述碳化硅半导体器件，使用碳化硅作为半导体器件的材料，使得可以操纵 给半导体器件的击穿电压保持区供应〇. 4MV/cm或更高的最大电场的高电压。此外，所述碳 化硅半导体器件被配置为使得所述元件部内的第二范围中的最大电场强度小于所述第一 范围中的最大电场强度的2/3。因此，使用作击穿电压的确定因素的元件部内的第二范围中 的电场强度较低。相反地，当在元件部内，第一范围中的最大电场强度超过第二范围中的最 大电场强度的1.5倍大的电场强度时，使没有用作击穿电压的确定因素的第一范围中的最 大电场强度较高。因此，可向碳化硅半导体器件施加高电压。换句话讲，击穿电压可增大。
[0013] 所述第二范围包括第二结终端区和第二保护环区，所述第二结终端区被部分地设 置在所述第二主表面处的所述终端部中，所述第二结终端区接触所述沟道形成区，所述第 二结终端区环绕所述元件部，所述第二结终端区具有所述第二导电类型，所述第二结终端 区具有比所述沟道形成区的杂质浓度低的杂质浓度，所述第二保护环区被设置成与所述第 二主表面处的所述终端部中的所述第二结终端区隔离，所述第二保护环区环绕所述第二主 表面处的所述元件部，所述第二保护环区具有所述第二导电类型。因此，击穿电压可进一步 增大。
[0014] 所述碳化硅膜具有沟槽，所述沟槽具有包括由所述沟道形成区构成的部分的侧壁 表面，并且在使所述栅绝缘膜介于所述栅电极和所述侧壁表面之间的情况下，来将所述栅 电极设置在所述侧壁表面上。因此，沟槽型碳化硅半导体器件的击穿电压可增大。
[0015] 所述沟槽的所述侧壁表面包括具有为{0-33-8}的面取向的第一面。在这种情况 下，沟道形成在具有为{0-33-8}的面取向的表面中，从而减小导通电阻中的沟道电阻的比 率。因此，在保持导通电阻等于或小于预定值的同时，因击穿电压保持区造成的电阻可增 大。因此，可使击穿电压保持区的杂质浓度较小。因此，击穿电压可进一步增大。
[0016] 所述沟槽的所述侧壁表面微观上包括所述第一面，并且所述侧壁表面微观上还包 括具有为{0-11-1}的面取向的第二面。因此，可进一步抑制导通电阻。因此，由于以上提 到的相同原因，击穿电压可进一步增大。
[0017] 所述沟槽的所述侧壁表面的所述第一面和所述第二面构成具有为{0-11-2}的面 取向的组合面。因此，可抑制导通电阻。因此，由于以上提到的相同原因，击穿电压可进一 步增大。
[0018] 本发明中的制造碳化硅半导体器件的方法是一种制造包括设置有半导体元件的 元件部和环绕所述元件部的终端部的碳化硅半导体器件的方法。所述碳化硅半导体器件具 有碳化硅膜，所述碳化硅膜具有第一主表面和与所述第一主表面相反的第二主表面，所述 碳化硅膜具有第一范围和第二范围，所述第一范围构成所述第一主表面，所述第二范围构 成所述第二主表面，所述第一范围和所述第二范围在所述第一范围和所述第二范围之间具 有与所述第一主表面和所述第二主表面隔离的界面IF。所述制造碳化硅半导体器件的方法 包括以下步骤。
[0019] 在衬底上形成所述第一范围，形成所述第一范围的步骤包括：形成第一击穿电压 保持层的步骤，和在形成所述第一击穿电压保持层的步骤之后形成电荷补偿区、第一结终 端区和第一保护环区的步骤，所述第一击穿电压保持层构成所述第一主表面并且具有第一 导电类型，所述电荷补偿区被部分地设置在所述界面处的所述元件部中并且具有第二导电 类型，所述第一结终端区被部分地设置在所述界面处的所述终端部中，所述第一结终端区 接触所述电荷补偿区，所述第一结终端区环绕所述元件部，所述第一结终端区具有所述第 二导电类型，所述第一结终端区的杂质浓度低于所述电荷补偿区的杂质浓度，所述第一保 护环区被设置成与所述界面处的所述终端部中的所述第一结终端区隔离，所述第一保护环 区环绕所述界面处的所述元件部，所述第一保护环区具有所述第二导电类型；在形成所述 第一范围的步骤之后形成所述第二范围，形成所述第二范围的步骤包括：形成第二击穿电 压保持层的步骤，和形成沟道形成区和源区的步骤，所述第二击穿电压保持层构成所述界 面并且具有所述第一导电类型，所述沟道形成区被设置在所述第二击穿电压保持层处的所 述元件部中并且具有所述第二导电类型，所述源区被设置在所述沟道形成区处，所述源区 通过所述沟道形成区来与所述第二击穿电压保持层隔离，所述源区具有所述第一导电类 型，所述第一击穿电压保持层和所述第二击穿电压保持层构成所述元件部中的击穿电压保 持区；形成具有在所述沟道形成区上将所述第二击穿电压保持层和所述源区彼此连接的 部分的栅绝缘膜；形成栅电极，所述栅电极用于在所述碳化硅半导体器件的导通状态和截 止状态之间切换，所述栅电极被设置在所述栅绝缘膜上；形成面对所述第一主表面的第一 主电极；以及形成与所述第二主表面上的所述源区接触的第二主电极，当在所述第一主电 极和所述第二主电极之间施加电压以在所述截止状 态期间在所述击穿电压保持区中达到 0. 4MV/cm以上的最大电场强度时，所述元件部内的所述第二范围中的最大电场强度被配置 为小于所述第一范围中的最大电场强度的2/3。
[0020] 根据上述碳化硅半导体器件，使用碳化硅作为半导体器件的材料，使得可以操纵 给半导体器件的击穿电压保持区供应0. 4MV/cm或更高的最大电场的高电压。此外，所述 元件部内的第二范围中的最大电场强度被配置为小于所述第一范围中的最大电场强度的 2/3。因此，使用作击穿电压的确定因素的元件部内的第二范围中的电场强度较低。相反 地，当在元件部内，第一范围中的最大电场强度被配置为超过第二范围中的最大电场强度 的1. 5倍大的电场强度时，使没有用作击穿电压的确定因素的第一范围中的最大电场强度 较高。因此，可向碳化硅半导体器件施加高电压。换句话讲，击穿电压可增大。
[0021] 本发明的有利效果
[0022] 根据本发明，碳化硅半导体器件的击穿电压可如上所述地增大。
【附图说明】
[0023] 图1是示意性示出本发明的一个实施例中的碳化硅半导体器件的构造的平面图。
[0024] 图2是沿着图1的II-II线的示意性局部剖视图。
[0025] 图3是沿着图1的虚线部分III的碳化硅半导体器件中包括的碳化硅膜的示意性 局部剖视立体图。
[0026] 图4是示意性示出制造图2的碳化硅半导体器件的方法的第一步骤的局部剖视 图。
[0027] 图5是示意性示出制造图2的碳化硅半导体器件的方法的第二步骤的局部剖视 图。
[0028] 图6是示意性示出制造图2的碳化硅半导体器件的方法的第三步骤的局部剖视 图。
[0029] 图7是示意性示出制造图2的碳化硅半导体器件的方法的第四步骤的局部剖视 图。
[0030] 图8是示意性示出制造图2的碳化硅半导体器件的方法的第五步骤的局部剖视 图。
[0031] 图9是示意性示出制造图2的碳化硅半导体器件的方法的第六步骤的局部剖视 图。
[0032] 图10是示意性示出制造图2的碳化硅半导体器件的方法的第七步骤的局部剖视 图。
[0033] 图11是示意性示出制造图2的碳化硅半导体器件的方法的第八步骤的局部剖视 图。
[0034] 图12是示意性示出制造图2的碳化硅半导体器件的方法的第九步骤的局部剖视 图。
[0035] 图13是示意性示出制造图2的碳化硅半导体器件的方法的第十步骤的局部剖视 图。
[0036] 图14是示意性示出图2的修改形式中的碳化硅半导体器件的构造的局部剖视图。
[0037] 图15是示意性示出碳化硅半导体器件中包括的碳化硅膜的表面中的细微结构的 局部剖视图。
[0038] 图16示出多型4H的六方晶体中的（000-1)面的晶体结构。
[0039] 图17示出沿着图16的XVII-XVII线的（11-20)面的晶体结构。
[0040] 图18示出具有（11-20)面内的图15的组合面的表面附近的晶体结构。
[0041] 图19示出当从（01-10)面观察时图15的组合面。
[0042] 图20是示出在执行热蚀刻的情况和不执行热蚀刻的情况中的各情况下当宏观观 察时沟道迀移率与沟道表面和（000-1)面之间的角度之间的示例性关系的曲线图。
[0043] 图21是示出沟道迀移率与沟道方向和〈0-11-2〉方向之间的角度之间的示例性关 系的曲线图。
[0044] 图22示出图15的修改形式。
[0045] 图23是示出电荷补偿区的杂质剂量和电场强度之间的关系的曲线图。
[0046] 图24是示出电荷补偿区的杂质浓度分布的曲线图。
【具体实施方式】
[0047] 以下基于附图描述本发明的实施例。应该注意，在以下提及的附图中，为相同或对 应的部分赋予相同的附图标记并且将不再重复进行描述。关于在本说明书中的结晶学指 示，用□代表个体取向，用〈>代表组取向，用0代表个体面并且用{}代表组面。另外，负 结晶指数一般通过在数字上方附带（横条）来表达，但在本说明书中通过在数字之前设 置负号来表达。
[0048](碳化硅半导体器件的构造）
[0049] 如图1中所示，MOSFET 200 (碳化硅半导体器件）包括：元件部CL，其设置有晶体 管元件（半导体元件）；终端部TM，其环绕元件部CL。
[0050] 如图2中所示，MOSFET 200具有单晶衬底80 (衬底）、外延膜90 (碳化硅膜）、栅 氧化物膜91 (栅绝缘膜）、栅电极92、漏电极98 (第一主电极）、源电极94 (第二主电极）、 层间绝缘膜93和源互连层95。
[0051] 单晶衬底80由n型（第一导电类型）碳化硅制成，优选地具有六方晶体结构，更 优选地具有多晶型4H。
[0052] 外延膜90 (图3)是在单晶衬底80上外延形成的膜。外延膜90具有与单晶衬底 80接触的下表面P1 (第一主表面）和上表面P2 (与第一主表面相反的第二主表面）。外延 膜90具有构成下表面P1的下范围RA(第一范围）和构成上表面P2的上范围RB(第二范 围）。下范围RA和上范围RB具有在下范围RA和上范围RB之间与下表面P1和上表面P2 隔离的界面IF。
[0053] 下范围RA具有下漂移层81A(第一击穿电压保持层）、电荷补偿区71A、嵌入式 JTE (结终端扩展）区72A(第一结终端区）和嵌入式保护环区73A(第一保护环区）。
[0054] 下漂移层81A构成下表面P1。下漂移层81A具有n型并且优选地具有比单晶衬 底80的杂质浓度低的杂质浓度。下漂移层81A优选地具有不小于IX 1015cm 3且不大于 5X 1016cm 3(诸如，8X 1015cm 3)的杂质浓度。
[0055] 电荷补偿区71A部分设置在元件部CL中的界面IF处。电荷补偿区71A具有p型 (不同于第一导电类型的第二导电类型），并且优选地具有不小于大约2. 5 X 1013cm 3的杂质 浓度。
[0056] 在终端部TM中，嵌入式JTE区72A部分设置在界面IF处，接触电荷补偿区71A，并 且环绕元件部CL。嵌入式JTE区72A具有p型并且具有比电荷补偿区71A的杂质浓度低的 杂质浓度。
[0057] 嵌入式保护环区73A被设置成在终端部TM中的界面IF处与嵌入式JTE区72A隔 离，并且在界面IF处环绕元件部CL。例如，嵌入式保护环区73A具有p型，并且具有与嵌入 式JTE区72A的杂质浓度相同的杂质浓度。
[0058] 如图2和图3中所示，上范围RB具有上漂移层81B(第二击穿电压保持层）、基底层 82 (沟道形成区）、源区83、接触区84、上JTE区72B (第二结终端区）、上保护环区73B (第 二保护环区）和电场截止区74B。
[0059] 上漂移层81B构成界面IF。例如，上漂移层81B具有n型，并且具有与下漂移层 81A的杂质浓度相同的杂质浓度。
[0060] 在元件部CL中，基底层82设置在上漂移层81B上。例如，基底层82具有p型并 且具有1 X 1018cm 3的杂质浓度。源区83设置在基底层82上，并且通过基底层82与上漂移 层81B隔离。源区83具有n型。接触区84连接到基底层82。接触区84具有p型。
[0061] 在终端部TM中，上JTE区72B部分设置在上表面P2处，接触基底层82并且环绕 元件部CL。上JTE区72B具有p型，并且具有比基底层82的杂质浓度低的杂质浓度。
[0062] 上保护环区73B被设置成在上表面P2处的终端部TM中与上JTE区72B隔离，并且 在上表面P2处环绕元件部CL。例如，上保护环区73B具有p型，并且具有与上JTE区72B 的杂质浓度相同的杂质浓度。
[0063] 在上表面P2处，电场截止区74B环绕元件部CL、上JTE区72B和上保护环区73B。 电场截止区74B具有n型，并且具有比上漂移层81B的杂质浓度高的杂质浓度。
[0064] 在外延膜90的上范围RB中，沟槽TR设置在上表面P2处。沟槽TR具有侧壁表面 SW和底表面BT。侧壁表面SW通过源区83和基底层82延伸到上漂移层81B。因此，侧壁表 面SW包括由基底层82构成的部分。侧壁表面SW包括基底层82上的MOSFET 200的沟道 表面。
[0065] 侧壁表面SW相对于外延膜90的上表面P2倾斜，因此以锥形方式向着沟槽TR的开 口扩展。侧壁表面SW的面取向优选地相对于{000-1}面倾斜不小于50°且不大于80°， 更优选地相对于（000-1)面倾斜不小于50°且不大于80°。
[0066]当从宏观上观察时，侧壁表面SW可具有面取向{0-33-8}、{0-11-2}、{0-11-4}和 {0-11-1}中的一个。应该注意，面取向{0-33-8}具有相对于{000-1}面的54. 7°的偏离 角。面取向{0-11-1}具有相对于{000-1}面的75. 1°的偏离角。因此，面取向{0-33-8}、 {0-11-2}、{0-11-4}和{0-11-1}对应于54. 7°至75. 1°的偏离角。依据考虑到关于偏离 角的大约5°的制造误差这样的事实，执行处理，以将侧壁表面SW相对于{000-1}面倾斜 大约不小于50°且不大于80°，由此侧壁表面SW的宏观面取向有可能对应于{0-33-8}、 {0-11-2}、{0-11-4}和{0-11-1}中的一个。
[0067] 优选地，侧壁表面SW具有特别处于基底层82上的部分处的预定晶体面（也被称 为"特殊面"）。随后，将描述特殊面的细节。
[0068] 底表面BT通过上范围RB与下范围RA隔离。在本 实施例中，底表面BT具有与外 延膜90的上表面P2基本上平行的平坦形状。应该注意，底表面BT可不是平坦表面并且当 在图2的横截面上观察时基本上是点的形式，并且在这种情况下，沟槽TR具有V形。
[0069] 栅氧化物膜91覆盖侧壁表面SW和沟槽TR的底表面BT中的每个。栅氧化物膜91 具有在基底层82上将上偏移层81B和源区83彼此连接的部分。
[0070] 栅电极92用于使MOSFET 200在导通状态和截止状态之间切换。栅电极92设置 在栅氧化物膜91上。栅电极92设置在侧壁表面SW上，使栅氧化物膜91插入其间。
[0071] 源电极94接触上表面P2上的源区83和接触区84中的每个。源电极94是欧姆 电极并且例如由硅化物制成。源互连层95接触源电极94。源互连层95是例如铝层。层间 绝缘膜93使栅电极92和源互连层95之间绝缘。
[0072] 漏电极98面对下表面P1。具体地，漏电极98设置在外延膜90的下表面P1上，使 单晶衬底80插入其间。
[0073] 下漂移层81A和上漂移层81B构成元件部CL中具有厚度T的漂移区81 (击穿电 压保持区）。MOSFET 200被配置为，使得当在源电极94和漏电极98之前施加电压以在截 止状态期间在击穿电压保持区中达到最大电场强度〇. 4MV/cm或更大时，元件部CL内的上 范围RB(图2的箭头RE指示的区域）中的最大电场强度变成小于下范围RA中的最大电场 强度的2/3。可通过提供足够高杂质剂量的电荷补偿区71A、嵌入式JTE区72A和嵌入式保 护环区73A，得到这种构造。
[0074](制造碳化硅半导体器件的方法）
[0075] 以下描述制造MOSFET200的方法。
[0076] 如图4和图5中所示，在单晶体衬底80上形成下范围RA。
[0077] 首先，如图4中所示，在单晶衬底80上，通过外延生长碳化娃，形成下漂移层 81A(图4)。上面执行外延生长的单晶衬底80的表面优选地具有相对于{000-1}面的8° 或更小的偏离角，更优选地具有相对于（000-1)面的8°或更小的偏离角。可通过CVD方法 执行外延生长。例如，可使用硅烷（SiH 4)和丙烷（C3H8)的混合气体作为源材料气体。在这 样做时，优选地，例如引入氮（N)或磷（P)作为杂质。
[0078] 接下来，如图5中所示，通过对在此时被暴露的界面IF进行杂质离子注入，形成杂 质区。具体地，在元件部CL中的界面IF处部分地形成电荷补偿区71A。此外，在终端部TM 中的界面IF处部分地形成嵌入式JTE区72A和嵌入式保护环区73A。可按任何次序形成杂 质区。在本实施例中，注入用于提供P型的杂质（即，受体）。例如，可使用铝作为受体。
[0079] 如图6至图10中所示，形成上范围RB。
[0080] 首先，如图6中所示，通过与用于下漂移层81A的方法相同的方法，形成上漂移层 81B。因此，得到具有下范围RA和上范围RB的外延膜90。
[0081] 接下来，如图7中所示，通过对外延膜90的上表面P2进行杂质离子注入，形成杂 质区。具体地，在元件部CL中，在上漂移层81B上形成基底层82。此外，在基底层82上，形 成通过基底层82与上漂移层81B隔离的源区83。此外，在元件部CL中，形成从上表面P2 延伸到基底层82的接触区84。此外，在终端部TM中的上部分P2处，部分地形成上JTE区 72B、上保护环区73B和电场截止区74B。可按任何次序形成杂质区。在本实施例中，为了形 成电场截止区，注入用于提供n型的杂质（即，供体）。例如，可使用磷作为供体。
[0082] 接下来，执行热处理，以激活杂质。优选地，在不低于1500°C且不高于1900°C的温 度（例如，大致1700°C的温度）下，执行这个热处理。例如，执行热处理大致30分钟。热处 理的气氛优选地是诸如氩气气氛的惰性气体气氛。
[0083] 如图8中所示，在外延膜90的上表面P2上形成具有开口的掩模层61。开口被形 成为对应于沟槽TR的位置（图2)。掩模层61优选地由二氧化硅制成，并且更优选地通过 热氧化形成。
[0084] 如图9中所示，执行采用掩模层61的热蚀刻。具体地，向受热外延膜90供应反应 气体。反应气体可在加热时与碳化硅反应并且优选地包括卤素气体（诸如，氯气）。反应气 体还可包括氧气。此外，反应气体可包括载气。本文中能使用的载气的示例包括氮气、氩气 或氦气。在例如不低于大约7〇〇°C且不高于大约1000°C下，加热外延膜90。
[0085] 通过这个热蚀刻，在外延膜90的上表面P2中形成具有侧壁表面SW的沟槽TR。在 这个热蚀刻中，例如，在大约70 y m/小时的蚀刻速率下蚀刻碳化硅。在这种情况下，如果掩 模层61由二氧化硅制成，则显著抑制掩模层61被消耗。在通过热蚀刻形成沟槽TR期间， 在侧壁表面SW上，特别地，在基底层82上，自发地形成特殊面。接下来，通过诸如蚀刻的合 适方法，去除掩模层61 (图10)。
[0086] 如图11中所示，在沟槽TR的侧壁表面SW和底表面BT上，形成栅氧化物膜91。栅 氧化物膜91具有在基底层82上将上漂移层81B和源区83彼此连接的部分。优选地，通过 热氧化，形成栅氧化物膜91。
[0087] 在形成栅氧化物膜91之后，可使用一氧化氮（NO)气体作为气氛气体执行NO退 火。例如，温度分布具有使温度不低于1KKTC且不高于130(TC并且保持时间是大致1小时 的这种条件。因此，氮原子被引入栅氧化物膜91和基底层82之间的界面区域中。结果，抑 制了在界面区域中形成界面态，从而实现提高的沟道迀移率。应该注意，可采用除了 NO气 体的气体作为气氛气体，只要因此可引入氮原子即可。在这个NO退火之后，可使用氩（Ar) 作为气氛气体进一步执行Ar退火。优选地，在比上述NO退火中的加热温度高且比栅氧化 物膜91的熔点低的加热温度下，执行Ar退火。例如，这个加热温度被保持大致1小时。因 此，进一步抑制在栅氧化物膜91和基底层82之间的界面区域中形成界面态。应该注意，作 为Ar气的替代，可采用诸如氮气的惰性气体作为气氛气体。
[0088] 如图12中所示，在栅氧化膜91上形成栅电极92。具体地，在栅氧化膜91上形成 栅电极92,以便利用插入在其间的栅氧化膜91填充在沟槽TR内的区域。可通过例如形成 导体或掺杂硅的膜并且执行CMP(化学机械抛光），执行形成栅电极92的方法。
[0089] 参照图13,在栅电极92和栅氧化物膜91上形成栅绝缘膜93,以覆盖栅电极92被 暴露的表面。执行蚀刻，以在层间绝缘膜93和栅氧化膜91中形成开口。通过开口，在上表 面P2上暴露源区83和接触区84中的每个。接下来，在上表面P2上，形成与源区83和n 接触区84中的每个接触的源电极94。
[0090] 再参照图2,在下漂移层81A上形成漏电极98,使单晶衬底80插入其间。形成源 互连层95。以此方式，得到M0SFET 200。
[0091] (热蚀刻）
[0092] 通过使待蚀刻物体在高温下经受蚀刻气体，执行热蚀刻，并且热蚀刻基本上没有 物理蚀刻功能。用于热蚀刻的工艺气体包含卤素元素。更优选地，卤素元素是氯或氟。具 体地，示例性的可使用工艺气体是包含(：1 2』(：13、0?4和3?6中的至少一个的工艺气体，并且 可特别合适地使用Cl 2。
[0093] 此外，工艺气体优选地还包含氧气。另外，工艺气体可包含载气。载气的示例包括 氮气、氩气或氦气。
[0094] 优选地，热蚀刻的热处理温度不低于700°C且不高于1200°C。这个温度的下限高 于优选地800°C，更优选地900°C。因此，蚀刻速率可达到充分实际的值。另外，这个温度的 上限高于优选地ll〇〇°C，更优选地1000°C。当热处理温度被设置成不低于700°C且不高于 1000°C时，蚀刻SiC的速率大致是例如70 ym/小时。
[0095] 通过使用热蚀刻，可在特殊面中自发地形成侧壁表面SW。因此，可使侧壁表面SW 中形成的沟道的电阻小。
[0096](本实施例的功能和效果）
[0097] 根据本实施例，使用碳化硅作为MOSFET 200的外延膜90的材料。因此，MOSFET 200可操纵给漂移层81供应0. 4MV/cm或更高的最大电场的高电压。
[0098] 另外，MOSFET 200被配置为，使得在施加上述电压时，元件部CL内的上范围RB中 的最大电场强度变成比下范围RA(图2的箭头RE指示的区域）中的最大电场强度小2/3。 因此，使用作击穿电压的确定因素的元件部CL内的上范围RB中的电场强度较低。具体地， 在通过沟槽TR的侧壁表面SW和底表面BT形成的拐角部分处，使施加到栅氧化物膜91的 电场强度较小。相反地，当在元件部CL内，下范围RA中的最大电场强度超过上范围RB中 的最大电场强度的1.5倍大的电场强度时，使没有用作击穿电压的确定因素的下范围RA中 的电场强度较高。因此，可向MOSFET 200施加高电压。换句话讲，击穿电压可增大。
[0099] 上范围RB具有上JTE区72B、上保护环区73B和电场截止区74B。因此，击穿电压 可进一步增大。应该注意，可省略这些构造中的部分或全部。
[0100] (修改形式）
[0101] 如图14中所示，作为MOSFET 200(图2)的修改形式的M0SFET200P是平面型。具 体地，在外延膜90的上表面P2中没有设置沟槽TR (图2)，并且在平坦P2上形成诸如基底 层82P、源区83P和接触区84P的杂质区。此外，在平坦P2上设置栅氧化物膜91P，并且在 栅氧化物膜91P上设置栅电极92P。
[0102] 根据本修改形式，使施加到基底层82P和上漂移层81B之间的边界的电 场强度较 低，电场强度有可能是平面型MOSFET中的击穿电压的确定因素。因此，MOSFET 200P的击 穿电压可增大。
[0103] (特殊面的构造）
[0104] 下面充分描述上述的"特殊面"。如上所述，沟槽TR的侧壁表面SW(图2)优选地 具有特别在基底层82上的特殊面。以下描述侧壁表面SW具有特殊面的情况。
[0105] 如图15中所示，具有特殊面的侧壁表面SW具有面S1 (第一面）。面S1具有面取 向{0-33-8}，优选地具有面取向（0-33-8)。优选地，侧壁表面SW微观上包括面S1。优选 地，侧壁表面SW还微观上包括面S2(第二面）。面S2具有面取向{0-11-1}，优选地具有面 取向（0-11-1)。这里，术语"微观上"是指"精密至考虑大致为原子间间隔的至少大约两倍 大小的这种程度"。可使用例如TEM(透射电子显微镜）作为观察这种显微结构的方法。
[0106] 优选地，侧壁表面SW具有组合面SR。组合面SR由周期性重复的面S1和S2形 成。可通过例如TEM或AFM(原子力显微镜）观察这种周期性结构。组合面SR具有面取 向{0-11-2}，优选地具有面取向（0-11-2)。在这种情况下，宏观地，组合面SR具有相对于 {000-1}面的62°的偏离角。这里，术语"宏观上"是指"忽视具有大致原子间间隔大小的 细微结构"。为了测量这种宏观偏离角，例如，可使用采用通用X射线衍射的方法。优选地， 在沟道表面中，载流子在沟道方向CD上流动，在沟道方向上进行上述周期性重复。
[0107] 接下来，将说明组合面SR的详细结构。
[0108] 总体上，关于Si原子（或C原子），当从（000-1)面观察多晶型4H的碳化硅单 晶时，层A(图中的实线）中的原子、设置在层A下方的层B(图中的虚线）中的原子、设 置在层B下方的层C(图中的点划线）中的原子和设置在层C下方的层B(图中未示出） 中的原子如图16中所示地重复设置。换句话讲，将四个层ABCB视为一个周期，设置诸如 ABCBABCBABCB...的周期性堆叠结构。
[0109] 如图17中所示，在（11-20)面（沿着图16的XVII-XVII线截取的剖视图）中，构 成上述一个周期的四个层ABCB中的每个中的原子没有沿着（0-11-2)面完全对准。在图17 中，（0-11-2)面被图示为经过层B中的原子的位置。在这种情况下，要理解，层A和C中的 各原子偏离（0-11-2)面。因此，即使当碳化硅单晶的表面的宏观面取向（即，其原子级结 构被忽略的面取向）限于（0-11-2)时，这个表面可微观上具有各种结构。
[0110] 如图18中所示，通过交替设置面S1和面S2,构造组合面SR，面S1具有面取向 (0-33-8)，面S2连接到面S1并且具有与各面S1的面取向不同的面取向。面S1和面S2中 的每个的长度是Si原子（或C原子）的原子间间隔的两倍大。应该注意，将面S1和面S2 求平均得到的面对应于（0-11-2)面（图17)。
[0111] 如图19中所示，当从（01-10)面观察组合面SR时，单晶结构具有周期性包括与立 方结构等同的结构（面S1部分）的部分。具体地，通过交替设置面S1和面S2,构造组合面 SR，面S1具有等同于立方结构的上述结构中的面取向（001)并且面S2连接到面S1并且具 有与各面S1的面取向不同的面取向。另外，在除了多晶型4H外的多晶型中，表面可因此由 具有等同于立方结构中的结构中的面取向（001)的面（图19中的面S1)和连接到以上面 并且具有与以上各面的面取向不同的面取向的面（图19中的面S2)构成。例如，多晶型可 以是6H或15R。
[0112] 接下来，参照图20,以下描述侧壁表面SW的晶面和沟道表面的迀移率MB之间的关 系。在图20的曲线图中，水平轴代表由（000-1)面和具有沟道表面的侧壁表面SW的宏观 面取向形成的角度D1，而垂直轴代表迀移率MB。图线组CM对应于通过热蚀刻将侧壁表面 SW抛光成对应于特殊面的情况，而图线组MC对应于侧壁SW没有被热蚀刻的情况。
[0113] 在图线组MC中，当沟道表面具有宏观面取向（0-33-8)时，迀移率MB最大。可 以推测，这是由于以下原因导致的。也就是说，在没有执行热蚀刻的情况下，即，在没有特 别控制沟道表面的微观结构的情况下，其宏观面取向对应于（0-33-8)，结果是微观面取向 (0-33-8)即考虑到其原子级的面取向（0-33-8)的比率统计上变得高。
[0114] 另一方面，当沟道表面的宏观面取向是（0-11-2)(箭头EX)时，图线组CM中的沟 道迀移率MB最大。可以推测，这是由于以下原因导致的。也就是说，如图18和图19中所 示，均具有面取向（0-33-8)的多个面S1密集并规则地排列，使面S2插入其间，由此在沟道 表面中，微观面取向（0-33-8)的比率变高。
[0115] 应该注意，迀移率具有对于组合面SR的取向依赖性。在图21中示出的曲线图中， 水平轴代表沟道方向和〈0-11-2〉方向之间的角度D2,而垂直轴代表沟道表面中的迀移率 MB(任意单位）。这里补充设置虚线是为了曲线图的可视性。在这个曲线图中发现，为了增 大沟道迀移率MB，沟道方向⑶（图15)优选地具有不小于0°且不大于60° (更优选地，基 本上为0° )的角度D2。
[0116] 如图22中所示，除了组合面SR(图22中用直线以简化方式示出）之外，侧壁表面 SW还可包括面S3 (第三面）。在这种情况下，侧壁表面SW相对于{000-1}面的偏离角偏离 组合面SR的理想偏离角（即，62° )。优选地，这个偏离小，优选地，在±10°的范围内。包 括在此角度范围内的表面的示例包括具有宏观面取向{0-33-8}的面的表面。更优选地，侧 壁表面SW相对于（000-1)面的偏离角偏离组合面SR的理想偏离角（即，62° )。优选地， 这个偏离小，优选地，在± 10°的范围内。包括在此角度范围内的表面的示例包括具有宏观 面取向（0-33-8)的面的表面。
[0117] 更具体地，侧壁表面SW可包括由周期性重复的面S3和组合面SR构成的组合面 SQ。可通过例如TEM或AFM(原子力显微镜）观察这种周期性结构。
[0118] (具有特殊面的碳化硅半导体器件）
[0119] 当沟槽TR的侧壁表面SW(图2)包括面S1 (图15)时，在具有面取向{0-33-8}的 面中形成沟道。因此，抑制由沟道电阻贡献的导通电阻的部分。因此，在保持导通电阻等于 或小于预定值的同时，偏移区81导致的电子可增大。因此，可以使漂移区81的杂质浓度较 小。因此，MOSFET 200的击穿电压可进一步增大。当沟槽TR的侧壁表面SW微观上包括面 S1和面S2时，可进一步抑制导通电阻。因此，击穿电压可进一步增大。当侧壁表面SW的面 S1和S2构成组合面SR时，可进一步抑制导通电阻。因此，击穿电压可进一步增大。
[0120] (示例）
[0121] 以下的表1示出关于MOSFET 200 (图2)的示例1和示例2和比较例的模拟结果。
[0122] [表 1]
[0123]
[0124] 在表1中，"杂质剂量"代表电荷补偿区71A的杂质剂量。从这个结果中发现，通过 增大杂质剂量，击穿电压的确定因素从栅氧化物膜91的击穿现象变成电荷补偿区的击穿 现象。此外，发现MOSFET 200的击穿电压可增大。
[0125] 参照图23,因为施加到栅氧化物膜91的电场强度EQX减小，所以防止栅氧化物膜 91如上所述地击穿。在沟槽TR中，电场强度减小对应于电场强度E TK的减小，电场强 度ETK是上范围RB中的最大电场强度。相比之下，电荷补偿区71A中的电场强度E CM即下范 围RA中的最大电场强度根据杂质剂量的增大而提高。
[0126] 在比较例中，用作上范围RB中的最大电场强度的电场强度ETK和用作下范围RA中 的最大电场强度的电场强度Ecm几乎相同。在这种情况下，击穿电压是656V，从而无法通过 充分利用SiC的物理性质的优点来提高击穿电压。
[0127] 在示例1中，用作上范围RB中的最大电场强度的电场强度ETK小于用作下范围RA 中的最大电场强度的电场强度Ec*的一半。在这种情况下，击穿电压是1288V，从而通过利 用SiC的物理性质的优点来实现击穿电压的提高。
[0128] 在示例2中，击穿电压进一步改善。在示例2中，如表1中所示，击穿电压的确定 因素是栅氧化物膜91的击穿现象。因此，考虑到，如果杂质剂量进一步增大，则击穿电压将 减小。
[0129] 依据比较例和示例1的结果，考虑到，通过基本上介于这些构造之间的构造，即， 用作上范围RB中的最大电场强度的电场强度E TK小于用作下范围RA中的最大电场强度的 电场强度ECM的大约2/3的构造，击穿电压相比于比较例中的击穿电压也可提高。
[0130] 应该注意，用源电极94和漏电极92之间的电压（即1200V)计算图23中示出的电 场强度。此外，沟槽TR的开口宽度被设置成3.0 ym并且其深度被设置成1.4 ym。此外，电 荷补偿区71A设置在厚度方向上距离上表面P2达深度3 y m处，并且设置在面内方向（图 2的横向方向）上距离台面结构的中心位置达lym至3ym的范围内。此外，下漂移层81A 被设置成具有12 y m的厚度并且具有4X 1015cm3的杂质浓度。此外，上漂移层81B被设置 成具有3 y m的厚度并且具有7. 5X 1015cm3的杂质浓度。
[0131] 此外，通过在图24的杂质浓度分布中注入A1，得到电荷补偿区71A。通过以 1 X 1013cm 2的剂量和300keV的加速能量执行一次注入，得到比较例的浓度分布。通过以 1 X 1013cm 2的剂量和300keV的加速能量执行注入并且以2X 10 13cm 2的剂量和240keV的加 速能量执行注入，得到示例1的浓度分布。通过以2X 1013cm 2的剂量和300keV的加速能量 执行注入，以2X 1013cnT2的剂量和240keV的加速能量执行注入并且以1 X 10 13cnT2的剂量 和150keV的加速能量执行注入，得到示例2的浓度分布。
[0132](附录）
[0133] 碳化硅半导体器件的沟道类型可以是p沟道型，在这种情况下，可在上述实施例 中采用P型和n型彼此取代的构造。另外，碳化硅半导体器件可以是除了 MOSFET外的 MISFET (金属绝缘体半导体场效应晶体管），并且可以是除了 MISFET外的碳化硅半导体器 件。除了 MISFET外的碳化硅半导体器件的示例包括IGBT(绝缘栅型双极性晶体管）。
[0134] 本文中公开的实施例在任何方面都是说明性而非限制性的。本发明的范围由权利 要求书的特征而非上述实施例来限定，并且旨在包括在与权利要求书的特征等同的范围和 含义内的任何修改形式。
[0135] 参考符号列表
[0136] 71A:电荷补偿区；72A:嵌入式JTE区（第一结终端区）；72B:上JTE区（第二结终 端区）；73A:嵌入式保护环区（第一保护环区）；73B:上保护环区（第二保护环区）；74B: 电场截止区；80:单晶衬底（衬底）；81:漂移区（击穿电压保持区）；81A:下漂移层（第 一击穿电压保持层）；81B:上漂移层（第二击穿电压保持层）；82、82P:基底层（沟道形成 区）；83、83P :源区；84、84P :接触区；90 :外延膜（碳化硅膜）；91、91P :栅氧化物膜（栅绝 缘膜）；92、92P :栅电极；94 :源电极（第二主电极）；98 :漏电极（第一主电极）；200、200P : MOSFET (碳化硅半导体器件）；CL :元件部；IF :界面；P1 :下表面（第一主表面）；P2 :上表面 (第二主表面）；RA :下范围（第一范围）；RB :上范围（第二范围）；S1 :面（第一面）；SQ、 SR :组合面；SW :侧壁表面；TM :终端部；TR :沟槽。
【主权项】
1. 一种碳化硅半导体器件，所述碳化硅半导体器件包括设置有半导体元件的元件部和 环绕所述元件部的终端部，所述碳化硅半导体器件包括： 碳化硅膜，所述碳化硅膜具有第一主表面和与所述第一主表面相反的第二主表面， 所述碳化硅膜具有第一范围和第二范围，所述第一范围构成所述第一主表面，所述第 二范围构成所述第二主表面，所述第一范围和所述第二范围在所述第一范围和所述第二范 围之间具有与所述第一主表面和所述第二主表面隔离的界面IF， 所述第一范围包括第一击穿电压保持层、电荷补偿区、第一结终端区和第一保护环区， 所述第一击穿电压保持层构成所述第一主表面并且具有第一导电类型，所述电荷补偿区被 部分地设置在所述界面处的所述元件部中并且具有第二导电类型，所述第一结终端区被部 分地设置在所述界面处的所述终端部中，所述第一结终端区接触所述电荷补偿区，所述第 一结终端区环绕所述元件部，所述第一结终端区具有所述第二导电类型，所述第一结终端 区的杂质浓度低于所述电荷补偿区的杂质浓度，所述第一保护环区被设置成与所述界面处 的所述终端部中的所述第一结终端区隔离，所述第一保护环区环绕所述界面处的所述元件 部，所述第一保护环区具有所述第二导电类型， 所述第二范围包括第二击穿电压保持层、沟道形成区和源区，所述第二击穿电压保持 层构成所述界面并且具有所述第一导电类型，所述沟道形成区被设置在所述第二击穿电压 保持层处的所述元件部中并且具有所述第二导电类型，所述源区被设置在所述沟道形成区 上，所述源区通过所述沟道形成区来与所述第二击穿电压保持层隔离，所述源区具有所述 第一导电类型，所述第一击穿电压保持层和所述第二击穿电压保持层构成所述元件部中的 击穿电压保持区； 栅绝缘膜，所述栅绝缘膜具有在所述沟道形成区上将所述第二击穿电压保持层和所述 源区彼此连接的部分； 栅电极，所述栅电极用于在所述碳化硅半导体器件的导通状态和截止状态之间切换， 所述栅电极被设置在所述栅绝缘膜上； 第一主电极，所述第一主电极面对所述第一主表面；以及 第二主电极，所述第二主电极接触所述第二主表面上的所述源区， 当在所述第一主电极和所述第二主电极之间施加电压以在所述截止状态期间在所述 击穿电压保持区中达到〇. 4MV/cm以上的最大电场强度时，所述元件部内的所述第二范围 中的最大电场强度被配置为小于所述第一范围中的最大电场强度的2/3。2. 根据权利要求1所述的碳化硅半导体器件，其中， 所述第二范围包括第二结终端区和第二保护环区， 所述第二结终端区被部分地设置在所述第二主表面处的所述终端部中，所述第二结终 端区接触所述沟道形成区， 所述第二结终端区环绕所述元件部，所述第二结终端区具有所述第二导电类型，所述 第二结终端区具有比所述沟道形成区的杂质浓度低的杂质浓度， 所述第二保护环区被设置成与所述第二主表面处的所述终端部中的所述第二结终端 区隔离，所述第二保护环区环绕所述第二主表面处的所述元件部，所述第二保护环区具有 所述第二导电类型。3. 根据权利要求1或权利要求2所述的碳化硅半导体器件，其中， 所述碳化硅膜具有沟槽，所述沟槽具有包括由所述沟道形成区构成的部分的侧壁表 面，并且 在使所述栅绝缘膜介于所述栅电极和所述侧壁表面之间的情况下，将所述栅电极设置 在所述侧壁表面上。4. 根据权利要求3所述的碳化硅半导体器件，其中， 所述沟槽的所述侧壁表面包括具有为{0-3 3-8}的面取向的第一面。5. 根据权利要求4所述的碳化硅半导体器件，其中， 所述沟槽的所述侧壁表面微观上包括所述第一面，并且所述侧壁表面微观上还包括具 有为{0-1 1-1}的面取向的第二面。6. 根据权利要求5所述的碳化硅半导体器件，其中， 所述沟槽的所述侧壁表面的所述第一面和所述第二面构成具有为{0-1 1-2}的面取 向的组合面。7. -种制造碳化硅半导体器件的方法，所述碳化硅半导体器件包括设置有半导体元件 的元件部和环绕所述元件部的终端部，所述碳化硅半导体器件具有碳化硅膜，所述碳化硅 膜具有第一主表面和与所述第一主表面相反的第二主表面，所述碳化硅膜具有第一范围和 第二范围，所述第一范围构成所述第一主表面，所述第二范围构成所述第二主表面，所述第 一范围和所述第二范围在所述第一范围和所述第二范围之间具有与所述第一主表面和所 述第二主表面隔离的界面IF， 所述方法包括以下步骤： 在衬底上形成所述第一范围，形成所述第一范围的步骤包括：形成第一击穿电压保持 层的步骤，和在形成所述第一击穿电压保持层的步骤之后形成电荷补偿区、第一结终端区 和第一保护环区的步骤， 所述第一击穿电压保持层构成所述第一主表面并且具有第一导电类型， 所述电荷补偿区被部分地设置在所述界面处的所述元件部中并且具有第二导电类型， 所述第一结终端区被部分地设置在所述界面处的所述终端部中，所述第一结终端区接 触所述电荷补偿区，所述第一结终端区环绕所述元件部，所述第一结终端区具有所述第二 导电类型，所述第一结终端区的杂质浓度低于所述电荷补偿区的杂质浓度， 所述第一保护环区被设置成与所述界面处的所述终端部中的所述第一结终端区隔离， 所述第一保护环区环绕所述界面处的所述元件部，所述第一保护环区具有所述第二导电类 型； 在形成所述第一范围的步骤之后形成所述第二范围，形成所述第二范围的步骤包括： 形成第二击穿电压保持层的步骤，和形成沟道形成区和源区的步骤， 所述第二击穿电压保持层构成所述界面并且具有所述第一导电类型， 所述沟道形成区被设置在所述第二击穿电压保持层处的所述元件部中并且具有所述 第二导电类型， 所述源区被设置在所述沟道形成区处，所述源区通过所述沟道形成区来与所述第二击 穿电压保持层隔离，所述源区具有所述第一导电类型， 所述第一击穿电压保持层和所述第二击穿电压保持层构成所述元件部中的击穿电压 保持区； 形成具有在所述沟道形成区上将所述第二击穿电压保持层和所述源区彼此连接的部 分的栅绝缘膜； 形成栅电极，所述栅电极用于在所述碳化硅半导体器件的导通状态和截止状态之间切 换，所述栅电极被设置在所述栅绝缘膜上； 形成面对所述第一主表面的第一主电极；以及 形成与所述第二主表面上的所述源区接触的第二主电极， 当在所述第一主电极和所述第二主电极之间施加电压以在所述截止状态期间在所述 击穿电压保持区中达到0. 4MV/cm以上的最大电场强度时，所述元件部内的所述第二范围 中的最大电场强度被配置为小于所述第一范围中的最大电场强度的2/3。
【专利摘要】提供一种碳化硅半导体器件，其中，碳化硅膜(90)包括第一范围(RA)，第一范围(RA)具有第一击穿电压保持层(81A)、电荷补偿区(71A)、第一结终端区(72A)和第一保护环区(73A)。碳化硅膜(90)包括第二范围(RB)，第二范围(RB)具有第二击穿电压保持层(81B)、沟道形成区(82)和源区(83)。第一击穿电压保持层(81A)和第二击穿电压保持层(81B)构成在元件部(CL)中具有厚度(T)的击穿电压保持区(81)。当施加电压以在截止状态期间在击穿电压保持区(81)中达到0.4MV/cm或更大的最大电场强度时，元件部(CL)内的第二范围(RB)中的最大电场强度被配置为小于第一范围(RA)中的最大电场强度的2/3。
【IPC分类】H01L29/78, H01L29/12, H01L29/06, H01L21/336
【公开号】CN104885226
【申请号】CN201380067281
【发明人】和田圭司, 增田健良, 日吉透
【申请人】住友电气工业株式会社
【公开日】2015年9月2日
【申请日】2013年12月4日
【公告号】DE112013006470T5, WO2014112233A1
【技术领域】
[0001] 本发明涉及碳化硅半导体器件和制造碳化硅半导体器件的方法。
【背景技术】
[0002] 关于作为广泛使用的功率半导体器件的Si (硅）MOSFET (金属氧化物半导体场效 应晶体管），击穿电压的主要确定因素是用作击穿电压保持区的漂移层可耐受的电场强度 的上限。由Si制成的漂移层在被供应大约0.3MV/cm或更大的电场的部分被击穿。因此，要 求抑制电场强度，使其小于MOSFET的整个击穿电压保持区中的预定值。最简单的方法是提 供具有低杂质浓度的击穿电压保持区。然而，这种方法不利地提供MOSFET的大导通电阻。 换句话讲，导通电阻和击穿电压之间有折衷关系。
[0003] 关于典型的Si M0SFET，日本专利特许公开No. 9-191109说明在考虑到由Si的性 质值导致的理论限制的情况下导通电阻和击穿电压之间的折衷关系。为了消除这个折衷， 公开了在设置在漏电极上的n型衬底上设置的n基底层中添加下p型嵌入层和上p型嵌入 层。通过下P型嵌入层和上嵌入层，n基底层被划分成均具有相等厚度的下级、中级和上级。 根据这个公开，电压因这三级中的每个被保持相等，由此，各级的最大电场被保持等于或小 于临界电场强度。
[0004] 引用列表
[0005] 专利文献
[0006] PTD1 :日本专利特许公开No. 9-191109
【发明内容】
[0007] 技术问题
[0008] 作为提供针对上述折衷的进一步改进的方法，近年来，已经在积极讨论使用 SiC(碳化硅）替代Si。不同于Si，SiC是能够充分耐受0.4MV/cm或更高的电场强度的材 料。因此，SiC MOSFET能够耐受比Si MOSFET能够耐受的高的电场。当施加此高电场时，出 现的问题在于，因电场集中在MOSFET结构中的特定位置，导致击穿。例如，在沟槽型MOSFET 的情况下，在栅绝缘膜的底部部分（特别是，沟槽的拐角部分）中因电场集中造成的栅绝缘 膜的击穿现象是击穿电压的主要确定因素。因此，在Si半导体器件和SiC半导体器件之间， 击穿电压的确定因素有所不同。因此，如果为了提高SiC半导体器件的击穿电压而仅仅应 用假定使用Si的上述公开的技术，则使用SiC的物理性质的优点实现击穿电压的提高是不 充分的。
[0009] 本发明致力于解决上述问题，目的是提供具有高击穿电压的碳化硅半导体器件和 制造碳化娃半导体器件的方法。
[0010] 问题的解决方案
[0011] 本发明的一种碳化硅半导体器件，包括设置有半导体元件的元件部和环绕所述 元件部的终端部，所述碳化硅半导体器件包括：碳化硅膜、栅绝缘膜、栅电极、第一主电极和 第二主电极。所述碳化硅膜具有第一范围和第二范围，所述第一范围构成所述第一主表面， 所述第二范围构成所述第二主表面，所述第一范围和所述第二范围在所述第一范围和所述 第二范围之间具有与所述第一主表面和所述第二主表面隔离的界面IF。所述第一范围包括 第一击穿电压保持层、电荷补偿区、第一结终端区和第一保护环区，所述第一击穿电压保持 层构成所述第一主表面并且具有第一导电类型，所述电荷补偿区被部分地设置在所述界面 处的所述元件部中并且具有第二导电类型，所述第一结终端区被部分地设置在所述界面处 的所述终端部中，所述第一结终端区接触所述电荷补偿区，所述第一结终端区环绕所述元 件部，所述第一结终端区具有所述第二导电类型，所述第一结终端区的杂质浓度低于所述 电荷补偿区的杂质浓度，所述第一保护环区被设置成与所述界面处的所述终端部中的所述 第一结终端区隔离，所述第一保护环区环绕所述界面处的所述元件部，所述第一保护环区 具有所述第二导电类型。所述第二范围包括第二击穿电压保持层、沟道形成区和源区。所 述第二范围包括第二击穿电压保持层、沟道形成区和源区，所述第二击穿电压保持层构成 所述界面并且具有所述第一导电类型，所述沟道形成区被设置在所述第二击穿电压保持层 处的所述元件部中并且具有所述第二导电类型，所述源区被设置在所述沟道形成区上，所 述源区通过所述沟道形成区来与所述第二击穿电压保持层隔离，所述源区具有所述第一导 电类型，所述第一击穿电压保持层和所述第二击穿电压保持层构成所述元件部中的击穿电 压保持区。栅绝缘膜，所述栅绝缘膜具有在所述沟道形成区上将所述第二击穿电压保持层 和所述源区彼此连接的部分。栅电极，所述栅电极用于在所述碳化硅半导体器件的导通状 态和截止状态之间切换，所述栅电极被设置在所述栅绝缘膜上。第一主电极，所述第一主电 极面对所述第一主表面；以及第二主电极，所述第二主电极接触所述第二主表面上的所述 源区。当在所述第一主电极和所述第二主电极之间施加电压以在所述截止状态期间在所述 击穿电压保持区中达到〇. 4MV/cm以上的最大电场强度时，所述元件部内的所述第二范围 中的最大电场强度被配置为小于所述第一范围中的最大电场强度的2/3。
[0012] 根据上述碳化硅半导体器件，使用碳化硅作为半导体器件的材料，使得可以操纵 给半导体器件的击穿电压保持区供应〇. 4MV/cm或更高的最大电场的高电压。此外，所述碳 化硅半导体器件被配置为使得所述元件部内的第二范围中的最大电场强度小于所述第一 范围中的最大电场强度的2/3。因此，使用作击穿电压的确定因素的元件部内的第二范围中 的电场强度较低。相反地，当在元件部内，第一范围中的最大电场强度超过第二范围中的最 大电场强度的1.5倍大的电场强度时，使没有用作击穿电压的确定因素的第一范围中的最 大电场强度较高。因此，可向碳化硅半导体器件施加高电压。换句话讲，击穿电压可增大。
[0013] 所述第二范围包括第二结终端区和第二保护环区，所述第二结终端区被部分地设 置在所述第二主表面处的所述终端部中，所述第二结终端区接触所述沟道形成区，所述第 二结终端区环绕所述元件部，所述第二结终端区具有所述第二导电类型，所述第二结终端 区具有比所述沟道形成区的杂质浓度低的杂质浓度，所述第二保护环区被设置成与所述第 二主表面处的所述终端部中的所述第二结终端区隔离，所述第二保护环区环绕所述第二主 表面处的所述元件部，所述第二保护环区具有所述第二导电类型。因此，击穿电压可进一步 增大。
[0014] 所述碳化硅膜具有沟槽，所述沟槽具有包括由所述沟道形成区构成的部分的侧壁 表面，并且在使所述栅绝缘膜介于所述栅电极和所述侧壁表面之间的情况下，来将所述栅 电极设置在所述侧壁表面上。因此，沟槽型碳化硅半导体器件的击穿电压可增大。
[0015] 所述沟槽的所述侧壁表面包括具有为{0-33-8}的面取向的第一面。在这种情况 下，沟道形成在具有为{0-33-8}的面取向的表面中，从而减小导通电阻中的沟道电阻的比 率。因此，在保持导通电阻等于或小于预定值的同时，因击穿电压保持区造成的电阻可增 大。因此，可使击穿电压保持区的杂质浓度较小。因此，击穿电压可进一步增大。
[0016] 所述沟槽的所述侧壁表面微观上包括所述第一面，并且所述侧壁表面微观上还包 括具有为{0-11-1}的面取向的第二面。因此，可进一步抑制导通电阻。因此，由于以上提 到的相同原因，击穿电压可进一步增大。
[0017] 所述沟槽的所述侧壁表面的所述第一面和所述第二面构成具有为{0-11-2}的面 取向的组合面。因此，可抑制导通电阻。因此，由于以上提到的相同原因，击穿电压可进一 步增大。
[0018] 本发明中的制造碳化硅半导体器件的方法是一种制造包括设置有半导体元件的 元件部和环绕所述元件部的终端部的碳化硅半导体器件的方法。所述碳化硅半导体器件具 有碳化硅膜，所述碳化硅膜具有第一主表面和与所述第一主表面相反的第二主表面，所述 碳化硅膜具有第一范围和第二范围，所述第一范围构成所述第一主表面，所述第二范围构 成所述第二主表面，所述第一范围和所述第二范围在所述第一范围和所述第二范围之间具 有与所述第一主表面和所述第二主表面隔离的界面IF。所述制造碳化硅半导体器件的方法 包括以下步骤。
[0019] 在衬底上形成所述第一范围，形成所述第一范围的步骤包括：形成第一击穿电压 保持层的步骤，和在形成所述第一击穿电压保持层的步骤之后形成电荷补偿区、第一结终 端区和第一保护环区的步骤，所述第一击穿电压保持层构成所述第一主表面并且具有第一 导电类型，所述电荷补偿区被部分地设置在所述界面处的所述元件部中并且具有第二导电 类型，所述第一结终端区被部分地设置在所述界面处的所述终端部中，所述第一结终端区 接触所述电荷补偿区，所述第一结终端区环绕所述元件部，所述第一结终端区具有所述第 二导电类型，所述第一结终端区的杂质浓度低于所述电荷补偿区的杂质浓度，所述第一保 护环区被设置成与所述界面处的所述终端部中的所述第一结终端区隔离，所述第一保护环 区环绕所述界面处的所述元件部，所述第一保护环区具有所述第二导电类型；在形成所述 第一范围的步骤之后形成所述第二范围，形成所述第二范围的步骤包括：形成第二击穿电 压保持层的步骤，和形成沟道形成区和源区的步骤，所述第二击穿电压保持层构成所述界 面并且具有所述第一导电类型，所述沟道形成区被设置在所述第二击穿电压保持层处的所 述元件部中并且具有所述第二导电类型，所述源区被设置在所述沟道形成区处，所述源区 通过所述沟道形成区来与所述第二击穿电压保持层隔离，所述源区具有所述第一导电类 型，所述第一击穿电压保持层和所述第二击穿电压保持层构成所述元件部中的击穿电压保 持区；形成具有在所述沟道形成区上将所述第二击穿电压保持层和所述源区彼此连接的 部分的栅绝缘膜；形成栅电极，所述栅电极用于在所述碳化硅半导体器件的导通状态和截 止状态之间切换，所述栅电极被设置在所述栅绝缘膜上；形成面对所述第一主表面的第一 主电极；以及形成与所述第二主表面上的所述源区接触的第二主电极，当在所述第一主电 极和所述第二主电极之间施加电压以在所述截止状 态期间在所述击穿电压保持区中达到 0. 4MV/cm以上的最大电场强度时，所述元件部内的所述第二范围中的最大电场强度被配置 为小于所述第一范围中的最大电场强度的2/3。
[0020] 根据上述碳化硅半导体器件，使用碳化硅作为半导体器件的材料，使得可以操纵 给半导体器件的击穿电压保持区供应0. 4MV/cm或更高的最大电场的高电压。此外，所述 元件部内的第二范围中的最大电场强度被配置为小于所述第一范围中的最大电场强度的 2/3。因此，使用作击穿电压的确定因素的元件部内的第二范围中的电场强度较低。相反 地，当在元件部内，第一范围中的最大电场强度被配置为超过第二范围中的最大电场强度 的1. 5倍大的电场强度时，使没有用作击穿电压的确定因素的第一范围中的最大电场强度 较高。因此，可向碳化硅半导体器件施加高电压。换句话讲，击穿电压可增大。
[0021] 本发明的有利效果
[0022] 根据本发明，碳化硅半导体器件的击穿电压可如上所述地增大。
【附图说明】
[0023] 图1是示意性示出本发明的一个实施例中的碳化硅半导体器件的构造的平面图。
[0024] 图2是沿着图1的II-II线的示意性局部剖视图。
[0025] 图3是沿着图1的虚线部分III的碳化硅半导体器件中包括的碳化硅膜的示意性 局部剖视立体图。
[0026] 图4是示意性示出制造图2的碳化硅半导体器件的方法的第一步骤的局部剖视 图。
[0027] 图5是示意性示出制造图2的碳化硅半导体器件的方法的第二步骤的局部剖视 图。
[0028] 图6是示意性示出制造图2的碳化硅半导体器件的方法的第三步骤的局部剖视 图。
[0029] 图7是示意性示出制造图2的碳化硅半导体器件的方法的第四步骤的局部剖视 图。
[0030] 图8是示意性示出制造图2的碳化硅半导体器件的方法的第五步骤的局部剖视 图。
[0031] 图9是示意性示出制造图2的碳化硅半导体器件的方法的第六步骤的局部剖视 图。
[0032] 图10是示意性示出制造图2的碳化硅半导体器件的方法的第七步骤的局部剖视 图。
[0033] 图11是示意性示出制造图2的碳化硅半导体器件的方法的第八步骤的局部剖视 图。
[0034] 图12是示意性示出制造图2的碳化硅半导体器件的方法的第九步骤的局部剖视 图。
[0035] 图13是示意性示出制造图2的碳化硅半导体器件的方法的第十步骤的局部剖视 图。
[0036] 图14是示意性示出图2的修改形式中的碳化硅半导体器件的构造的局部剖视图。
[0037] 图15是示意性示出碳化硅半导体器件中包括的碳化硅膜的表面中的细微结构的 局部剖视图。
[0038] 图16示出多型4H的六方晶体中的（000-1)面的晶体结构。
[0039] 图17示出沿着图16的XVII-XVII线的（11-20)面的晶体结构。
[0040] 图18示出具有（11-20)面内的图15的组合面的表面附近的晶体结构。
[0041] 图19示出当从（01-10)面观察时图15的组合面。
[0042] 图20是示出在执行热蚀刻的情况和不执行热蚀刻的情况中的各情况下当宏观观 察时沟道迀移率与沟道表面和（000-1)面之间的角度之间的示例性关系的曲线图。
[0043] 图21是示出沟道迀移率与沟道方向和〈0-11-2〉方向之间的角度之间的示例性关 系的曲线图。
[0044] 图22示出图15的修改形式。
[0045] 图23是示出电荷补偿区的杂质剂量和电场强度之间的关系的曲线图。
[0046] 图24是示出电荷补偿区的杂质浓度分布的曲线图。
【具体实施方式】
[0047] 以下基于附图描述本发明的实施例。应该注意，在以下提及的附图中，为相同或对 应的部分赋予相同的附图标记并且将不再重复进行描述。关于在本说明书中的结晶学指 示，用□代表个体取向，用〈>代表组取向，用0代表个体面并且用{}代表组面。另外，负 结晶指数一般通过在数字上方附带（横条）来表达，但在本说明书中通过在数字之前设 置负号来表达。
[0048](碳化硅半导体器件的构造）
[0049] 如图1中所示，MOSFET 200 (碳化硅半导体器件）包括：元件部CL，其设置有晶体 管元件（半导体元件）；终端部TM，其环绕元件部CL。
[0050] 如图2中所示，MOSFET 200具有单晶衬底80 (衬底）、外延膜90 (碳化硅膜）、栅 氧化物膜91 (栅绝缘膜）、栅电极92、漏电极98 (第一主电极）、源电极94 (第二主电极）、 层间绝缘膜93和源互连层95。
[0051] 单晶衬底80由n型（第一导电类型）碳化硅制成，优选地具有六方晶体结构，更 优选地具有多晶型4H。
[0052] 外延膜90 (图3)是在单晶衬底80上外延形成的膜。外延膜90具有与单晶衬底 80接触的下表面P1 (第一主表面）和上表面P2 (与第一主表面相反的第二主表面）。外延 膜90具有构成下表面P1的下范围RA(第一范围）和构成上表面P2的上范围RB(第二范 围）。下范围RA和上范围RB具有在下范围RA和上范围RB之间与下表面P1和上表面P2 隔离的界面IF。
[0053] 下范围RA具有下漂移层81A(第一击穿电压保持层）、电荷补偿区71A、嵌入式 JTE (结终端扩展）区72A(第一结终端区）和嵌入式保护环区73A(第一保护环区）。
[0054] 下漂移层81A构成下表面P1。下漂移层81A具有n型并且优选地具有比单晶衬 底80的杂质浓度低的杂质浓度。下漂移层81A优选地具有不小于IX 1015cm 3且不大于 5X 1016cm 3(诸如，8X 1015cm 3)的杂质浓度。
[0055] 电荷补偿区71A部分设置在元件部CL中的界面IF处。电荷补偿区71A具有p型 (不同于第一导电类型的第二导电类型），并且优选地具有不小于大约2. 5 X 1013cm 3的杂质 浓度。
[0056] 在终端部TM中，嵌入式JTE区72A部分设置在界面IF处，接触电荷补偿区71A，并 且环绕元件部CL。嵌入式JTE区72A具有p型并且具有比电荷补偿区71A的杂质浓度低的 杂质浓度。
[0057] 嵌入式保护环区73A被设置成在终端部TM中的界面IF处与嵌入式JTE区72A隔 离，并且在界面IF处环绕元件部CL。例如，嵌入式保护环区73A具有p型，并且具有与嵌入 式JTE区72A的杂质浓度相同的杂质浓度。
[0058] 如图2和图3中所示，上范围RB具有上漂移层81B(第二击穿电压保持层）、基底层 82 (沟道形成区）、源区83、接触区84、上JTE区72B (第二结终端区）、上保护环区73B (第 二保护环区）和电场截止区74B。
[0059] 上漂移层81B构成界面IF。例如，上漂移层81B具有n型，并且具有与下漂移层 81A的杂质浓度相同的杂质浓度。
[0060] 在元件部CL中，基底层82设置在上漂移层81B上。例如，基底层82具有p型并 且具有1 X 1018cm 3的杂质浓度。源区83设置在基底层82上，并且通过基底层82与上漂移 层81B隔离。源区83具有n型。接触区84连接到基底层82。接触区84具有p型。
[0061] 在终端部TM中，上JTE区72B部分设置在上表面P2处，接触基底层82并且环绕 元件部CL。上JTE区72B具有p型，并且具有比基底层82的杂质浓度低的杂质浓度。
[0062] 上保护环区73B被设置成在上表面P2处的终端部TM中与上JTE区72B隔离，并且 在上表面P2处环绕元件部CL。例如，上保护环区73B具有p型，并且具有与上JTE区72B 的杂质浓度相同的杂质浓度。
[0063] 在上表面P2处，电场截止区74B环绕元件部CL、上JTE区72B和上保护环区73B。 电场截止区74B具有n型，并且具有比上漂移层81B的杂质浓度高的杂质浓度。
[0064] 在外延膜90的上范围RB中，沟槽TR设置在上表面P2处。沟槽TR具有侧壁表面 SW和底表面BT。侧壁表面SW通过源区83和基底层82延伸到上漂移层81B。因此，侧壁表 面SW包括由基底层82构成的部分。侧壁表面SW包括基底层82上的MOSFET 200的沟道 表面。
[0065] 侧壁表面SW相对于外延膜90的上表面P2倾斜，因此以锥形方式向着沟槽TR的开 口扩展。侧壁表面SW的面取向优选地相对于{000-1}面倾斜不小于50°且不大于80°， 更优选地相对于（000-1)面倾斜不小于50°且不大于80°。
[0066]当从宏观上观察时，侧壁表面SW可具有面取向{0-33-8}、{0-11-2}、{0-11-4}和 {0-11-1}中的一个。应该注意，面取向{0-33-8}具有相对于{000-1}面的54. 7°的偏离 角。面取向{0-11-1}具有相对于{000-1}面的75. 1°的偏离角。因此，面取向{0-33-8}、 {0-11-2}、{0-11-4}和{0-11-1}对应于54. 7°至75. 1°的偏离角。依据考虑到关于偏离 角的大约5°的制造误差这样的事实，执行处理，以将侧壁表面SW相对于{000-1}面倾斜 大约不小于50°且不大于80°，由此侧壁表面SW的宏观面取向有可能对应于{0-33-8}、 {0-11-2}、{0-11-4}和{0-11-1}中的一个。
[0067] 优选地，侧壁表面SW具有特别处于基底层82上的部分处的预定晶体面（也被称 为"特殊面"）。随后，将描述特殊面的细节。
[0068] 底表面BT通过上范围RB与下范围RA隔离。在本 实施例中，底表面BT具有与外 延膜90的上表面P2基本上平行的平坦形状。应该注意，底表面BT可不是平坦表面并且当 在图2的横截面上观察时基本上是点的形式，并且在这种情况下，沟槽TR具有V形。
[0069] 栅氧化物膜91覆盖侧壁表面SW和沟槽TR的底表面BT中的每个。栅氧化物膜91 具有在基底层82上将上偏移层81B和源区83彼此连接的部分。
[0070] 栅电极92用于使MOSFET 200在导通状态和截止状态之间切换。栅电极92设置 在栅氧化物膜91上。栅电极92设置在侧壁表面SW上，使栅氧化物膜91插入其间。
[0071] 源电极94接触上表面P2上的源区83和接触区84中的每个。源电极94是欧姆 电极并且例如由硅化物制成。源互连层95接触源电极94。源互连层95是例如铝层。层间 绝缘膜93使栅电极92和源互连层95之间绝缘。
[0072] 漏电极98面对下表面P1。具体地，漏电极98设置在外延膜90的下表面P1上，使 单晶衬底80插入其间。
[0073] 下漂移层81A和上漂移层81B构成元件部CL中具有厚度T的漂移区81 (击穿电 压保持区）。MOSFET 200被配置为，使得当在源电极94和漏电极98之前施加电压以在截 止状态期间在击穿电压保持区中达到最大电场强度〇. 4MV/cm或更大时，元件部CL内的上 范围RB(图2的箭头RE指示的区域）中的最大电场强度变成小于下范围RA中的最大电场 强度的2/3。可通过提供足够高杂质剂量的电荷补偿区71A、嵌入式JTE区72A和嵌入式保 护环区73A，得到这种构造。
[0074](制造碳化硅半导体器件的方法）
[0075] 以下描述制造MOSFET200的方法。
[0076] 如图4和图5中所示，在单晶体衬底80上形成下范围RA。
[0077] 首先，如图4中所示，在单晶衬底80上，通过外延生长碳化娃，形成下漂移层 81A(图4)。上面执行外延生长的单晶衬底80的表面优选地具有相对于{000-1}面的8° 或更小的偏离角，更优选地具有相对于（000-1)面的8°或更小的偏离角。可通过CVD方法 执行外延生长。例如，可使用硅烷（SiH 4)和丙烷（C3H8)的混合气体作为源材料气体。在这 样做时，优选地，例如引入氮（N)或磷（P)作为杂质。
[0078] 接下来，如图5中所示，通过对在此时被暴露的界面IF进行杂质离子注入，形成杂 质区。具体地，在元件部CL中的界面IF处部分地形成电荷补偿区71A。此外，在终端部TM 中的界面IF处部分地形成嵌入式JTE区72A和嵌入式保护环区73A。可按任何次序形成杂 质区。在本实施例中，注入用于提供P型的杂质（即，受体）。例如，可使用铝作为受体。
[0079] 如图6至图10中所示，形成上范围RB。
[0080] 首先，如图6中所示，通过与用于下漂移层81A的方法相同的方法，形成上漂移层 81B。因此，得到具有下范围RA和上范围RB的外延膜90。
[0081] 接下来，如图7中所示，通过对外延膜90的上表面P2进行杂质离子注入，形成杂 质区。具体地，在元件部CL中，在上漂移层81B上形成基底层82。此外，在基底层82上，形 成通过基底层82与上漂移层81B隔离的源区83。此外，在元件部CL中，形成从上表面P2 延伸到基底层82的接触区84。此外，在终端部TM中的上部分P2处，部分地形成上JTE区 72B、上保护环区73B和电场截止区74B。可按任何次序形成杂质区。在本实施例中，为了形 成电场截止区，注入用于提供n型的杂质（即，供体）。例如，可使用磷作为供体。
[0082] 接下来，执行热处理，以激活杂质。优选地，在不低于1500°C且不高于1900°C的温 度（例如，大致1700°C的温度）下，执行这个热处理。例如，执行热处理大致30分钟。热处 理的气氛优选地是诸如氩气气氛的惰性气体气氛。
[0083] 如图8中所示，在外延膜90的上表面P2上形成具有开口的掩模层61。开口被形 成为对应于沟槽TR的位置（图2)。掩模层61优选地由二氧化硅制成，并且更优选地通过 热氧化形成。
[0084] 如图9中所示，执行采用掩模层61的热蚀刻。具体地，向受热外延膜90供应反应 气体。反应气体可在加热时与碳化硅反应并且优选地包括卤素气体（诸如，氯气）。反应气 体还可包括氧气。此外，反应气体可包括载气。本文中能使用的载气的示例包括氮气、氩气 或氦气。在例如不低于大约7〇〇°C且不高于大约1000°C下，加热外延膜90。
[0085] 通过这个热蚀刻，在外延膜90的上表面P2中形成具有侧壁表面SW的沟槽TR。在 这个热蚀刻中，例如，在大约70 y m/小时的蚀刻速率下蚀刻碳化硅。在这种情况下，如果掩 模层61由二氧化硅制成，则显著抑制掩模层61被消耗。在通过热蚀刻形成沟槽TR期间， 在侧壁表面SW上，特别地，在基底层82上，自发地形成特殊面。接下来，通过诸如蚀刻的合 适方法，去除掩模层61 (图10)。
[0086] 如图11中所示，在沟槽TR的侧壁表面SW和底表面BT上，形成栅氧化物膜91。栅 氧化物膜91具有在基底层82上将上漂移层81B和源区83彼此连接的部分。优选地，通过 热氧化，形成栅氧化物膜91。
[0087] 在形成栅氧化物膜91之后，可使用一氧化氮（NO)气体作为气氛气体执行NO退 火。例如，温度分布具有使温度不低于1KKTC且不高于130(TC并且保持时间是大致1小时 的这种条件。因此，氮原子被引入栅氧化物膜91和基底层82之间的界面区域中。结果，抑 制了在界面区域中形成界面态，从而实现提高的沟道迀移率。应该注意，可采用除了 NO气 体的气体作为气氛气体，只要因此可引入氮原子即可。在这个NO退火之后，可使用氩（Ar) 作为气氛气体进一步执行Ar退火。优选地，在比上述NO退火中的加热温度高且比栅氧化 物膜91的熔点低的加热温度下，执行Ar退火。例如，这个加热温度被保持大致1小时。因 此，进一步抑制在栅氧化物膜91和基底层82之间的界面区域中形成界面态。应该注意，作 为Ar气的替代，可采用诸如氮气的惰性气体作为气氛气体。
[0088] 如图12中所示，在栅氧化膜91上形成栅电极92。具体地，在栅氧化膜91上形成 栅电极92,以便利用插入在其间的栅氧化膜91填充在沟槽TR内的区域。可通过例如形成 导体或掺杂硅的膜并且执行CMP(化学机械抛光），执行形成栅电极92的方法。
[0089] 参照图13,在栅电极92和栅氧化物膜91上形成栅绝缘膜93,以覆盖栅电极92被 暴露的表面。执行蚀刻，以在层间绝缘膜93和栅氧化膜91中形成开口。通过开口，在上表 面P2上暴露源区83和接触区84中的每个。接下来，在上表面P2上，形成与源区83和n 接触区84中的每个接触的源电极94。
[0090] 再参照图2,在下漂移层81A上形成漏电极98,使单晶衬底80插入其间。形成源 互连层95。以此方式，得到M0SFET 200。
[0091] (热蚀刻）
[0092] 通过使待蚀刻物体在高温下经受蚀刻气体，执行热蚀刻，并且热蚀刻基本上没有 物理蚀刻功能。用于热蚀刻的工艺气体包含卤素元素。更优选地，卤素元素是氯或氟。具 体地，示例性的可使用工艺气体是包含(：1 2』(：13、0?4和3?6中的至少一个的工艺气体，并且 可特别合适地使用Cl 2。
[0093] 此外，工艺气体优选地还包含氧气。另外，工艺气体可包含载气。载气的示例包括 氮气、氩气或氦气。
[0094] 优选地，热蚀刻的热处理温度不低于700°C且不高于1200°C。这个温度的下限高 于优选地800°C，更优选地900°C。因此，蚀刻速率可达到充分实际的值。另外，这个温度的 上限高于优选地ll〇〇°C，更优选地1000°C。当热处理温度被设置成不低于700°C且不高于 1000°C时，蚀刻SiC的速率大致是例如70 ym/小时。
[0095] 通过使用热蚀刻，可在特殊面中自发地形成侧壁表面SW。因此，可使侧壁表面SW 中形成的沟道的电阻小。
[0096](本实施例的功能和效果）
[0097] 根据本实施例，使用碳化硅作为MOSFET 200的外延膜90的材料。因此，MOSFET 200可操纵给漂移层81供应0. 4MV/cm或更高的最大电场的高电压。
[0098] 另外，MOSFET 200被配置为，使得在施加上述电压时，元件部CL内的上范围RB中 的最大电场强度变成比下范围RA(图2的箭头RE指示的区域）中的最大电场强度小2/3。 因此，使用作击穿电压的确定因素的元件部CL内的上范围RB中的电场强度较低。具体地， 在通过沟槽TR的侧壁表面SW和底表面BT形成的拐角部分处，使施加到栅氧化物膜91的 电场强度较小。相反地，当在元件部CL内，下范围RA中的最大电场强度超过上范围RB中 的最大电场强度的1.5倍大的电场强度时，使没有用作击穿电压的确定因素的下范围RA中 的电场强度较高。因此，可向MOSFET 200施加高电压。换句话讲，击穿电压可增大。
[0099] 上范围RB具有上JTE区72B、上保护环区73B和电场截止区74B。因此，击穿电压 可进一步增大。应该注意，可省略这些构造中的部分或全部。
[0100] (修改形式）
[0101] 如图14中所示，作为MOSFET 200(图2)的修改形式的M0SFET200P是平面型。具 体地，在外延膜90的上表面P2中没有设置沟槽TR (图2)，并且在平坦P2上形成诸如基底 层82P、源区83P和接触区84P的杂质区。此外，在平坦P2上设置栅氧化物膜91P，并且在 栅氧化物膜91P上设置栅电极92P。
[0102] 根据本修改形式，使施加到基底层82P和上漂移层81B之间的边界的电 场强度较 低，电场强度有可能是平面型MOSFET中的击穿电压的确定因素。因此，MOSFET 200P的击 穿电压可增大。
[0103] (特殊面的构造）
[0104] 下面充分描述上述的"特殊面"。如上所述，沟槽TR的侧壁表面SW(图2)优选地 具有特别在基底层82上的特殊面。以下描述侧壁表面SW具有特殊面的情况。
[0105] 如图15中所示，具有特殊面的侧壁表面SW具有面S1 (第一面）。面S1具有面取 向{0-33-8}，优选地具有面取向（0-33-8)。优选地，侧壁表面SW微观上包括面S1。优选 地，侧壁表面SW还微观上包括面S2(第二面）。面S2具有面取向{0-11-1}，优选地具有面 取向（0-11-1)。这里，术语"微观上"是指"精密至考虑大致为原子间间隔的至少大约两倍 大小的这种程度"。可使用例如TEM(透射电子显微镜）作为观察这种显微结构的方法。
[0106] 优选地，侧壁表面SW具有组合面SR。组合面SR由周期性重复的面S1和S2形 成。可通过例如TEM或AFM(原子力显微镜）观察这种周期性结构。组合面SR具有面取 向{0-11-2}，优选地具有面取向（0-11-2)。在这种情况下，宏观地，组合面SR具有相对于 {000-1}面的62°的偏离角。这里，术语"宏观上"是指"忽视具有大致原子间间隔大小的 细微结构"。为了测量这种宏观偏离角，例如，可使用采用通用X射线衍射的方法。优选地， 在沟道表面中，载流子在沟道方向CD上流动，在沟道方向上进行上述周期性重复。
[0107] 接下来，将说明组合面SR的详细结构。
[0108] 总体上，关于Si原子（或C原子），当从（000-1)面观察多晶型4H的碳化硅单 晶时，层A(图中的实线）中的原子、设置在层A下方的层B(图中的虚线）中的原子、设 置在层B下方的层C(图中的点划线）中的原子和设置在层C下方的层B(图中未示出） 中的原子如图16中所示地重复设置。换句话讲，将四个层ABCB视为一个周期，设置诸如 ABCBABCBABCB...的周期性堆叠结构。
[0109] 如图17中所示，在（11-20)面（沿着图16的XVII-XVII线截取的剖视图）中，构 成上述一个周期的四个层ABCB中的每个中的原子没有沿着（0-11-2)面完全对准。在图17 中，（0-11-2)面被图示为经过层B中的原子的位置。在这种情况下，要理解，层A和C中的 各原子偏离（0-11-2)面。因此，即使当碳化硅单晶的表面的宏观面取向（即，其原子级结 构被忽略的面取向）限于（0-11-2)时，这个表面可微观上具有各种结构。
[0110] 如图18中所示，通过交替设置面S1和面S2,构造组合面SR，面S1具有面取向 (0-33-8)，面S2连接到面S1并且具有与各面S1的面取向不同的面取向。面S1和面S2中 的每个的长度是Si原子（或C原子）的原子间间隔的两倍大。应该注意，将面S1和面S2 求平均得到的面对应于（0-11-2)面（图17)。
[0111] 如图19中所示，当从（01-10)面观察组合面SR时，单晶结构具有周期性包括与立 方结构等同的结构（面S1部分）的部分。具体地，通过交替设置面S1和面S2,构造组合面 SR，面S1具有等同于立方结构的上述结构中的面取向（001)并且面S2连接到面S1并且具 有与各面S1的面取向不同的面取向。另外，在除了多晶型4H外的多晶型中，表面可因此由 具有等同于立方结构中的结构中的面取向（001)的面（图19中的面S1)和连接到以上面 并且具有与以上各面的面取向不同的面取向的面（图19中的面S2)构成。例如，多晶型可 以是6H或15R。
[0112] 接下来，参照图20,以下描述侧壁表面SW的晶面和沟道表面的迀移率MB之间的关 系。在图20的曲线图中，水平轴代表由（000-1)面和具有沟道表面的侧壁表面SW的宏观 面取向形成的角度D1，而垂直轴代表迀移率MB。图线组CM对应于通过热蚀刻将侧壁表面 SW抛光成对应于特殊面的情况，而图线组MC对应于侧壁SW没有被热蚀刻的情况。
[0113] 在图线组MC中，当沟道表面具有宏观面取向（0-33-8)时，迀移率MB最大。可 以推测，这是由于以下原因导致的。也就是说，在没有执行热蚀刻的情况下，即，在没有特 别控制沟道表面的微观结构的情况下，其宏观面取向对应于（0-33-8)，结果是微观面取向 (0-33-8)即考虑到其原子级的面取向（0-33-8)的比率统计上变得高。
[0114] 另一方面，当沟道表面的宏观面取向是（0-11-2)(箭头EX)时，图线组CM中的沟 道迀移率MB最大。可以推测，这是由于以下原因导致的。也就是说，如图18和图19中所 示，均具有面取向（0-33-8)的多个面S1密集并规则地排列，使面S2插入其间，由此在沟道 表面中，微观面取向（0-33-8)的比率变高。
[0115] 应该注意，迀移率具有对于组合面SR的取向依赖性。在图21中示出的曲线图中， 水平轴代表沟道方向和〈0-11-2〉方向之间的角度D2,而垂直轴代表沟道表面中的迀移率 MB(任意单位）。这里补充设置虚线是为了曲线图的可视性。在这个曲线图中发现，为了增 大沟道迀移率MB，沟道方向⑶（图15)优选地具有不小于0°且不大于60° (更优选地，基 本上为0° )的角度D2。
[0116] 如图22中所示，除了组合面SR(图22中用直线以简化方式示出）之外，侧壁表面 SW还可包括面S3 (第三面）。在这种情况下，侧壁表面SW相对于{000-1}面的偏离角偏离 组合面SR的理想偏离角（即，62° )。优选地，这个偏离小，优选地，在±10°的范围内。包 括在此角度范围内的表面的示例包括具有宏观面取向{0-33-8}的面的表面。更优选地，侧 壁表面SW相对于（000-1)面的偏离角偏离组合面SR的理想偏离角（即，62° )。优选地， 这个偏离小，优选地，在± 10°的范围内。包括在此角度范围内的表面的示例包括具有宏观 面取向（0-33-8)的面的表面。
[0117] 更具体地，侧壁表面SW可包括由周期性重复的面S3和组合面SR构成的组合面 SQ。可通过例如TEM或AFM(原子力显微镜）观察这种周期性结构。
[0118] (具有特殊面的碳化硅半导体器件）
[0119] 当沟槽TR的侧壁表面SW(图2)包括面S1 (图15)时，在具有面取向{0-33-8}的 面中形成沟道。因此，抑制由沟道电阻贡献的导通电阻的部分。因此，在保持导通电阻等于 或小于预定值的同时，偏移区81导致的电子可增大。因此，可以使漂移区81的杂质浓度较 小。因此，MOSFET 200的击穿电压可进一步增大。当沟槽TR的侧壁表面SW微观上包括面 S1和面S2时，可进一步抑制导通电阻。因此，击穿电压可进一步增大。当侧壁表面SW的面 S1和S2构成组合面SR时，可进一步抑制导通电阻。因此，击穿电压可进一步增大。
[0120] (示例）
[0121] 以下的表1示出关于MOSFET 200 (图2)的示例1和示例2和比较例的模拟结果。
[0122] [表 1]
[0123]
[0124] 在表1中，"杂质剂量"代表电荷补偿区71A的杂质剂量。从这个结果中发现，通过 增大杂质剂量，击穿电压的确定因素从栅氧化物膜91的击穿现象变成电荷补偿区的击穿 现象。此外，发现MOSFET 200的击穿电压可增大。
[0125] 参照图23,因为施加到栅氧化物膜91的电场强度EQX减小，所以防止栅氧化物膜 91如上所述地击穿。在沟槽TR中，电场强度减小对应于电场强度E TK的减小，电场强 度ETK是上范围RB中的最大电场强度。相比之下，电荷补偿区71A中的电场强度E CM即下范 围RA中的最大电场强度根据杂质剂量的增大而提高。
[0126] 在比较例中，用作上范围RB中的最大电场强度的电场强度ETK和用作下范围RA中 的最大电场强度的电场强度Ecm几乎相同。在这种情况下，击穿电压是656V，从而无法通过 充分利用SiC的物理性质的优点来提高击穿电压。
[0127] 在示例1中，用作上范围RB中的最大电场强度的电场强度ETK小于用作下范围RA 中的最大电场强度的电场强度Ec*的一半。在这种情况下，击穿电压是1288V，从而通过利 用SiC的物理性质的优点来实现击穿电压的提高。
[0128] 在示例2中，击穿电压进一步改善。在示例2中，如表1中所示，击穿电压的确定 因素是栅氧化物膜91的击穿现象。因此，考虑到，如果杂质剂量进一步增大，则击穿电压将 减小。
[0129] 依据比较例和示例1的结果，考虑到，通过基本上介于这些构造之间的构造，即， 用作上范围RB中的最大电场强度的电场强度E TK小于用作下范围RA中的最大电场强度的 电场强度ECM的大约2/3的构造，击穿电压相比于比较例中的击穿电压也可提高。
[0130] 应该注意，用源电极94和漏电极92之间的电压（即1200V)计算图23中示出的电 场强度。此外，沟槽TR的开口宽度被设置成3.0 ym并且其深度被设置成1.4 ym。此外，电 荷补偿区71A设置在厚度方向上距离上表面P2达深度3 y m处，并且设置在面内方向（图 2的横向方向）上距离台面结构的中心位置达lym至3ym的范围内。此外，下漂移层81A 被设置成具有12 y m的厚度并且具有4X 1015cm3的杂质浓度。此外，上漂移层81B被设置 成具有3 y m的厚度并且具有7. 5X 1015cm3的杂质浓度。
[0131] 此外，通过在图24的杂质浓度分布中注入A1，得到电荷补偿区71A。通过以 1 X 1013cm 2的剂量和300keV的加速能量执行一次注入，得到比较例的浓度分布。通过以 1 X 1013cm 2的剂量和300keV的加速能量执行注入并且以2X 10 13cm 2的剂量和240keV的加 速能量执行注入，得到示例1的浓度分布。通过以2X 1013cm 2的剂量和300keV的加速能量 执行注入，以2X 1013cnT2的剂量和240keV的加速能量执行注入并且以1 X 10 13cnT2的剂量 和150keV的加速能量执行注入，得到示例2的浓度分布。
[0132](附录）
[0133] 碳化硅半导体器件的沟道类型可以是p沟道型，在这种情况下，可在上述实施例 中采用P型和n型彼此取代的构造。另外，碳化硅半导体器件可以是除了 MOSFET外的 MISFET (金属绝缘体半导体场效应晶体管），并且可以是除了 MISFET外的碳化硅半导体器 件。除了 MISFET外的碳化硅半导体器件的示例包括IGBT(绝缘栅型双极性晶体管）。
[0134] 本文中公开的实施例在任何方面都是说明性而非限制性的。本发明的范围由权利 要求书的特征而非上述实施例来限定，并且旨在包括在与权利要求书的特征等同的范围和 含义内的任何修改形式。
[0135] 参考符号列表
[0136] 71A:电荷补偿区；72A:嵌入式JTE区（第一结终端区）；72B:上JTE区（第二结终 端区）；73A:嵌入式保护环区（第一保护环区）；73B:上保护环区（第二保护环区）；74B: 电场截止区；80:单晶衬底（衬底）；81:漂移区（击穿电压保持区）；81A:下漂移层（第 一击穿电压保持层）；81B:上漂移层（第二击穿电压保持层）；82、82P:基底层（沟道形成 区）；83、83P :源区；84、84P :接触区；90 :外延膜（碳化硅膜）；91、91P :栅氧化物膜（栅绝 缘膜）；92、92P :栅电极；94 :源电极（第二主电极）；98 :漏电极（第一主电极）；200、200P : MOSFET (碳化硅半导体器件）；CL :元件部；IF :界面；P1 :下表面（第一主表面）；P2 :上表面 (第二主表面）；RA :下范围（第一范围）；RB :上范围（第二范围）；S1 :面（第一面）；SQ、 SR :组合面；SW :侧壁表面；TM :终端部；TR :沟槽。
【主权项】
1. 一种碳化硅半导体器件，所述碳化硅半导体器件包括设置有半导体元件的元件部和 环绕所述元件部的终端部，所述碳化硅半导体器件包括： 碳化硅膜，所述碳化硅膜具有第一主表面和与所述第一主表面相反的第二主表面， 所述碳化硅膜具有第一范围和第二范围，所述第一范围构成所述第一主表面，所述第 二范围构成所述第二主表面，所述第一范围和所述第二范围在所述第一范围和所述第二范 围之间具有与所述第一主表面和所述第二主表面隔离的界面IF， 所述第一范围包括第一击穿电压保持层、电荷补偿区、第一结终端区和第一保护环区， 所述第一击穿电压保持层构成所述第一主表面并且具有第一导电类型，所述电荷补偿区被 部分地设置在所述界面处的所述元件部中并且具有第二导电类型，所述第一结终端区被部 分地设置在所述界面处的所述终端部中，所述第一结终端区接触所述电荷补偿区，所述第 一结终端区环绕所述元件部，所述第一结终端区具有所述第二导电类型，所述第一结终端 区的杂质浓度低于所述电荷补偿区的杂质浓度，所述第一保护环区被设置成与所述界面处 的所述终端部中的所述第一结终端区隔离，所述第一保护环区环绕所述界面处的所述元件 部，所述第一保护环区具有所述第二导电类型， 所述第二范围包括第二击穿电压保持层、沟道形成区和源区，所述第二击穿电压保持 层构成所述界面并且具有所述第一导电类型，所述沟道形成区被设置在所述第二击穿电压 保持层处的所述元件部中并且具有所述第二导电类型，所述源区被设置在所述沟道形成区 上，所述源区通过所述沟道形成区来与所述第二击穿电压保持层隔离，所述源区具有所述 第一导电类型，所述第一击穿电压保持层和所述第二击穿电压保持层构成所述元件部中的 击穿电压保持区； 栅绝缘膜，所述栅绝缘膜具有在所述沟道形成区上将所述第二击穿电压保持层和所述 源区彼此连接的部分； 栅电极，所述栅电极用于在所述碳化硅半导体器件的导通状态和截止状态之间切换， 所述栅电极被设置在所述栅绝缘膜上； 第一主电极，所述第一主电极面对所述第一主表面；以及 第二主电极，所述第二主电极接触所述第二主表面上的所述源区， 当在所述第一主电极和所述第二主电极之间施加电压以在所述截止状态期间在所述 击穿电压保持区中达到〇. 4MV/cm以上的最大电场强度时，所述元件部内的所述第二范围 中的最大电场强度被配置为小于所述第一范围中的最大电场强度的2/3。2. 根据权利要求1所述的碳化硅半导体器件，其中， 所述第二范围包括第二结终端区和第二保护环区， 所述第二结终端区被部分地设置在所述第二主表面处的所述终端部中，所述第二结终 端区接触所述沟道形成区， 所述第二结终端区环绕所述元件部，所述第二结终端区具有所述第二导电类型，所述 第二结终端区具有比所述沟道形成区的杂质浓度低的杂质浓度， 所述第二保护环区被设置成与所述第二主表面处的所述终端部中的所述第二结终端 区隔离，所述第二保护环区环绕所述第二主表面处的所述元件部，所述第二保护环区具有 所述第二导电类型。3. 根据权利要求1或权利要求2所述的碳化硅半导体器件，其中， 所述碳化硅膜具有沟槽，所述沟槽具有包括由所述沟道形成区构成的部分的侧壁表 面，并且 在使所述栅绝缘膜介于所述栅电极和所述侧壁表面之间的情况下，将所述栅电极设置 在所述侧壁表面上。4. 根据权利要求3所述的碳化硅半导体器件，其中， 所述沟槽的所述侧壁表面包括具有为{0-3 3-8}的面取向的第一面。5. 根据权利要求4所述的碳化硅半导体器件，其中， 所述沟槽的所述侧壁表面微观上包括所述第一面，并且所述侧壁表面微观上还包括具 有为{0-1 1-1}的面取向的第二面。6. 根据权利要求5所述的碳化硅半导体器件，其中， 所述沟槽的所述侧壁表面的所述第一面和所述第二面构成具有为{0-1 1-2}的面取 向的组合面。7. -种制造碳化硅半导体器件的方法，所述碳化硅半导体器件包括设置有半导体元件 的元件部和环绕所述元件部的终端部，所述碳化硅半导体器件具有碳化硅膜，所述碳化硅 膜具有第一主表面和与所述第一主表面相反的第二主表面，所述碳化硅膜具有第一范围和 第二范围，所述第一范围构成所述第一主表面，所述第二范围构成所述第二主表面，所述第 一范围和所述第二范围在所述第一范围和所述第二范围之间具有与所述第一主表面和所 述第二主表面隔离的界面IF， 所述方法包括以下步骤： 在衬底上形成所述第一范围，形成所述第一范围的步骤包括：形成第一击穿电压保持 层的步骤，和在形成所述第一击穿电压保持层的步骤之后形成电荷补偿区、第一结终端区 和第一保护环区的步骤， 所述第一击穿电压保持层构成所述第一主表面并且具有第一导电类型， 所述电荷补偿区被部分地设置在所述界面处的所述元件部中并且具有第二导电类型， 所述第一结终端区被部分地设置在所述界面处的所述终端部中，所述第一结终端区接 触所述电荷补偿区，所述第一结终端区环绕所述元件部，所述第一结终端区具有所述第二 导电类型，所述第一结终端区的杂质浓度低于所述电荷补偿区的杂质浓度， 所述第一保护环区被设置成与所述界面处的所述终端部中的所述第一结终端区隔离， 所述第一保护环区环绕所述界面处的所述元件部，所述第一保护环区具有所述第二导电类 型； 在形成所述第一范围的步骤之后形成所述第二范围，形成所述第二范围的步骤包括： 形成第二击穿电压保持层的步骤，和形成沟道形成区和源区的步骤， 所述第二击穿电压保持层构成所述界面并且具有所述第一导电类型， 所述沟道形成区被设置在所述第二击穿电压保持层处的所述元件部中并且具有所述 第二导电类型， 所述源区被设置在所述沟道形成区处，所述源区通过所述沟道形成区来与所述第二击 穿电压保持层隔离，所述源区具有所述第一导电类型， 所述第一击穿电压保持层和所述第二击穿电压保持层构成所述元件部中的击穿电压 保持区； 形成具有在所述沟道形成区上将所述第二击穿电压保持层和所述源区彼此连接的部 分的栅绝缘膜； 形成栅电极，所述栅电极用于在所述碳化硅半导体器件的导通状态和截止状态之间切 换，所述栅电极被设置在所述栅绝缘膜上； 形成面对所述第一主表面的第一主电极；以及 形成与所述第二主表面上的所述源区接触的第二主电极， 当在所述第一主电极和所述第二主电极之间施加电压以在所述截止状态期间在所述 击穿电压保持区中达到0. 4MV/cm以上的最大电场强度时，所述元件部内的所述第二范围 中的最大电场强度被配置为小于所述第一范围中的最大电场强度的2/3。
【专利摘要】提供一种碳化硅半导体器件，其中，碳化硅膜(90)包括第一范围(RA)，第一范围(RA)具有第一击穿电压保持层(81A)、电荷补偿区(71A)、第一结终端区(72A)和第一保护环区(73A)。碳化硅膜(90)包括第二范围(RB)，第二范围(RB)具有第二击穿电压保持层(81B)、沟道形成区(82)和源区(83)。第一击穿电压保持层(81A)和第二击穿电压保持层(81B)构成在元件部(CL)中具有厚度(T)的击穿电压保持区(81)。当施加电压以在截止状态期间在击穿电压保持区(81)中达到0.4MV/cm或更大的最大电场强度时，元件部(CL)内的第二范围(RB)中的最大电场强度被配置为小于第一范围(RA)中的最大电场强度的2/3。
【IPC分类】H01L29/78, H01L29/12, H01L29/06, H01L21/336
【公开号】CN104885226
【申请号】CN201380067281
【发明人】和田圭司, 增田健良, 日吉透
【申请人】住友电气工业株式会社
【公开日】2015年9月2日
【申请日】2013年12月4日
【公告号】DE112013006470T5, WO2014112233A1
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