碳化硅半导体器件及其制造方法
碳化硅半导体器件及其制造方法
【技术领域】
[0001]本发明涉及碳化硅半导体器件，特别涉及被用作电力用半导体器件的沟槽栅型碳化硅半导体器件及其制造方法。
【背景技术】
[0002]在电力电子技术设备中，为了对用于驱动电气马达等负载的电力供给的执行/停止进行切换，使用了娃IGBT (Insulated Gate Bipolar Transistor:绝缘栅双极晶体管)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属氧化物半导体场效应晶体管)等开关元件。特别地，近年来，作为下一代的高耐压/低损失的开关器件，使用了碳化硅(SiC)的MOSFET受到了关注。
[0003]在被用作电力用半导体器件的情况下，使用纵型MOSFET (verticle M0SFET)构造的情形较多。在纵型MOSFET中，根据其栅极构造，有平面型、沟槽型(沟槽栅型)等。
[0004]已知如果沟槽栅型SiC -MOSFET形成于具有4° OFF等OFF角的基板，则ON电流、阈值电压根据所形成的沟槽侧壁面而变化(例如专利文献I)。
[0005]专利文献1:日本特开2011-100967号公报
【发明内容】
[0006]根据专利文献1，在由具有OFF角的4H_SiC单晶体半导体基板构成的沟槽栅型SiC-MOSFET中，依赖于OFF角而针对晶体表面不同的每个沟槽侧壁面在漏极电流和阈值电压中产生偏差。即，在具有OFF角的基板上形成的沟槽栅型SiC-MOSFET中，针对每个沟槽侧壁面，MOSFET成为不同的ON状态，所以存在如下情况:动态特性变得不稳定，或者产生向特定的沟槽侧壁面的沟道面的电流集中。
[0007]本发明是为了解决上述那样的课题而完成的，其目的在于提供一种沟槽栅型的纵型碳化硅半导体器件及其制造方法，能够降低沟槽侧壁面的晶体表面所致的漏极电流和阈值电压的偏差。
[0008]本发明的碳化硅半导体器件具备:由碳化硅构成的第I导电类型的漂移区域，形成在具有OFF角的碳化硅半导体基板的第I主面上；由碳化硅构成的第2导电类型的阱区域，形成在所述漂移区域的表面上；由碳化硅构成的第I导电类型的源区域，选择性地形成在所述阱区域的表层部；沟槽，从所述源区域的表面贯通所述阱区域而到达所述漂移区域；栅电极，隔着栅绝缘膜而形成在所述沟槽的内部；源电极，与所述阱区域及所述源区域连接；漏电极，与碳化硅半导体基板相接地形成在所述碳化硅半导体基板的作为第I主面的相反侧的面的第2主面；以及第2导电类型的高浓度阱区域，形成在所述阱区域内，所述第2导电类型的高浓度阱区域的杂质浓度比所述阱区域的杂质浓度大，在所述沟槽的第I侧壁面侧的所述阱区域形成有低沟道掺杂区域，在所述沟槽的第2侧壁面侧的所述阱区域形成有有效受主浓度比所述低沟道掺杂区域低的高沟道掺杂区域。
[0009]另外，本发明的碳化硅半导体器件的制造方法具备:在具有OFF角的碳化硅半导体基板的第I主面上形成由碳化硅构成的第I导电类型的漂移区域的工序；在所述漂移区域的表面上形成由碳化硅构成的第2导电类型的阱区域的工序；在所述阱区域的表层部选择性地形成由碳化硅构成的第I导电类型的源区域的工序；形成从所述源区域的表面贯通所述阱区域而到达所述漂移区域的沟槽的工序；在所述沟槽的内部隔着栅绝缘膜而形成栅电极的工序；形成与所述阱区域及所述源区域相接的源电极的工序；在所述碳化硅半导体基板的作为第I主面的相反侧的面的第2主面形成漏电极的工序；在所述阱区域内，在所述沟槽的第I侧壁面侧形成低沟道掺杂区域的工序；以及在所述阱区域内，在所述沟槽的第2侧壁面侧形成有效受主浓度比所述低沟道掺杂区域低的高沟道掺杂区域的工序。
[0010]根据本发明，能够针对沟槽的每个侧壁面调整ON状态，所以能够防止向在特定的沟槽的侧壁面中形成的场效应晶体管的沟道面的电流集中，能够得到更低电阻的沟槽栅型碳化硅半导体器件、或者动作更稳定的可靠性高的碳化硅半导体器件。
【附图说明】
[0011]图1是示意地示出本发明的实施方式I中的碳化硅半导体器件的剖面图。
[0012]图2是示意地示出本发明的实施方式I中的碳化硅半导体器件的俯视图。
[0013]图3是用于说明本发明的实施方式I中的碳化硅半导体器件的沟槽的晶体表面的关系的尚J面不意图。
[0014]图4是关于本发明的实施方式I的碳化硅半导体器件，说明在沟槽侧壁形成了的MOSFET的阈值电压的阱区域的受主浓度依赖性的图。
[0015]图5是关于本发明的实施方式I的碳化硅半导体器件，说明在沟槽侧壁形成了的MOSFET的漏极电流密度的阱区域的受主浓度依赖性的图。
[0016]图6是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的剖面示意图。
[0017]图7是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的剖面示意图。
[0018]图8是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的剖面示意图。
[0019]图9是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的剖面示意图。
[0020]图10是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的剖面示意图。
[0021]图11是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的一种方式的剖面示意图。
[0022]图12是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的一种方式的剖面示意图。
[0023]图13是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的一种方式的剖面示意图。
[0024]图14是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的一种方式的剖面示意图。
[0025]图15是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的一种方式的剖面示意图。
[0026]图16是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的俯视图。
[0027]图17是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的俯视图。
[0028]图18是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的俯视图。
[0029]图19是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的俯视图。
[0030]图20是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的剖面图。
[0031]图21是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的剖面图。
[0032]图22是示意地示出本发明的实施方式2中的碳化硅半导体器件的一种方式的剖面图。
[0033]图23是示意地示出本发明的实施方式3中的碳化硅半导体器件的一种方式的剖面图。
[0034]图24是示意地示出本发明的实施方式3中的碳化硅半导体器件的一种方式的剖面图。
[0035](符号说明)
[0036]1:碳化硅半导体基板；3:外延层；4:漂移区域；5:讲区域；6:源区域；7:沟槽；8:栅绝缘膜；9:栅电极；10:层间绝缘膜；11:源电极；12:漏电极；13:高沟道掺杂区域；14:低沟道掺杂区域;18:第I侧壁面;19:第2侧壁面;22:沟槽底面保护阱区域;25:标记 ;26:高浓度讲区域；28:背面杂质区域；30?34:抗蚀剂掩模(resist mask)、掩模。
【具体实施方式】
[0037]实施方式1.
[0038]首先，说明本发明的实施方式I中的碳化硅半导体器件的结构。此处，将第I导电类型设为η型、将第2导电类型设为P型来进行说明。
[0039]图1是示意地示出本发明的实施方式I中的碳化硅半导体器件的剖面图。另外，图2是示意地示出图1的碳化硅半导体器件的结构的俯视图。图1是图2的A-A虚线部的剖面图。图1、图2的碳化硅半导体器件是纵型的沟槽栅型MOSFET。
[0040]在图1中，碳化硅半导体基板I在表面具备第I主面2Α，并具有4Η的多型(polytype)，第I主面2A在[11-20]轴方向上相对(0001)面倾斜了 OFF角Θ，在碳化硅半导体基板I的第I主面2A上形成了由碳化硅构成的η型的漂移区域4。在漂移区域4的表面上形成了由碳化硅构成的P型的阱区域5。在阱区域5的表层部选择性地形成了 η型的源区域6。
[0041]形成了从源区域6的表面贯通阱区域5而到达漂移区域4的沟槽7。在沟槽7的内部，隔着栅绝缘膜8而以埋入到沟槽7的方式形成了栅电极9。另外，以覆盖栅绝缘膜8以及栅电极9的方式形成了层间绝缘膜10，以使在去除了层间绝缘膜10的一部分的位置与源区域6及阱区域5接触的方式形成了源电极11。另外，以与作为碳化硅半导体基板I的第I主面2A的相反的面的第2主面2B相接的方式，形成了漏电极12。
[0042]在从沟槽7的第I侧壁面18起预定的距离d的范围的阱区域5内形成了低沟道掺杂区域14，在从沟槽7的第2侧壁面19起预定的距离d的范围的阱区域5内形成了高沟道掺杂区域13。此处，第I侧壁面18和第2侧壁面是在沟槽7内隔着栅电极9而相向的面。在高沟道掺杂区域13和低沟道掺杂区域14中，高沟道掺杂区域13的有效受主浓度比低沟道掺杂区域14的有效受主浓度低。此处，高沟道掺杂区域13和低沟道掺杂区域14的有效受主浓度是指，从各区域的受主浓度减去施主浓度而得到的值，如果高沟道掺杂区域13、低沟道掺杂区域14为P型，则取正的值，如果高沟道掺杂区域13、低沟道掺杂区域14为η型，则取负的值。
[0043]另外，在图1中，纸面的上侧是附加了 OFF角Θ的
[0001]方向，纸面的右侧是附加了 OFF角Θ的[11-20]方向。
[0044]另外，在图2中，在俯视时格子状地形成了的沟槽7的内部隔着栅绝缘膜8而形成了栅电极9。
[0045]在图2中，纸面的上侧是[-1100]方向，纸面的右侧是附加了 OFF角Θ的[11-20]方向。
[0046]此处，关于沟槽7的第I侧壁面18和第2侧壁面19，使用图3来说明晶体表面的关系。图3是用于说明本发明的实施方式I中的沟槽的晶体表面的关系的剖面示意图。
[0047]在图3中，纸面的上侧是
[0001]方向，纸面的右侧是[11-20]方向，面16是准确的(0001)面，面17是具有OFF角Θ的(0001)面，角度15是OFF角Θ。
[0048]本实施方式的碳化硅半导体基板I在表面具备在[11-20]方向上相对(0001)面倾斜了 OFF角Θ的第I主面2Α，所以在本实施方式的沟槽栅型MOSFET的沟槽7中，第I主面2Α对应于图3的面17，第I侧壁面18和第2侧壁面19分别对应于图3的面18和面19。
[0049]根据这样的关系，本实施方式的沟槽栅型MOSFET的沟槽7的第I侧壁面18和第2侧壁面19分别成为具有OFF角Θ的(11-20)面和具有OFF角Θ的(-1-120)面。
[0050]在图2中，对于与第I侧壁面18和第2侧壁面19正交的(1-100)面以及(-1100)面的沟槽I侧壁面，沟槽7侧壁侧的阱区域5的有效受主浓度设定为高沟道掺杂区域13与低沟道掺杂区域14之间的值。
[0051]接下来，详细说明作为本发明的该实施方式的碳化硅半导体器件的沟槽栅型MOSFET的动作。
[0052]图4是针对将沟槽7的深度设为1.2 μ m、将栅绝缘膜8设为厚度50nm的S12、将阱区域5的深度设为0.9 μπκ将阱区域5的受主浓度设为IX 1017/cm3、3X 1017/cm3、4X 117/cm3、5X 1017/cm3、lX 11Vcm3这5种的情况下的阱区域5的受主浓度与阈值电压的关系，进行器件仿真而得到的结果。
[0053]另外，图5是关于图4的组合的沟槽栅型M0SFET，针对与阱区域5的受主浓度相对的栅极电压是15V时的漏极电流密度进行器件仿真而得到的结果。
[0054]如图4所示，随着成为反转沟道层的阱区域5的受主浓度增大，阈值电压上升。此时，阈值电压在0.65?1V的范围内变化。
[0055]另外，如图5所示，随着成为反转沟道层的阱区域5的受主浓度增大，漏极电流密度在32?68A/cm2的范围内变化。
[0056]可以说明为这些结果是通过改变成为反转沟道层的阱区域5的受主浓度，从而在MOSFET的ON时在沟槽7侧壁面的阱区域5内形成的导电性沟道区域附近的费米能级(fermi level)发生了变化的结果。
[0057]这样，图4以及图5的结果表示通过调整沟槽7侧壁面附近的阱区域5的受主浓度，能够调整沟槽7侧壁面的ON状态。
[0058]在专利文献I中记载了根据沟槽的面而阈值电压变动，通过将专利文献I的记载内容和图4及图5的结果结合起来考虑，能够对在各沟槽7侧壁面形成的场效应晶体管的阈值电压进行均衡化。在阱区域5的受主浓度是恒定的值时场效应晶体管的阈值电压变高的沟槽7侧壁面，降低沟槽7侧壁面附近的阱区域5的受主浓度，即形成高沟道掺杂区域13，在阱区域5的受主浓度是恒定的值时场效应晶体管的阈值电压变低的沟槽侧壁面，增大沟槽7侧壁面附近的阱区域5的受主浓度，即形成低沟道掺杂区域14。由此，能够在沟槽的各内壁面形成阈值电压一致的沟槽栅型MOSFET。
[0059]接下来，使用图6?图11来说明作为本发明的该实施方式的碳化硅半导体器件的沟槽栅型MOSFET的制造方法。
[0060]首先，在表面具备在[11-20]轴方向上相对(0001)面倾斜了 OFF角Θ的面的、具有4H的多型的η型的碳化硅半导体基板I上，外延生长η型且电阻比较高的碳化硅的外延层3。接下来，通过反应性离子蚀刻法(RIE法:Reactive 1n Etching)来形成未图示的对准用标记。之后，以该对准用标记为基准，通过离子注入而在外延层3表面形成P型的阱区域5、低电阻η型的源区域6以及未图示的低电阻P型阱接触区域。未形成阱区域5等的外延层3成为漂移区域4。其结果，形成图6中示出其剖面图的构造。此时，源区域6通过I X 11Vcm3以上的施主杂质浓度形成即可，讲区域5通过I X 10 16/cm3?I X 10 1Vcm3程度的受主杂质浓度形成即可，阱接触区域通过IX 102°/cm3以上的受主杂质浓度形成即可。
[0061]接下来，如图7所示，在预定的部位形成抗蚀剂掩模30，通过离子注入来形成低沟道掺杂区域14。低沟道掺杂区域14既可以通过离子注入施主型杂质来形成，也可以通过注入受主型杂质来形成。另外，也可以在形成阱区域5之前形成。在离子注入后，去除抗蚀剂掩模30。
[0062]接下来，如图8所示，在预定的部位形成抗蚀剂掩模31，通过离子注入来形成高沟道 掺杂区域13。高沟道掺杂区域13也是既可以通过离子注入施主型杂质来形成，也可以通过注入受主型杂质来形成。另外，也可以调换阱区域5的形成和低沟道掺杂区域14的形成的形成顺序。在离子注入之后，去除抗蚀剂掩模31。
[0063]这样，形成图9中示出其剖面示意图的构造。
[0064]接下来，如图10的剖面示意图所示，形成沟槽8形成用的其他抗蚀剂掩模32。在形成抗蚀剂掩模32之后，通过RIE法来形成比阱区域5更深且达到至漂移区域4的沟槽7。接下来，如图11所示，去除抗蚀剂掩模32。接下来，进行1500?2200°C的温度范围、0.5?60分钟的范围的活性化退火。接下来，在沟槽7内部依次形成厚度50nm程度的由5102构成的栅绝缘膜8、由掺杂多晶硅材料构成的栅电极9。另外，在P型阱接触的上部形成源电极11，另外，在基板I的背面形成漏电极12，从而能够制作作为具有图1所示那样的单元构造的碳化硅半导体器件的沟槽栅型MOSFET。此处，P型阱接触是阱区域5的一部分，阱区域5与源电极11连接。
[0065]另外，高沟道掺杂区域13以及低沟道掺杂区域14的形成也可以在沟槽7的蚀刻之后进行。即，在图6的工序之后，形成俯视时如图12所示那样具有条状的图案的抗蚀剂掩模33。接下来，使用抗蚀剂掩模33来条状地蚀刻沟槽7。接下来，如图13的剖面示意图所示，从与条状的沟槽7的条方向正交的方向的侧方进行倾斜离子注入，从而分别形成高沟道掺杂区域13、低沟道掺杂区域14。此时，与沟槽7的形成同时地，在标记形成区域24形成标记25。
[0066]在形成了具有高沟道掺杂区域13、低沟道掺杂区域14的沟槽7之后，如图14所示，通过掩模34埋入保护之前形成了的条状的沟槽7。此时，在俯视时如图15所示，掩模34形成为使与之前形成了的沟槽7正交的沟槽7a部开口。此处，图14是沿着图15的B-B线的剖面图，图13是沿着图15的A-A线的剖面图。
[0067]在形成掩模34时，以之前形成了的标记25为基准而形成掩模34，从而能够高精度地形成格子状的沟槽7、7a，能够防止格子点中的碳化硅的过蚀刻。
[0068]另外，之后，还能够通过倾斜离子注入法使(1-100)面以及(-1100)面的沟槽7侧壁面也成为与阱区域5不同的沟道浓度。
[0069]另外，在本实施方式中，将碳化硅半导体基板I的第I主面2A设为具有向[11-20]轴方向倾斜的OFF角Θ的(0001)面，但即使在将第I主面2A设为具有向[11-20]轴方向倾斜的OFF角Θ的(000-1)面的情况下，通过制作具备同样的单元构造的沟槽栅型M0SFET，也能够抑制沟槽7侧壁面的晶体表面所引起的漏极电流和阈值电压的偏差。
[0070]具体而言，在俯视时矩形的单元构造的沟槽栅型MOSFET的格子状地形成了的沟槽7侧壁的各4面中，针对倾斜而最接近具有向[11-20]轴方向倾斜的OFF角Θ的(11-20)面的沟槽7的侧壁面，形成低沟道掺杂区域14，针对倾斜而最接近作为相向面的具有向[11-20]轴方向倾斜的OFF角Θ的(-1-120)面的沟槽7的侧壁面，形成高沟道掺杂区域13即可。
[0071 ] 另外，在本发明中，为便于说明，沟槽7设为与碳化硅半导体基板I的第I主面2A、即外延层3的表面垂直地形成，但即使在沟槽7的侧壁面相对第I主面2A具有某种程度的锥形角的沟槽栅型SiC-MOSFET中，也起到与沟槽7的侧壁面是垂直的情况同样的效果。
[0072]关于OFF角，例如，对于1°以上且10°以下程度角度是有效的。关于超过30°的OFF角，本发明的要旨的影响降低，所以OFF最大设为30°。
[0073]另外，在本实施方式中，使用在俯视时正方形等矩形的单元构造的沟槽栅型MOSFET进行了说明，但单元构造不限于此，如图16、图17的俯视图所示，也可以是在俯视时六边形的单元构造。在图16中，在接近[11-20]轴方向的2个沟槽7侧壁面形成了低沟道掺杂区域14，在接近与[11-20]轴方向相反的方向的2个沟槽7侧壁面形成了高沟道掺杂区域13。例如，针对图17的其他面(20、21)，设定低沟道掺杂区域14与高沟道掺杂区域13之间的值的有效受主浓度即可。
[0074]另外，如图18的俯视图所示，也可以是条状构造的单元构造。
[0075]这样，即使单元构造是矩形以外，也能够得到与单元构造是矩形的情况同样的效果O
[0076]另外，高沟道掺杂区域13、低沟道掺杂区域14不一定需要形成为与阱区域5相同的深度。
[0077]例如，如图19的剖面图所示，也可以形成为高沟道掺杂区域13、低沟道掺杂区域14的底面比阱区域5的底面浅。另外，如图20的剖面图所示，也可以形成为高沟道掺杂区域13、低沟道掺杂区域14的底面比阱区域5的底面深。
[0078]如图19、图20所示，通过使高沟道掺杂区域13、低沟道掺杂区域14伸缩，能够调整MOSFET的饱和电流密度、饱和电压。
[0079]另外，在本实施方式中，说明了沟槽栅型的MOSFET碳化硅半导体器件，但本发明不限于M0SFET，例如，如图21的剖面示意图所示，即使是在碳化硅半导体基板I的第2主面侧注入P型的杂质而形成了背面杂质区域28的IGBT、或者是使碳化硅半导体基板I成为P型的IGBT，也起到与MOSFET的情况同样的效果。
[0080]这样，通过应用本发明，能够实现具有如下栅极特性的沟槽栅型SiC-1GBT:动作稳定，OFF时的泄漏电流低，另外，开关损失低，高噪声可靠性。另外，能够防止向特定的沟槽7侧面的沟道面的电流集中，能够实现低ON电阻化。
[0081]另外，在本实施方式中，作为η型的杂质，使用氮、磷等即可，作为P型的杂质，使用铝、硼等即可。
[0082]实施方式2.
[0083]说明作为本发明的实施方式2中的碳化硅半导体器件的沟槽栅型MOSFET的结构。图22是示出作为本发明的实施方式2中的碳化硅半导体器件的沟槽栅型MOSFET的剖面示意图。
[0084]在本实施方式的半导体器件中，在实施方式I的碳化硅半导体器件的阱区域5中形成了 P型杂质浓度比阱区域5更高的高浓度阱区域26。其他部分与在实施方式I中说明了的内容相同，所以省略详细的说明。
[0085]在图22中，使图的左右方向的并非是高浓度阱区域26的阱区域5在相向的沟槽7侧壁成为相同程度的宽度。此处，为了确保碳化硅半导体器件的OFF时的耐压，需要使阱区域5的P型杂质浓度成为IX 11Vcm3?5X10 1Vcm3程度的高浓度。因此，通过在阱区域5内设置高浓度阱区域26，不依赖于高沟道掺杂区域13、低沟道掺杂区域14、阱区域5的杂质浓度而确保OFF时的耐压，能够更有效地控制阈值电压以及漏极电流。
[0086]这样，根据作为本实施方式的碳化硅半导体器件的沟槽栅型M0SFET，能够与碳化硅半导体器件的OFF时的耐压独立地调整阱区域5的费米能级，所以能够在确保OFF时的耐压的同时，在更宽范围内控制阈值电压。
[0087]实施方式3.
[0088]说明作为本发明的实施方式3中的碳化硅半导体器件的沟槽栅型MOSFET的结构。图23是示出作为本发明的实施方式3中的碳化硅半导体器件的沟槽栅型MOSFET的剖面示意图。
[0089]在本实施方式的半导体器件中，在实施方式I的碳化硅半导体器件的沟槽7的底部形成了 P型的沟槽底面保护阱区域22。其他部分与在 实施方式I中说明了的内容相同，所以省略详细的说明。
[0090]这样，通过在沟槽7的底部形成P型的沟槽底面保护阱区域22，能够抑制向沟槽7底部的栅绝缘膜8施加高电压。
[0091]另外，如图24的剖面示意图所示，也可以使沟槽7的底部的沟槽底面保护阱区域22的从剖面横方向的沟槽7的侧壁面起的突出距离在具有OFF角Θ的(11-20)面侧和具有OFF角Θ的(-1-120)面侧不同，并增大(11-20)面侧的突出距离。
[0092]如本发明那样，如果针对沟槽7每个侧面，晶体管特性不同，则针对每个沟道面，穿通破坏电压不同。
[0093]因此，根据沟道面来决定沟槽底面保护阱区域14的从沟槽7侧面起的突出距离，以使特别是在与被认为穿通破坏电压最低的(-1-120)面最接近的面中增大突出距离，从而能够抑制向沟槽7底部的栅绝缘膜8施加高电压，能够防止发生穿通破坏。
[0094]此处，使沟槽底面保护阱区域22的第2导电类型杂质浓度成为I X 11Vcm3?5 X 11Vcm3程度即可。
[0095]另外，在形成沟槽7之后使用沟槽7形成用掩模来离子注入第2导电类型杂质，从而能够形成沟槽底面保护阱区域22。为了形成图24的构造，例如，使第2导电类型杂质离子注入稍微倾斜地进行即可。
[0096]另外，在沟槽底面保护阱区域22用的离子注入时，通过沟槽7内部的注入离子的反射等效果，有时未意图的受主被注入到沟槽7侧面。为了去除沟槽7侧面的未意图的受主，也可以在该离子注入工序之后进行沟槽7侧面的牺牲氧化和之后的氧化膜去除，或者在包含氢、氯的气氛下进行热蚀刻。
[0097]这样，通过本实施方式的沟槽栅型MOSFET构造，能够增大沟槽底面保护阱区域14的从沟槽7侧壁起的突出距离，能够更有效地抑制穿通破坏，该沟槽底面保护阱区域14形成在倾斜而最接近被认为穿通破坏电压最低的(-1-120)面的沟槽7侧面的下部。
[0098]另外，在实施方式I?3中，将第I导电类型设为η型、将第2导电类型设为P型进行了说明，但不限于此，即使将第I导电类型设为P型、将第2导电类型设为η型，也起到同样的效果。
[0099]另外，在实施方式I?3中说明了的MOSFET中，栅绝缘膜不一定需要是S12等氧化膜，也可以是氧化膜以外的绝缘膜、或者氧化膜以外的绝缘膜和氧化膜的组合。
【主权项】
1.一种碳化硅半导体器件，其特征在于，具备: 由碳化硅构成的第I导电类型的漂移区域，形成在具有OFF角的碳化硅半导体基板的第I主面上； 由碳化硅构成的第2导电类型的阱区域，形成在所述漂移区域的表面上； 由碳化硅构成的第I导电类型的源区域，选择性地形成在所述阱区域的表层部； 沟槽，从所述源区域的表面贯通所述阱区域而到达所述漂移区域； 栅电极，隔着栅绝缘膜而形成在所述沟槽的内部； 源电极，与所述阱区域及所述源区域连接； 漏电极，与碳化硅半导体基板相接地形成在所述碳化硅半导体基板的作为第I主面的相反侧的面的第2主面；以及 第2导电类型的高浓度阱区域，形成在所述阱区域内，所述第2导电类型的高浓度阱区域的杂质浓度比所述阱区域的杂质浓度大， 在所述沟槽的第I侧壁面侧的所述阱区域形成有低沟道掺杂区域，在所述沟槽的第2侧壁面侧的所述阱区域形成有有效受主浓度比所述低沟道掺杂区域低的高沟道掺杂区域。2.根据权利要求1所述的碳化硅半导体器件，其特征在于， 从所述第I侧壁面至所述阱区域为止的所述低沟道掺杂区域的宽度和从所述第2侧壁面至所述阱区域为止的所述高沟道掺杂区域的宽度相同。3.根据权利要求2所述的碳化硅半导体器件，其特征在于， 所述第I主面具有从(0001)面向[11-20]轴方向倾斜的OFF角， 所述第I侧壁面是与(11-20)面接近的面， 所述第2侧壁面是与(-1-120)面接近的面。4.根据权利要求1至3中任一项所述的碳化硅半导体器件，其特征在于， 所述OFF角为1°以上且10°以下。5.根据权利要求1至3中任一项所述的碳化硅半导体器件，其特征在于， 所述阱区域的第2导电类型杂质浓度为I X 1lfVcm3以上且5X10 18/cm3以下。6.根据权利要求1至3中任一项所述的碳化硅半导体器件，其特征在于， 在从所述沟槽侧壁起的距离比所述低沟道掺杂区域或者所述高沟道掺杂区域从所述沟槽侧壁起的距离大的所述阱区域的内侧，设置有第2导电类型杂质浓度比所述阱区域高的第2导电类型的高浓度阱区域。7.根据权利要求1至3中任一项所述的碳化硅半导体器件，其特征在于， 在所述沟槽的底部的所述漂移区域内具备沟槽底面保护阱区域。8.根据权利要求7所述的碳化硅半导体器件，其特征在于， 所述沟槽底面保护阱区域从所述沟槽侧壁起的突出距离在所述第I侧壁面侧比在所述第2侧壁面大。9.一种碳化硅半导体器件的制造方法，其特征在于，具备: 在具有OFF角的碳化硅半导体基板的第I主面上形成由碳化硅构成的第I导电类型的漂移区域的工序； 在所述漂移区域的表面上形成由碳化硅构成的第2导电类型的阱区域的工序； 在所述阱区域的表层部选择性地形成由碳化硅构成的第I导电类型的源区域的工序； 形成从所述源区域的表面贯通所述阱区域而到达所述漂移区域的沟槽的工序； 在所述沟槽的内部隔着栅绝缘膜而形成栅电极的工序； 形成与所述阱区域及所述源区域相接的源电极的工序； 在所述碳化硅半导体基板的作为第I主面的相反侧的面的第2主面形成漏电极的工序; 在所述阱区域内的所述沟槽的第I侧壁面侧形成低沟道掺杂区域的工序；以及在所述阱区域内的所述沟槽的第2侧壁面侧形成有效受主浓度比所述低沟道掺杂区域低的高沟道掺杂区域的工序。10.根据权利要求9所述的碳化硅半导体器件的制造方法，其特征在于， 在形成所述低沟道掺杂区域或者所述高沟道掺杂区域之后形成所述沟槽。11.根据权利要求9所述的碳化硅半导体器件的制造方法，其特征在于， 在进行蚀刻而形成条状的第I沟槽之后，从与所述第I沟槽的条方向正交的方向倾斜地进行离子注入，从而形成所述低沟道掺杂区域或者所述高沟道掺杂区域，之后，形成完全覆盖所述第I沟槽的掩模而对与所述第I沟槽正交的第2沟槽进行蚀刻。12.根据权利要求9所述的碳化硅半导体器件的制造方法，其特征在于， 还具备在所述沟槽的底面形成第2导电类型的沟槽底面保护阱区域的工序，在所述沟槽底面保护阱区域中，在形成所述沟槽之后，向第I侧壁面侧倾斜离子注入的离子的角度而注入。
【专利摘要】提供一种碳化硅半导体器件，能够降低碳化硅基板的OFF角对半导体器件的特性造成的影响，并实现动作稳定性的提高和低电阻化。在具有OFF角的碳化硅半导体基板中形成了的沟槽栅型碳化硅MOSFET半导体器件中，在阱区域中的所述沟槽的第1侧壁面侧设置低沟道掺杂区域，在阱区域中的所述沟槽的第2侧壁面侧设置有效受主浓度比所述低沟道掺杂区域低的高沟道掺杂区域。
【IPC分类】H01L29/739, H01L29/12, H01L21/28, H01L29/78, H01L21/336
【公开号】CN104885227
【申请号】CN201380068204
【发明人】福井裕, 香川泰宏, 田中梨菜, 阿部雄次, 今泉昌之
【申请人】三菱电机株式会社
【公开日】2015年9月2日
【申请日】2013年12月19日
【公告号】DE112013006262T5, US20150333126, WO2014103257A1
【技术领域】
[0001]本发明涉及碳化硅半导体器件，特别涉及被用作电力用半导体器件的沟槽栅型碳化硅半导体器件及其制造方法。
【背景技术】
[0002]在电力电子技术设备中，为了对用于驱动电气马达等负载的电力供给的执行/停止进行切换，使用了娃IGBT (Insulated Gate Bipolar Transistor:绝缘栅双极晶体管)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属氧化物半导体场效应晶体管)等开关元件。特别地，近年来，作为下一代的高耐压/低损失的开关器件，使用了碳化硅(SiC)的MOSFET受到了关注。
[0003]在被用作电力用半导体器件的情况下，使用纵型MOSFET (verticle M0SFET)构造的情形较多。在纵型MOSFET中，根据其栅极构造，有平面型、沟槽型(沟槽栅型)等。
[0004]已知如果沟槽栅型SiC -MOSFET形成于具有4° OFF等OFF角的基板，则ON电流、阈值电压根据所形成的沟槽侧壁面而变化(例如专利文献I)。
[0005]专利文献1:日本特开2011-100967号公报
【发明内容】
[0006]根据专利文献1，在由具有OFF角的4H_SiC单晶体半导体基板构成的沟槽栅型SiC-MOSFET中，依赖于OFF角而针对晶体表面不同的每个沟槽侧壁面在漏极电流和阈值电压中产生偏差。即，在具有OFF角的基板上形成的沟槽栅型SiC-MOSFET中，针对每个沟槽侧壁面，MOSFET成为不同的ON状态，所以存在如下情况:动态特性变得不稳定，或者产生向特定的沟槽侧壁面的沟道面的电流集中。
[0007]本发明是为了解决上述那样的课题而完成的，其目的在于提供一种沟槽栅型的纵型碳化硅半导体器件及其制造方法，能够降低沟槽侧壁面的晶体表面所致的漏极电流和阈值电压的偏差。
[0008]本发明的碳化硅半导体器件具备:由碳化硅构成的第I导电类型的漂移区域，形成在具有OFF角的碳化硅半导体基板的第I主面上；由碳化硅构成的第2导电类型的阱区域，形成在所述漂移区域的表面上；由碳化硅构成的第I导电类型的源区域，选择性地形成在所述阱区域的表层部；沟槽，从所述源区域的表面贯通所述阱区域而到达所述漂移区域；栅电极，隔着栅绝缘膜而形成在所述沟槽的内部；源电极，与所述阱区域及所述源区域连接；漏电极，与碳化硅半导体基板相接地形成在所述碳化硅半导体基板的作为第I主面的相反侧的面的第2主面；以及第2导电类型的高浓度阱区域，形成在所述阱区域内，所述第2导电类型的高浓度阱区域的杂质浓度比所述阱区域的杂质浓度大，在所述沟槽的第I侧壁面侧的所述阱区域形成有低沟道掺杂区域，在所述沟槽的第2侧壁面侧的所述阱区域形成有有效受主浓度比所述低沟道掺杂区域低的高沟道掺杂区域。
[0009]另外，本发明的碳化硅半导体器件的制造方法具备:在具有OFF角的碳化硅半导体基板的第I主面上形成由碳化硅构成的第I导电类型的漂移区域的工序；在所述漂移区域的表面上形成由碳化硅构成的第2导电类型的阱区域的工序；在所述阱区域的表层部选择性地形成由碳化硅构成的第I导电类型的源区域的工序；形成从所述源区域的表面贯通所述阱区域而到达所述漂移区域的沟槽的工序；在所述沟槽的内部隔着栅绝缘膜而形成栅电极的工序；形成与所述阱区域及所述源区域相接的源电极的工序；在所述碳化硅半导体基板的作为第I主面的相反侧的面的第2主面形成漏电极的工序；在所述阱区域内，在所述沟槽的第I侧壁面侧形成低沟道掺杂区域的工序；以及在所述阱区域内，在所述沟槽的第2侧壁面侧形成有效受主浓度比所述低沟道掺杂区域低的高沟道掺杂区域的工序。
[0010]根据本发明，能够针对沟槽的每个侧壁面调整ON状态，所以能够防止向在特定的沟槽的侧壁面中形成的场效应晶体管的沟道面的电流集中，能够得到更低电阻的沟槽栅型碳化硅半导体器件、或者动作更稳定的可靠性高的碳化硅半导体器件。
【附图说明】
[0011]图1是示意地示出本发明的实施方式I中的碳化硅半导体器件的剖面图。
[0012]图2是示意地示出本发明的实施方式I中的碳化硅半导体器件的俯视图。
[0013]图3是用于说明本发明的实施方式I中的碳化硅半导体器件的沟槽的晶体表面的关系的尚J面不意图。
[0014]图4是关于本发明的实施方式I的碳化硅半导体器件，说明在沟槽侧壁形成了的MOSFET的阈值电压的阱区域的受主浓度依赖性的图。
[0015]图5是关于本发明的实施方式I的碳化硅半导体器件，说明在沟槽侧壁形成了的MOSFET的漏极电流密度的阱区域的受主浓度依赖性的图。
[0016]图6是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的剖面示意图。
[0017]图7是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的剖面示意图。
[0018]图8是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的剖面示意图。
[0019]图9是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的剖面示意图。
[0020]图10是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的剖面示意图。
[0021]图11是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的一种方式的剖面示意图。
[0022]图12是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的一种方式的剖面示意图。
[0023]图13是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的一种方式的剖面示意图。
[0024]图14是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的一种方式的剖面示意图。
[0025]图15是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的一种方式的剖面示意图。
[0026]图16是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的俯视图。
[0027]图17是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的俯视图。
[0028]图18是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的俯视图。
[0029]图19是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的俯视图。
[0030]图20是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的剖面图。
[0031]图21是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的剖面图。
[0032]图22是示意地示出本发明的实施方式2中的碳化硅半导体器件的一种方式的剖面图。
[0033]图23是示意地示出本发明的实施方式3中的碳化硅半导体器件的一种方式的剖面图。
[0034]图24是示意地示出本发明的实施方式3中的碳化硅半导体器件的一种方式的剖面图。
[0035](符号说明)
[0036]1:碳化硅半导体基板；3:外延层；4:漂移区域；5:讲区域；6:源区域；7:沟槽；8:栅绝缘膜；9:栅电极；10:层间绝缘膜；11:源电极；12:漏电极；13:高沟道掺杂区域；14:低沟道掺杂区域;18:第I侧壁面;19:第2侧壁面;22:沟槽底面保护阱区域;25:标记 ;26:高浓度讲区域；28:背面杂质区域；30?34:抗蚀剂掩模(resist mask)、掩模。
【具体实施方式】
[0037]实施方式1.
[0038]首先，说明本发明的实施方式I中的碳化硅半导体器件的结构。此处，将第I导电类型设为η型、将第2导电类型设为P型来进行说明。
[0039]图1是示意地示出本发明的实施方式I中的碳化硅半导体器件的剖面图。另外，图2是示意地示出图1的碳化硅半导体器件的结构的俯视图。图1是图2的A-A虚线部的剖面图。图1、图2的碳化硅半导体器件是纵型的沟槽栅型MOSFET。
[0040]在图1中，碳化硅半导体基板I在表面具备第I主面2Α，并具有4Η的多型(polytype)，第I主面2A在[11-20]轴方向上相对(0001)面倾斜了 OFF角Θ，在碳化硅半导体基板I的第I主面2A上形成了由碳化硅构成的η型的漂移区域4。在漂移区域4的表面上形成了由碳化硅构成的P型的阱区域5。在阱区域5的表层部选择性地形成了 η型的源区域6。
[0041]形成了从源区域6的表面贯通阱区域5而到达漂移区域4的沟槽7。在沟槽7的内部，隔着栅绝缘膜8而以埋入到沟槽7的方式形成了栅电极9。另外，以覆盖栅绝缘膜8以及栅电极9的方式形成了层间绝缘膜10，以使在去除了层间绝缘膜10的一部分的位置与源区域6及阱区域5接触的方式形成了源电极11。另外，以与作为碳化硅半导体基板I的第I主面2A的相反的面的第2主面2B相接的方式，形成了漏电极12。
[0042]在从沟槽7的第I侧壁面18起预定的距离d的范围的阱区域5内形成了低沟道掺杂区域14，在从沟槽7的第2侧壁面19起预定的距离d的范围的阱区域5内形成了高沟道掺杂区域13。此处，第I侧壁面18和第2侧壁面是在沟槽7内隔着栅电极9而相向的面。在高沟道掺杂区域13和低沟道掺杂区域14中，高沟道掺杂区域13的有效受主浓度比低沟道掺杂区域14的有效受主浓度低。此处，高沟道掺杂区域13和低沟道掺杂区域14的有效受主浓度是指，从各区域的受主浓度减去施主浓度而得到的值，如果高沟道掺杂区域13、低沟道掺杂区域14为P型，则取正的值，如果高沟道掺杂区域13、低沟道掺杂区域14为η型，则取负的值。
[0043]另外，在图1中，纸面的上侧是附加了 OFF角Θ的
[0001]方向，纸面的右侧是附加了 OFF角Θ的[11-20]方向。
[0044]另外，在图2中，在俯视时格子状地形成了的沟槽7的内部隔着栅绝缘膜8而形成了栅电极9。
[0045]在图2中，纸面的上侧是[-1100]方向，纸面的右侧是附加了 OFF角Θ的[11-20]方向。
[0046]此处，关于沟槽7的第I侧壁面18和第2侧壁面19，使用图3来说明晶体表面的关系。图3是用于说明本发明的实施方式I中的沟槽的晶体表面的关系的剖面示意图。
[0047]在图3中，纸面的上侧是
[0001]方向，纸面的右侧是[11-20]方向，面16是准确的(0001)面，面17是具有OFF角Θ的(0001)面，角度15是OFF角Θ。
[0048]本实施方式的碳化硅半导体基板I在表面具备在[11-20]方向上相对(0001)面倾斜了 OFF角Θ的第I主面2Α，所以在本实施方式的沟槽栅型MOSFET的沟槽7中，第I主面2Α对应于图3的面17，第I侧壁面18和第2侧壁面19分别对应于图3的面18和面19。
[0049]根据这样的关系，本实施方式的沟槽栅型MOSFET的沟槽7的第I侧壁面18和第2侧壁面19分别成为具有OFF角Θ的(11-20)面和具有OFF角Θ的(-1-120)面。
[0050]在图2中，对于与第I侧壁面18和第2侧壁面19正交的(1-100)面以及(-1100)面的沟槽I侧壁面，沟槽7侧壁侧的阱区域5的有效受主浓度设定为高沟道掺杂区域13与低沟道掺杂区域14之间的值。
[0051]接下来，详细说明作为本发明的该实施方式的碳化硅半导体器件的沟槽栅型MOSFET的动作。
[0052]图4是针对将沟槽7的深度设为1.2 μ m、将栅绝缘膜8设为厚度50nm的S12、将阱区域5的深度设为0.9 μπκ将阱区域5的受主浓度设为IX 1017/cm3、3X 1017/cm3、4X 117/cm3、5X 1017/cm3、lX 11Vcm3这5种的情况下的阱区域5的受主浓度与阈值电压的关系，进行器件仿真而得到的结果。
[0053]另外，图5是关于图4的组合的沟槽栅型M0SFET，针对与阱区域5的受主浓度相对的栅极电压是15V时的漏极电流密度进行器件仿真而得到的结果。
[0054]如图4所示，随着成为反转沟道层的阱区域5的受主浓度增大，阈值电压上升。此时，阈值电压在0.65?1V的范围内变化。
[0055]另外，如图5所示，随着成为反转沟道层的阱区域5的受主浓度增大，漏极电流密度在32?68A/cm2的范围内变化。
[0056]可以说明为这些结果是通过改变成为反转沟道层的阱区域5的受主浓度，从而在MOSFET的ON时在沟槽7侧壁面的阱区域5内形成的导电性沟道区域附近的费米能级(fermi level)发生了变化的结果。
[0057]这样，图4以及图5的结果表示通过调整沟槽7侧壁面附近的阱区域5的受主浓度，能够调整沟槽7侧壁面的ON状态。
[0058]在专利文献I中记载了根据沟槽的面而阈值电压变动，通过将专利文献I的记载内容和图4及图5的结果结合起来考虑，能够对在各沟槽7侧壁面形成的场效应晶体管的阈值电压进行均衡化。在阱区域5的受主浓度是恒定的值时场效应晶体管的阈值电压变高的沟槽7侧壁面，降低沟槽7侧壁面附近的阱区域5的受主浓度，即形成高沟道掺杂区域13，在阱区域5的受主浓度是恒定的值时场效应晶体管的阈值电压变低的沟槽侧壁面，增大沟槽7侧壁面附近的阱区域5的受主浓度，即形成低沟道掺杂区域14。由此，能够在沟槽的各内壁面形成阈值电压一致的沟槽栅型MOSFET。
[0059]接下来，使用图6?图11来说明作为本发明的该实施方式的碳化硅半导体器件的沟槽栅型MOSFET的制造方法。
[0060]首先，在表面具备在[11-20]轴方向上相对(0001)面倾斜了 OFF角Θ的面的、具有4H的多型的η型的碳化硅半导体基板I上，外延生长η型且电阻比较高的碳化硅的外延层3。接下来，通过反应性离子蚀刻法(RIE法:Reactive 1n Etching)来形成未图示的对准用标记。之后，以该对准用标记为基准，通过离子注入而在外延层3表面形成P型的阱区域5、低电阻η型的源区域6以及未图示的低电阻P型阱接触区域。未形成阱区域5等的外延层3成为漂移区域4。其结果，形成图6中示出其剖面图的构造。此时，源区域6通过I X 11Vcm3以上的施主杂质浓度形成即可，讲区域5通过I X 10 16/cm3?I X 10 1Vcm3程度的受主杂质浓度形成即可，阱接触区域通过IX 102°/cm3以上的受主杂质浓度形成即可。
[0061]接下来，如图7所示，在预定的部位形成抗蚀剂掩模30，通过离子注入来形成低沟道掺杂区域14。低沟道掺杂区域14既可以通过离子注入施主型杂质来形成，也可以通过注入受主型杂质来形成。另外，也可以在形成阱区域5之前形成。在离子注入后，去除抗蚀剂掩模30。
[0062]接下来，如图8所示，在预定的部位形成抗蚀剂掩模31，通过离子注入来形成高沟道 掺杂区域13。高沟道掺杂区域13也是既可以通过离子注入施主型杂质来形成，也可以通过注入受主型杂质来形成。另外，也可以调换阱区域5的形成和低沟道掺杂区域14的形成的形成顺序。在离子注入之后，去除抗蚀剂掩模31。
[0063]这样，形成图9中示出其剖面示意图的构造。
[0064]接下来，如图10的剖面示意图所示，形成沟槽8形成用的其他抗蚀剂掩模32。在形成抗蚀剂掩模32之后，通过RIE法来形成比阱区域5更深且达到至漂移区域4的沟槽7。接下来，如图11所示，去除抗蚀剂掩模32。接下来，进行1500?2200°C的温度范围、0.5?60分钟的范围的活性化退火。接下来，在沟槽7内部依次形成厚度50nm程度的由5102构成的栅绝缘膜8、由掺杂多晶硅材料构成的栅电极9。另外，在P型阱接触的上部形成源电极11，另外，在基板I的背面形成漏电极12，从而能够制作作为具有图1所示那样的单元构造的碳化硅半导体器件的沟槽栅型MOSFET。此处，P型阱接触是阱区域5的一部分，阱区域5与源电极11连接。
[0065]另外，高沟道掺杂区域13以及低沟道掺杂区域14的形成也可以在沟槽7的蚀刻之后进行。即，在图6的工序之后，形成俯视时如图12所示那样具有条状的图案的抗蚀剂掩模33。接下来，使用抗蚀剂掩模33来条状地蚀刻沟槽7。接下来，如图13的剖面示意图所示，从与条状的沟槽7的条方向正交的方向的侧方进行倾斜离子注入，从而分别形成高沟道掺杂区域13、低沟道掺杂区域14。此时，与沟槽7的形成同时地，在标记形成区域24形成标记25。
[0066]在形成了具有高沟道掺杂区域13、低沟道掺杂区域14的沟槽7之后，如图14所示，通过掩模34埋入保护之前形成了的条状的沟槽7。此时，在俯视时如图15所示，掩模34形成为使与之前形成了的沟槽7正交的沟槽7a部开口。此处，图14是沿着图15的B-B线的剖面图，图13是沿着图15的A-A线的剖面图。
[0067]在形成掩模34时，以之前形成了的标记25为基准而形成掩模34，从而能够高精度地形成格子状的沟槽7、7a，能够防止格子点中的碳化硅的过蚀刻。
[0068]另外，之后，还能够通过倾斜离子注入法使(1-100)面以及(-1100)面的沟槽7侧壁面也成为与阱区域5不同的沟道浓度。
[0069]另外，在本实施方式中，将碳化硅半导体基板I的第I主面2A设为具有向[11-20]轴方向倾斜的OFF角Θ的(0001)面，但即使在将第I主面2A设为具有向[11-20]轴方向倾斜的OFF角Θ的(000-1)面的情况下，通过制作具备同样的单元构造的沟槽栅型M0SFET，也能够抑制沟槽7侧壁面的晶体表面所引起的漏极电流和阈值电压的偏差。
[0070]具体而言，在俯视时矩形的单元构造的沟槽栅型MOSFET的格子状地形成了的沟槽7侧壁的各4面中，针对倾斜而最接近具有向[11-20]轴方向倾斜的OFF角Θ的(11-20)面的沟槽7的侧壁面，形成低沟道掺杂区域14，针对倾斜而最接近作为相向面的具有向[11-20]轴方向倾斜的OFF角Θ的(-1-120)面的沟槽7的侧壁面，形成高沟道掺杂区域13即可。
[0071 ] 另外，在本发明中，为便于说明，沟槽7设为与碳化硅半导体基板I的第I主面2A、即外延层3的表面垂直地形成，但即使在沟槽7的侧壁面相对第I主面2A具有某种程度的锥形角的沟槽栅型SiC-MOSFET中，也起到与沟槽7的侧壁面是垂直的情况同样的效果。
[0072]关于OFF角，例如，对于1°以上且10°以下程度角度是有效的。关于超过30°的OFF角，本发明的要旨的影响降低，所以OFF最大设为30°。
[0073]另外，在本实施方式中，使用在俯视时正方形等矩形的单元构造的沟槽栅型MOSFET进行了说明，但单元构造不限于此，如图16、图17的俯视图所示，也可以是在俯视时六边形的单元构造。在图16中，在接近[11-20]轴方向的2个沟槽7侧壁面形成了低沟道掺杂区域14，在接近与[11-20]轴方向相反的方向的2个沟槽7侧壁面形成了高沟道掺杂区域13。例如，针对图17的其他面(20、21)，设定低沟道掺杂区域14与高沟道掺杂区域13之间的值的有效受主浓度即可。
[0074]另外，如图18的俯视图所示，也可以是条状构造的单元构造。
[0075]这样，即使单元构造是矩形以外，也能够得到与单元构造是矩形的情况同样的效果O
[0076]另外，高沟道掺杂区域13、低沟道掺杂区域14不一定需要形成为与阱区域5相同的深度。
[0077]例如，如图19的剖面图所示，也可以形成为高沟道掺杂区域13、低沟道掺杂区域14的底面比阱区域5的底面浅。另外，如图20的剖面图所示，也可以形成为高沟道掺杂区域13、低沟道掺杂区域14的底面比阱区域5的底面深。
[0078]如图19、图20所示，通过使高沟道掺杂区域13、低沟道掺杂区域14伸缩，能够调整MOSFET的饱和电流密度、饱和电压。
[0079]另外，在本实施方式中，说明了沟槽栅型的MOSFET碳化硅半导体器件，但本发明不限于M0SFET，例如，如图21的剖面示意图所示，即使是在碳化硅半导体基板I的第2主面侧注入P型的杂质而形成了背面杂质区域28的IGBT、或者是使碳化硅半导体基板I成为P型的IGBT，也起到与MOSFET的情况同样的效果。
[0080]这样，通过应用本发明，能够实现具有如下栅极特性的沟槽栅型SiC-1GBT:动作稳定，OFF时的泄漏电流低，另外，开关损失低，高噪声可靠性。另外，能够防止向特定的沟槽7侧面的沟道面的电流集中，能够实现低ON电阻化。
[0081]另外，在本实施方式中，作为η型的杂质，使用氮、磷等即可，作为P型的杂质，使用铝、硼等即可。
[0082]实施方式2.
[0083]说明作为本发明的实施方式2中的碳化硅半导体器件的沟槽栅型MOSFET的结构。图22是示出作为本发明的实施方式2中的碳化硅半导体器件的沟槽栅型MOSFET的剖面示意图。
[0084]在本实施方式的半导体器件中，在实施方式I的碳化硅半导体器件的阱区域5中形成了 P型杂质浓度比阱区域5更高的高浓度阱区域26。其他部分与在实施方式I中说明了的内容相同，所以省略详细的说明。
[0085]在图22中，使图的左右方向的并非是高浓度阱区域26的阱区域5在相向的沟槽7侧壁成为相同程度的宽度。此处，为了确保碳化硅半导体器件的OFF时的耐压，需要使阱区域5的P型杂质浓度成为IX 11Vcm3?5X10 1Vcm3程度的高浓度。因此，通过在阱区域5内设置高浓度阱区域26，不依赖于高沟道掺杂区域13、低沟道掺杂区域14、阱区域5的杂质浓度而确保OFF时的耐压，能够更有效地控制阈值电压以及漏极电流。
[0086]这样，根据作为本实施方式的碳化硅半导体器件的沟槽栅型M0SFET，能够与碳化硅半导体器件的OFF时的耐压独立地调整阱区域5的费米能级，所以能够在确保OFF时的耐压的同时，在更宽范围内控制阈值电压。
[0087]实施方式3.
[0088]说明作为本发明的实施方式3中的碳化硅半导体器件的沟槽栅型MOSFET的结构。图23是示出作为本发明的实施方式3中的碳化硅半导体器件的沟槽栅型MOSFET的剖面示意图。
[0089]在本实施方式的半导体器件中，在实施方式I的碳化硅半导体器件的沟槽7的底部形成了 P型的沟槽底面保护阱区域22。其他部分与在 实施方式I中说明了的内容相同，所以省略详细的说明。
[0090]这样，通过在沟槽7的底部形成P型的沟槽底面保护阱区域22，能够抑制向沟槽7底部的栅绝缘膜8施加高电压。
[0091]另外，如图24的剖面示意图所示，也可以使沟槽7的底部的沟槽底面保护阱区域22的从剖面横方向的沟槽7的侧壁面起的突出距离在具有OFF角Θ的(11-20)面侧和具有OFF角Θ的(-1-120)面侧不同，并增大(11-20)面侧的突出距离。
[0092]如本发明那样，如果针对沟槽7每个侧面，晶体管特性不同，则针对每个沟道面，穿通破坏电压不同。
[0093]因此，根据沟道面来决定沟槽底面保护阱区域14的从沟槽7侧面起的突出距离，以使特别是在与被认为穿通破坏电压最低的(-1-120)面最接近的面中增大突出距离，从而能够抑制向沟槽7底部的栅绝缘膜8施加高电压，能够防止发生穿通破坏。
[0094]此处，使沟槽底面保护阱区域22的第2导电类型杂质浓度成为I X 11Vcm3?5 X 11Vcm3程度即可。
[0095]另外，在形成沟槽7之后使用沟槽7形成用掩模来离子注入第2导电类型杂质，从而能够形成沟槽底面保护阱区域22。为了形成图24的构造，例如，使第2导电类型杂质离子注入稍微倾斜地进行即可。
[0096]另外，在沟槽底面保护阱区域22用的离子注入时，通过沟槽7内部的注入离子的反射等效果，有时未意图的受主被注入到沟槽7侧面。为了去除沟槽7侧面的未意图的受主，也可以在该离子注入工序之后进行沟槽7侧面的牺牲氧化和之后的氧化膜去除，或者在包含氢、氯的气氛下进行热蚀刻。
[0097]这样，通过本实施方式的沟槽栅型MOSFET构造，能够增大沟槽底面保护阱区域14的从沟槽7侧壁起的突出距离，能够更有效地抑制穿通破坏，该沟槽底面保护阱区域14形成在倾斜而最接近被认为穿通破坏电压最低的(-1-120)面的沟槽7侧面的下部。
[0098]另外，在实施方式I?3中，将第I导电类型设为η型、将第2导电类型设为P型进行了说明，但不限于此，即使将第I导电类型设为P型、将第2导电类型设为η型，也起到同样的效果。
[0099]另外，在实施方式I?3中说明了的MOSFET中，栅绝缘膜不一定需要是S12等氧化膜，也可以是氧化膜以外的绝缘膜、或者氧化膜以外的绝缘膜和氧化膜的组合。
【主权项】
1.一种碳化硅半导体器件，其特征在于，具备: 由碳化硅构成的第I导电类型的漂移区域，形成在具有OFF角的碳化硅半导体基板的第I主面上； 由碳化硅构成的第2导电类型的阱区域，形成在所述漂移区域的表面上； 由碳化硅构成的第I导电类型的源区域，选择性地形成在所述阱区域的表层部； 沟槽，从所述源区域的表面贯通所述阱区域而到达所述漂移区域； 栅电极，隔着栅绝缘膜而形成在所述沟槽的内部； 源电极，与所述阱区域及所述源区域连接； 漏电极，与碳化硅半导体基板相接地形成在所述碳化硅半导体基板的作为第I主面的相反侧的面的第2主面；以及 第2导电类型的高浓度阱区域，形成在所述阱区域内，所述第2导电类型的高浓度阱区域的杂质浓度比所述阱区域的杂质浓度大， 在所述沟槽的第I侧壁面侧的所述阱区域形成有低沟道掺杂区域，在所述沟槽的第2侧壁面侧的所述阱区域形成有有效受主浓度比所述低沟道掺杂区域低的高沟道掺杂区域。2.根据权利要求1所述的碳化硅半导体器件，其特征在于， 从所述第I侧壁面至所述阱区域为止的所述低沟道掺杂区域的宽度和从所述第2侧壁面至所述阱区域为止的所述高沟道掺杂区域的宽度相同。3.根据权利要求2所述的碳化硅半导体器件，其特征在于， 所述第I主面具有从(0001)面向[11-20]轴方向倾斜的OFF角， 所述第I侧壁面是与(11-20)面接近的面， 所述第2侧壁面是与(-1-120)面接近的面。4.根据权利要求1至3中任一项所述的碳化硅半导体器件，其特征在于， 所述OFF角为1°以上且10°以下。5.根据权利要求1至3中任一项所述的碳化硅半导体器件，其特征在于， 所述阱区域的第2导电类型杂质浓度为I X 1lfVcm3以上且5X10 18/cm3以下。6.根据权利要求1至3中任一项所述的碳化硅半导体器件，其特征在于， 在从所述沟槽侧壁起的距离比所述低沟道掺杂区域或者所述高沟道掺杂区域从所述沟槽侧壁起的距离大的所述阱区域的内侧，设置有第2导电类型杂质浓度比所述阱区域高的第2导电类型的高浓度阱区域。7.根据权利要求1至3中任一项所述的碳化硅半导体器件，其特征在于， 在所述沟槽的底部的所述漂移区域内具备沟槽底面保护阱区域。8.根据权利要求7所述的碳化硅半导体器件，其特征在于， 所述沟槽底面保护阱区域从所述沟槽侧壁起的突出距离在所述第I侧壁面侧比在所述第2侧壁面大。9.一种碳化硅半导体器件的制造方法，其特征在于，具备: 在具有OFF角的碳化硅半导体基板的第I主面上形成由碳化硅构成的第I导电类型的漂移区域的工序； 在所述漂移区域的表面上形成由碳化硅构成的第2导电类型的阱区域的工序； 在所述阱区域的表层部选择性地形成由碳化硅构成的第I导电类型的源区域的工序； 形成从所述源区域的表面贯通所述阱区域而到达所述漂移区域的沟槽的工序； 在所述沟槽的内部隔着栅绝缘膜而形成栅电极的工序； 形成与所述阱区域及所述源区域相接的源电极的工序； 在所述碳化硅半导体基板的作为第I主面的相反侧的面的第2主面形成漏电极的工序; 在所述阱区域内的所述沟槽的第I侧壁面侧形成低沟道掺杂区域的工序；以及在所述阱区域内的所述沟槽的第2侧壁面侧形成有效受主浓度比所述低沟道掺杂区域低的高沟道掺杂区域的工序。10.根据权利要求9所述的碳化硅半导体器件的制造方法，其特征在于， 在形成所述低沟道掺杂区域或者所述高沟道掺杂区域之后形成所述沟槽。11.根据权利要求9所述的碳化硅半导体器件的制造方法，其特征在于， 在进行蚀刻而形成条状的第I沟槽之后，从与所述第I沟槽的条方向正交的方向倾斜地进行离子注入，从而形成所述低沟道掺杂区域或者所述高沟道掺杂区域，之后，形成完全覆盖所述第I沟槽的掩模而对与所述第I沟槽正交的第2沟槽进行蚀刻。12.根据权利要求9所述的碳化硅半导体器件的制造方法，其特征在于， 还具备在所述沟槽的底面形成第2导电类型的沟槽底面保护阱区域的工序，在所述沟槽底面保护阱区域中，在形成所述沟槽之后，向第I侧壁面侧倾斜离子注入的离子的角度而注入。
【专利摘要】提供一种碳化硅半导体器件，能够降低碳化硅基板的OFF角对半导体器件的特性造成的影响，并实现动作稳定性的提高和低电阻化。在具有OFF角的碳化硅半导体基板中形成了的沟槽栅型碳化硅MOSFET半导体器件中，在阱区域中的所述沟槽的第1侧壁面侧设置低沟道掺杂区域，在阱区域中的所述沟槽的第2侧壁面侧设置有效受主浓度比所述低沟道掺杂区域低的高沟道掺杂区域。
【IPC分类】H01L29/739, H01L29/12, H01L21/28, H01L29/78, H01L21/336
【公开号】CN104885227
【申请号】CN201380068204
【发明人】福井裕, 香川泰宏, 田中梨菜, 阿部雄次, 今泉昌之
【申请人】三菱电机株式会社
【公开日】2015年9月2日
【申请日】2013年12月19日
【公告号】DE112013006262T5, US20150333126, WO2014103257A1
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