具有锗或iii-v族有源层的深环栅极半导体器件的制作方法
具有锗或iii-v族有源层的深环栅极半导体器件的制作方法
【技术领域】
[0001]本发明的实施例涉及半导体器件领域，并且具体而言，涉及具有锗或II1-V族有源层的深环栅极半导体器件。
【背景技术】
[0002]在过去几十年里，集成电路中特征的按比例缩放一直是日益增长的半导体行业的驱动力。按比例缩放到越来越小的特征实现了半导体芯片的有限面积上功能单元的增加的密度。例如，缩小晶体管尺寸允许在芯片上并入增加数目个存储器器件，导致制造具有更大能力的产品。然而，对越来越大能力的驱动并非没有问题。优化每一个器件的性能的必要性变得越来越重要。
[0003]在集成电路器件的制造中，多栅极晶体管(诸如，三栅极晶体管)已随着器件尺寸继续按比例减小而变得更为普遍。在常规工艺中，三栅极晶体管通常制造在体硅衬底或绝缘体上硅衬底上。在一些情况下，体硅衬底由于其较低成本并且因为其实现较不复杂的三栅极制造工艺而是优选的。在其它情况下，绝缘体上硅衬底由于其可提供减少的泄漏而是优选的。
[0004]在体硅衬底上，当将金属栅极电极的底部与晶体管本体的底部处的源极延伸尖端和漏极延伸尖端(即，“鳍”)对准时，三栅极晶体管的制造工艺常常遇到问题。当三栅极晶体管形成在体衬底上时，需要适当的对准以实现最佳栅极控制并且减少短沟道效应。例如，如果源极延伸尖端和漏极延伸尖端比金属栅极电极深，则可能出现晶体管穿通。替代地，如果金属栅极电极比源极延伸尖端和漏极延伸尖端深，则结果可能是不想要的栅极电容寄生现象。
[0005]已尝试许多不同技术来减少晶体管的结泄漏。然而，在结泄漏抑制领域中仍需要显著改进。
【附图说明】
[0006]图1示出了具有用于泄漏抑制的底部栅极隔离(BGI)结构的基于锗的半导体器件的横截面视图。
[0007]图2示出了根据本发明的实施例的具有带深环栅极结构的锗有源层的半导体器件的横截面视图。
[0008]图3A示出了根据本发明的实施例的具有锗有源层和深环栅极结构的非平面半导体器件的示意性自顶向下视图。
[0009]图3B示出了根据本发明的实施例的图3A的非平面半导体器件的示意性横截面视图。
[0010]图4示出了根据本发明的实施例的具有锗有源层和深环栅极结构的鳍式场效应晶体管类型半导体器件的成角度的视图。
[0011]图5A示出了根据本发明的实施例的基于纳米线的半导体结构的三维横截面视图。
[0012]图5B示出了根据本发明的实施例的图5A的基于纳米线的半导体结构如沿a-a’轴获取的横截面沟道视图。
[0013]图5C示出了根据本发明的实施例的图5A的基于纳米线的半导体结构如沿b-b’轴获取的横截面间隔体视图。
[0014]图6包括根据本发明的实施例的沿基于锗的器件的沟道区获取的横截面视图的隧道电子显微镜(TEM)图像以及相对应的饱和电流(Idsat)随与基于锗的器件中的层相对应的栅极电压(Vg)变化的绘图。
[0015]图7示出了根据本发明的一个实施方式的计算器件。
【具体实施方式】
[0016]描述了具有锗或II1-V族有源层的深环栅极半导体器件。在以下描述中，阐述许多具体细节(诸如，具体集成和材料域)以便提供对本发明的实施例的透彻理解。对于本领域技术人员将显而易见的是，本发明的实施例可以在没有这些具体细节的情况下得以实施。在其它情况下，未详细描述公知的特征(诸如，集成电路设计版图(layout))，以便不会不必要地使本发明的实施例模糊不清。此外，应当理解的是，图中所示的各个实施例是示例性表示并且未必按比例绘制。
[0017]本文中所述的一个或多个实施例将如下器件作为目标，该器件具有远低于该器件的源极区和漏极区的深度的延伸到有源区或叠置体中的栅极叠置体。虽然在结构上不同，但所产生的提供泄漏抑制的能力可描述为类似于欧米茄场效应晶体管类型器件。本文中所述的深环栅极器件可特别适于具有纳米线或纳米带沟道的基于锗或II1-V材料的场效应晶体管(FET)。下文所述的一个或多个实施例针对减少锗或II1-V材料有源层器件中的寄生泄漏的方法和所产生的结构。例如，一个或多个实施例对改善纳米线或环栅极器件中的性能可能特别有效。
[0018]我们已通过使用底部栅极隔离(BGI)结构来试图抑制具有环绕式栅极的高迀移率器件中的泄漏。然而，在例如基于锗的纳米线或纳米带晶体管器件中使用BGI结构可能难以实现。例如，虽然BGI结构可能适于抑制泄漏，但该BGI结构的放置典型地需要深入地延伸到有源区材料层或叠置体中，其可能难以进行集成。这种BGI制造工艺还需要显著更复杂的工艺步骤并且可被证明是更昂贵。此外，在制造BGI结构、但未达到足以实现完全泄漏抑制的深度的情况下，在隔离区与基于锗的缓冲层之间形成的不良界面可能生成导致或促成寄生泄漏的显著表面状态。通常，不管如何生成，寄生泄漏都可妨碍晶体管性能，因为其可使该器件的截止状态泄漏劣化。最终，这种寄生泄漏可致使制造低泄漏的基于锗的半导体器件难以实现。
[0019]为例证本文中所述的概念，图1示出了具有用于泄漏抑制的底部栅极隔离(BGI)结构的基于锗的半导体器件的横截面视图。参考图1，半导体器件100包括经由用以管理Ge与Si之间的晶格失配的硅锗(SiGe)缓冲层106 (例如，Si30Ge7Jl )和107 (例如，Si 50Ge50层)生长在硅(Si)衬底104上方(例如，作为硅晶圆的一部分)的锗(Ge)沟道区102。然而，这些SiGe缓冲层106和107相当导电的，因为其允许在沟道区102下的区内(至少在SiGe缓冲层106和107内)的平行传导。该平行传导可导致器件100中的寄生泄漏，如由箭头108所描绘的，从源极区110到漏极区112。应当指出的是，图1还描绘了隔离区114和栅极电极叠置体116，诸如金属栅极116B和高_k栅极电介质116A的电极叠置体116。应当理解的是，这种泄漏即使在环绕式布置或纳米线布置的情况下(其中，包括设置在底部栅极绝缘体(BGI)结构120上的底部栅极电极叠置体116’)也可能发生。可以延伸BGI结构120，以提供泄漏抑制(由箭头108的X所指示)。然而，如上所述，这典型地需要BGI结构120深入地形成到叠置体106/107中，如图1中所示。
[0020]为解决上述问题，在实施例中，制造深环栅极结构代替BGI结构。例如，在一个实施例中，将栅极电极的底部部分形成为远低于器件的源极区和漏极区，以提供针对该器件的泄漏抑制。在具体的这种实施例中，使用深环栅极结构代替BGI结构减轻与制造BGI结构(诸如，上述那些BGI结构)相关联的复杂化(complicat1n)和可能缺点。在实施例中，通过使用深有源区蚀刻(诸如，深HSi蚀刻)来制造深环栅极结构。在一个这种实施例中，在制造方案中，深蚀刻在浅沟槽隔离(STI)制造时预先执行。在另一个这种实施例中，深蚀刻在制造方案中稍后(例如，在替代金属栅极(RMG)多晶硅去除后进行开槽)执行。
[0021]在实施例中，深环栅极结构的使用利用了 Ge层与SiGe层之间的电压阈值(Vt)差，以便抑制可能与使用深栅极结构相关联的任何栅极电容(Cgate)惩罚(penalty)。下文结合图6更详细地描述设计Vt以减少这种惩罚、同时仍对泄漏抑制有效的能力的例子。在其它实施例中，本文中详细描述的解决方案可容易应用到II1-V族材料系统，其中，可应用类似Vt设计以适应深栅极结构。
[0022]因此，可针对高迀移率材料器件制造深栅极结构。例如，图2示出了根据本发明的实施例的具有带深环栅极结构的锗有源层的半导体器件的横截面视图。
[0023]参考图2，半导体器件200包括经由用以管理Ge与Si之间的晶格失配的硅锗(SiGe)缓冲层206 (例如，Si3tlGeJl)和207 (例如，Si 5和50层)生长在硅(Si)衬底204上(例如，作为硅晶圆的一部分)的锗(Ge)沟道区202。然而，这些SiGe缓冲层206和207相当导电，因为其允许在沟道区202下的区内(至少在SiGe缓冲层206和207内)的平行传导。半导体器件200还可包括隔离区214和栅极电极叠置体216，诸如栅极216B和栅极电介质216A叠置体216。可形成环绕式布置或纳米线布置，其中，包括了底部栅极电极叠置体216’ (包括电介质层部分216A’和栅极电极部分216B’ )。源极区和漏极区210和212分别包括在栅极电极叠置体216的任一侧上，如同样在图2中所描绘的。
[0024]再次参考图2，缓冲层206和缓冲层207形成在缓冲层206与缓冲层207之间具有异质结的异质结构。栅极电极叠置体(216+216’)设置在有源层202的沟道区上并且完全环绕有源层202的沟道区，并且设置在缓冲层207中形成的沟槽中并且至少部分地设置在缓冲层206中。在实施例中，源极区和漏极区210和212设置在栅极电极叠置体(216+216’)的任一侧上的有源层202中和缓冲层207中，但不在缓冲层206中。在一个这种实施例中，栅极电极叠置体(216+216’ )设置到异质结构(206+207)中的深度约为异质结构中的源极区和漏极区210和212的深度的2-4倍。在另一个实施例中，栅极电极叠置体(216+216’)设置到异质结构(206+207)中的深度比隔离区214的深度更深。在实施例中，栅极电极叠置体的底部部分(即，部分216’ )包括作为部分216’的沟槽的内衬的电介质层的一部分(即，部分216A ”)，如图2中所描绘的。在一个这种实施例中，部分216A”(并且因此，216A和216A’ )是高-k栅极电介质层。
[0025]如在全文中所使用，术语锗、纯锗或实质上纯锗可用于描述包括非常大量的(即便不是全部)锗的锗材料。然而，应当理解的是，实际上，100%纯Ge可能难以形成，并且因此，可包括微小比例的Si。可在Ge的沉积期间包括作为不可避免的杂质或组份或者可在后沉积处理期间在扩散时(upon) “污染”Ge的Si。如此，本文中针对Ge沟道所述的实施例可包括如下Ge沟道，这些Ge沟道包含相对少量(例如，“杂质水平”)的非Ge原子或核素(诸如Si)。
[0026]再次参考图2，在示范性实施例中，衬底204实质上包括硅，第一缓冲层206包括硅锗(其中，约30%的Si和70%的Ge)，第二缓冲层207包括具有比第一缓冲层206更低锗浓度(例如，50%的Ge相对于70%的Ge)的硅锗，并且锗有源层202实质上包括锗。此布置提供具有以供用作沟道区的高迀移率和低带隙材料的材料叠置体。该高迀移率和低带隙材料设置在高带隙材料上，该高带隙材料继而设置在中等带隙材料上。还可使用提供类似带隙布置的其它叠置体。例如，在实施例中，可使用异质结构中的πι-v族材料的适当的布置来替代上述基于锗和硅锗层的异质结构。
[0027]在实施例中，源极区和漏极区210/212设置在锗有源层202中和第二缓冲层207中，但是并不形成为与第一缓冲层206 —样深，如图2中所描绘。图2 —般示出为表示多种选择。在第一实施例中，通过对锗有源层202的部分和在第二缓冲层207中进行掺杂来形成源极区和漏极区。例如，在具体实施例中，硼掺杂剂原子植入到锗有源层202中并且部分植入到第二缓冲层207中以形成源极区和漏极区210和212。在第二实施例中，去除锗有源层202的部分和第二缓冲层207并且生长不同的半导体材料，以形成源极区和漏极区210/212。
[0028]衬底204可包括可经受制造工艺并且其中电荷可迀移的半导体材料。在实施例中，衬底204是体衬底，诸如，如通常在半导体工业中所使用的P型硅衬底。在实施例中，衬底204包括晶体硅、硅/锗或掺杂有电荷载子(诸如但不限于磷、砷、硼或其组合)的锗层。在一个实施例中，衬底204中硅原子的浓度大于97%，或替代地，掺杂剂原子的浓度小于I %。在另一个实施例中，衬底204包括生长在不同晶体衬底顶上的外延层，例如，生长在硼掺杂的体硅单晶衬底顶上的硅外延层。
[0029]衬底204可相反包括设置在体结晶衬底与外延层中间的绝缘层以形成例如绝缘体上硅衬底。在实施例中，绝缘层包括以下材料，诸如但不限于二氧化硅、氮化硅、氮氧化硅或高_k电介质层。衬底204可替代地包括II1-V族材料。在实施例中，衬底204包括II1-V材料，诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在另一个实施例中，衬底204包括II1-V材料和电荷载子掺杂剂杂质原子，诸如但不限于碳、硅、锗、氧、硫、砸或碲组分。
[0030]在实施例中，栅极电极叠置体216(以及向对应的216’)的栅极电极包括金属栅极，并且栅极电介质层包括高-k材料。例如，在一个实施例中，栅极电介质层包括如下材料，该材料诸如为但不限于氧化給、氮氧化給、娃酸給、氧化镧、氧化错、娃酸错、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物、铌锌酸铅或其组合。此外，栅极电介质层相邻于沟道区的一部分可包括由锗有源层202的顶部几层形成的自然氧化物的层。在实施例中，该栅极电介质层包括顶部高_k部分和包括半导体材料的氧化物的下部部分。在一个实施例中，栅极电介质层包括氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分。
[0031]在实施例中，栅极电极包括诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化合物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物的金属层。在具体实施例中，栅极电极包括形成于金属功函数设定层上方的非功函数设定填充材料。在实施例中，栅极电极包括P类型或N类型材料。栅极电极叠置体216 (对应底部部分216’ )还可包括电介质间隔体(未描绘)。
[0032]半导体器件200 —般示出为涵盖非平面器件，包括环栅极器件。下文借助图3A和图3B ( 一般非平面器件)、图4 (环绕式鳍式场效应晶体管器件)和图5 (基于纳米线的器件)更具体地描述这种器件。在所有情况下，深环栅极结构与该器件集成在一起。深环栅极结构对抑制这种器件中的泄漏可能是有效的。因此，半导体器件200可以是并入了栅极、沟道区和一对源极区/漏极区的半导体器件。在实施例中，半导体器件200是诸如但不限于MOS-FET或微机电系统(MEMS)的器件。在一个实施例中，半导体器件200是平面或三维MOS-FET并且是隔离器件或者是多个嵌套式器件中的一个器件。如针对典型集成电路将了解，N-沟道晶体管和P-沟道晶体管两者可制造在单个衬底上以形成CMOS集成电路。此外，可制造额外互连布线以便将这种器件集成到集成电路中。
[0033]例如，图3A和图3B分别示出了根据本发明的实施例的具有锗有源层和深环栅极结构的非平面半导体器件的示意性自顶向下视图和横截面视图。
[0034]参考图3A和图3B，非平面半导体器件300包括设置在衬底204上方的第一缓冲层206。第二缓冲层207设置在第一缓冲层206上方。锗有源层202设置在第二缓冲层207上方。包括顶部部分216和底部部分216’的栅极电极叠置体被设置成环绕锗有源层202。源极区和漏极区210/212以及相对应的触点设置在210’和212’在栅极电极叠置体(216+216’)的任一侧上的锗有源层202中和部分地在第二缓冲层207中。更具体地说，在实施例中，通过对锗有源层202的部分和在第二缓冲层207中进行掺杂来形成源极区和漏极区210/212，如图3中所描绘。如图3中所描绘，半导体器件300还可包括隔离区214。在实施例中，栅极叠置体的底部部分216’是形成为远低于源极区和漏极区212和210的深栅极叠置体，并且用于阻塞从源极区210到漏极区212的泄漏路径308。应当理解的是，图3的类似特征名称可如上文结合图2所述的。
[0035]如上所述，本发明的实施例可应用于非平面M0S-FET，诸如具有环栅极部分的鳍式场效应晶体管类型器件。例如，图4示出了根据本发明的实施例的具有锗有源层和深环栅极结构的鳍式场效应晶体管类型半导体器件的成角度的视图。
[0036]参考图4，非平面半导体器件400包括设置在衬底204上方的第一缓冲层206。第二缓冲层207设置在第一缓冲层206上方。三维锗有源层202设置在第二缓冲层207上方。包括栅极电极216B和栅极电介质216A的栅极电极叠置体216设置在三维锗有源层202上并且完全环绕三维锗有源层202，虽然无法从此角度观察到在区202下方环绕的部分。源极区和漏极区210/212设置在栅极电极叠置体216的任一侧上。同样描绘隔离区214和栅极电极间隔体440。根据本发明的实施例，栅极电极叠置体216是延伸到第一缓冲层206中的深环栅极结构。
[0037]虽然在图4中描绘为稍微与第一缓冲层206的底部对准，但应当理解的是，隔离区214的深度可变。同样，虽然在图4中描绘为稍微与第二缓冲层207的顶部对准，但应当理解的是，隔离区214的高度可变。还应当理解的是，图4的类似特征名称可如结合图2所述的。
[0038]在另一方面中，图5A示出了根据本发明的实施例的基于锗纳米线的半导体结构的三维横截面视图。图5B示出了图5A的基于锗纳米线的半导体结构如沿a-a’轴获取的横截面沟道视图。图5C示出了图5A的基于锗纳米线的半导体结构如沿b-b’轴获取的横截面间隔体视图。
[0039]参考图5A，半导体器件500包括设置在衬底204上方的一个或多个垂直叠置的锗纳米线(550集)。本文中的实施例将单线器件和多线器件两者作为目标。例如，出于示例性目的示出了具有纳米线550A、550B和550C的基于三纳米线的器件。为方便描述，使用纳米线550A作为例子，其中，描述集中在纳米线中的仅一条纳米线上。应当理解的是，在描述一条纳米线的属性情况下，基于多条纳米线的实施例可具有与纳米线中的每一条纳米线相同的属性。
[0040]至少第一纳米线550A包括锗沟道区202。锗沟道区202具有长度(L)。参考图5B，锗沟道区202还具有与长度(L)正交的周长。再次参考图5B，栅极电极叠置体216环绕每一条纳米线550的沟道区中的每一个沟道区(包括锗沟道区202)的整个周长。栅极电极叠置体216包括栅极电极以及设置在沟道区与栅极电极之间的栅极电介质层(未单独示出)。锗沟道区202以及额外纳米线550B和550C的沟道区是分立的，因为其在无任何介入材料(诸如下面的衬底材料或上覆的沟道制造材料)的情况下由栅极电极叠置体216完全环绕。因此，在具有多条纳米线550的实施例中，纳米线的沟道区也相对于彼此分立，如图5B中所描绘的。
[0041]参考图5A-5C，第二缓冲层207设置在第一缓冲层206上方，第一缓冲层206设置在衬底204上方。如图5B中所示，在沟道区下方，栅极电极叠置体216形成到第二缓冲层207中并且部分地形成到第一缓冲层206中。再次参考图5A，纳米线550中的每一条纳米线还包括设置在沟道区的任一侧上(包括在锗沟道区202的任一侧上)的纳米线中的源极区和漏极区210和212。在实施例中，源极区和漏极区2 10/212是嵌入式源极区和漏极区，例如，去除了纳米线的至少一部分并且用源极/漏极材料区进行替换。然而，在另一个实施例中，源极区和漏极区210/212包括一条或多条锗纳米线550的掺杂部分。
[0042]一对触点570设置在源极区/漏极区210/212上方。在实施例中，半导体器件500还包括一对间隔体540。间隔体540设置在栅极电极叠置体216与该对触点570之间。如上所述，在至少几个实施例中，使沟道区和源极区/漏极区分立。然而，并非纳米线550的所有区都需要是分立的或者甚至能够被制造为分立的。例如，参考图5C，纳米线550A-550C在间隔体540下方的位置处非分立。在一个实施例中，纳米线550A-550C的叠置体在其间包括介入半导体材料580，诸如介入锗纳米线之间的硅锗或硅。在一个实施例中，底部纳米线550A仍与第二缓冲层207的一部分接触。因此，在实施例中，多条垂直叠置的纳米线550的位于间隔体540中的一者或两者下方的部分是非分立的。
[0043]应当理解的是，图5A-5C的类似功能名称可如结合图2所述的。同样，虽然上述器件500是针对单个器件，但还可形成CMOS架构以包括设置在同一衬底上或上方的基于NMOS和PMOS纳米线的器件两者。在实施例中，纳米线550可以尺寸调整(size)为线或带，并且可具有方角或圆角。
[0044]此外，在实施例中，在替代栅极工艺期间可使纳米线550分立(至少在沟道区处)。在一个这种实施例中，锗层的部分最终变成基于纳米线的结构中的沟道区。因此，在一旦去除了伪栅极就暴露沟道区的工艺阶段，可执行沟道设计或调整。例如，在一个实施例中，使用氧化和蚀刻工艺对锗层的分立部分进行减薄。可在分开或个别处理导线的同时执行这种蚀刻工艺。因此，由锗层形成的初始导线可开始较厚并且减薄到适于纳米线器件中的沟道区的尺寸，独立于该器件的源极区和漏极区的尺寸调整。在形成这种分立沟道区之后，可执行高-k栅极电介质和金属栅极处理，并且可添加源极触点和漏极触点。
[0045]如上所述，一个或多个实施例包括形成延伸到材料的异质结构叠置体的几个层中的深环栅极结构。在一个这种实施例中，高迀移率和低带隙材料用作沟道区。该高迀移率和低带隙材料设置在高带隙材料上，该高带隙材料继而设置在中等带隙材料上。在涉及基于锗的结构的具体例子中，沟道区包括实质上纯的锗。在除该沟道区以外的区中(其中，栅极环绕锗层)，锗层设置在Si5tlGe5tl上，Si 5(lGe5(l具有比锗更高的带隙。Si 5(lGe5(l设置在Si 3(lGeJl上，其中，带隙在Si5tlGe5tl和Ge中间。图6包括根据本发明的实施例的沿基于锗的器件的沟道区获取的横截面视图的隧道电子显微镜(TEM)图像600以及相对应的饱和电流(Idsat)随与基于锗的器件中的层相对应的栅极电压(Vg)变化的绘图602。
[0046]参考图6的图像600，锗沟道610设置在Si3tlGeJl (鳍)612上方。栅极叠置体614环绕沟道区610处的锗层。应当理解的是，在除沟道区以外的区处，在一个实施例中，Si5tlGe5tl的层设置在锗层与Si 3(lGeJl之间，并且在那些位置处(例如，在源极区和漏极区处)不存在栅极叠置体614。参考图602，Ge层具有比相对应Si3ciGe7Jl高得多并且将甚至比Si5tlGe5tl更高的Idsat，如图6中所示。如此，虽然形成深环栅极结构涉及将栅极叠置体深入地形成到材料的异质结构叠置体的其它层中，但该栅极叠置体与除该沟道层以外的层的相对应相互作用并不干扰所制造器件的高性能。更具体地说，在其它层中几乎不存在影响栅极性能的开启。并且，或许最重要的是，深栅极结构可用于抑制器件的截止状态中的泄漏。
[0047]因此，本文中所述的一个或多个实施例将与深环栅极栅极电极叠置体集成在一起的锗或i1-v族材料有源区布置作为目标。可包括这种布置以形成基于锗或II1-V族材料的晶体管，诸如非平面器件、基于鳍或三栅极的器件以及环栅极器件，包括基于纳米线的器件。本文中所述的实施例对金属氧化物半导体场效应晶体管(MOSFET)中的结隔离可能有效。应当理解的是，材料(例如第一和第二缓冲层206/207以及锗有源区202)的形成可通过诸如但不限于化学气相沉积(CVD)或分子束外延(MBE)或者其它类似工艺的技术来形成。
[0048]图7示出了根据本发明的一个实施方式的计算设备700。计算设备700容纳板702。板702可包括若干部件，包括但不限于处理器704和至少一个通信芯片706。处理器704物理并且电耦合到板702。在一些实施方式中，至少一个通信芯片706也物理并且电耦合到板702。在进一步实施方式中，通信芯片706是处理器704的一部分。
[0049]根据其应用，计算设备700可包括可以或者可以不物理并且电耦合到板702的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)器件、罗盘、加速计、陀螺仪、扬声器、相机以及大容量存储器件(诸如，硬盘驱动器、光盘(⑶)、数字通用光盘(DVD)等等)。
[0050]通信芯片706能够实现无线通信以将数据传送到计算设备700并且从计算设备700传送数据。术语“无线”及其派生词可用于描述可通过非固态介质通过使用经调制电磁辐射传输数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联设备并不含有任何导线，虽然在一些实施例中，其可能不含有任何导线。通信芯片706可实施若干无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于W1-Fi (IEEE802.11族)、WiMAX(IEEE 802.16 族)、IEEE 802.20、长期演进(LTE)、Ev-DO, HSPA+, HSDPA+,HSUPA+, EDGE、GSM、GPRS, CDMA, TDMA, DECT、蓝牙、其衍生物、以及命名为 3G、4G、5G 及其以后的任何其它无线协议。计算设备700可包括多个通信芯片706。例如，第一通信芯片706可专用于较短范围无线通信(诸如，W1-Fi和蓝牙)，并且第二通信芯片706可专用于较长范围无线通信(诸如，GPS、EDGE、GPRS, CDMA, WiMAX、LTE, Ev-DO 以及其它)。
[0051]计算设备700的处理器704包括封装在处理器704内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括一个或多个器件，诸如根据本发明的实施方式构建的MOS-FET晶体管。术语“处理器”可指代处理来自寄存器和/或存储器的电子数据以将该电子数据转变成可存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。
[0052]通信芯片706还包括封装在通信芯片706内的集成电路管芯。根据本发明的另一个实施方式，通信芯片的集成电路管芯包括一个或多个器件，诸如根据本发明的实施方式构建的MOS-FET晶体管。
[0053]在进一步实施方式中，容纳在计算设备700内的另一个部件可包含集成电路管芯，该集成电路管芯包括一个或多个器件(诸如，根据本发明的实施方式构建的MOS-FET晶体管)。
[0054]在各个实施方式中，计算设备700可以是膝上型计算机、上网本、笔记本型计算机、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在进一步的实施方式中，计算设备700可以是处理数据的任何其它电子器件。
[0055]因此，本发明的实施例包括具有锗或II1-V族有源层的深环栅极半导体器件。
[0056]在实施例中，非平面半导体器件包括设置在衬底上方的异质结构。该异质结构包括位于具有不同组分的上部层与下部层之间的异质结。有源层设置在异质结构上方并且具有不同于异质结构的上部层和下部层的组分。栅极电极叠置体设置在有源层的沟道区上并且完全环绕有源层的沟道区，并且栅极电极叠置体设置在上部层中的沟槽中并且至少部分地在异质结构的下部层中。源极区和漏极区设置在栅极电极叠置体的任一侧上的有源层中和上部层中，但不在下部层中。
[0057]在一个实施例中，有源层的沟道区具有比下部层更低的带隙，并且下部层具有比上部层更低的带隙。
[0058]在一个实施例中，有源层的沟道区实质上包括锗，下部层包括SixGe1Y以及上部层包括SiyGei_y，其中y>x。
[0059]在一个实施例中，y约为0.5，以及x约为0.3。
[0060]在一个实施例中，有源层的沟道区、下部层以及上部层各自由包括不同的II1-V族材料。
[0061]在一个实施例中，栅极电极叠置体设置到异质结构中的深度约为异质结构中的源极区和漏极区的深度的2-4倍。
[0062]在一个实施例中，器件还包括隔离区，该隔离区相邻于源极区和漏极区并且至少部分地设置到异质结构中。
[0063]在一个实施例中，栅极电极叠置体设置到异质结构中的深度比隔离区的深度更深。
[0064]在一个实施例中，栅极电极叠置体包括作为沟槽的内衬的高_k栅极电介质层和位于高_k栅极电介质层内的金属栅极电极。
[0065]在一个实施例中，器件还包括以垂直布置的方式设置 在有源层上方的一条或多条纳米线，并且栅极电极叠置体设置在纳米线中的每一条纳米线的沟道区上并且完全环绕纳米线中的每一条纳米线的沟道区。
[0066]在实施例中，非平面半导体器件包括设置在衬底上的缓冲层。有源层设置在缓冲层上。栅极电极叠置体设置在有源层的沟道区上并且完全环绕有源层的沟道区，并且设置在缓冲层中的沟槽中。源极区和漏极区设置在栅极电极叠置体的任一侧上的有源层中和缓冲层中。栅极电极叠置体设置到缓冲层中的深度充分低于缓冲层中的源极区和漏极区的深度，以阻塞从源极区到漏极区的泄漏的实质性部分。
[0067]在一个实施例中，有源层的沟道区具有比缓冲层的任何部分更低的带隙。
[0068]在一个实施例中，有源层的沟道区实质上包括锗，并且缓冲层包括硅锗。
[0069]在一个实施例中，有源层和缓冲层各自包括II1-V族材料。
[0070]在一个实施例中，栅极电极叠置体设置到缓冲层中的深度约为缓冲层中的源极区和漏极区的深度的2-4倍。
[0071]在一个实施例中，器件还包括隔离区，该隔离区相邻于源极区和漏极区并且至少部分地设置到缓冲层中。
[0072]在一个实施例中，栅极电极叠置体设置到缓冲层中的深度比隔离区的深度更深。
[0073]在一个实施例中，栅极电极叠置体包括作为沟槽加的内衬的高_k栅极电介质层和位于高-k栅极电介质层内的金属栅极电极。
[0074]在一个实施例中，器件还包括以垂直布置的方式设置在有源层上方的一条或多条纳米线，并且栅极电极叠置体设置在纳米线中的每一条纳米线的沟道区上并且完全环绕纳米线中的每一条纳米线的沟道区。
[0075]在实施例中，一种制造非平面半导体器件的方法包括在衬底上方形成异质结构。异质结构包括位于具有不同组分的上部层与下部层之间的异质结。在异质结构上方形成有源层，该有源层具有不同于异质结构的上部层和下部层的组分。在上部层中和至少部分地在下部层中形成沟槽。在有源层的沟道区上形成栅极电极叠置体，并且在上部层中的沟槽中和至少部分地在下部层中形成栅极电极叠置体，该栅极电极叠置体完全环绕有源层的沟道区。在栅极电极叠置体的任一侧上的有源层中和上部层中但不在下部层中，形成源极区和漏极区。
[0076]在一个实施例中，在替代栅极工艺中去除伪栅极结构之后执行在上部层中和至少部分地在下部层中形成沟槽。
[0077]在一个实施例中，有源层的沟道区具有比下部层更低的带隙，并且下部层具有比上部层更低的带隙。
[0078]在一个实施例中，有源层的沟道区实质上包括锗，下部层包括SixGeih,并且上部层包括SiyGei_y，其中，y>x。
[0079]在一个实施例中，y约为0.5，以及x约为0.3。
[0080]在一个实施例中，有源层的沟道区、下部层以及上部层各自包括不同的II1-V族材料。
[0081 ] 在一个实施例中，栅极电极叠置体形成到异质结构中的深度约为异质结构中的源极区和漏极区的深度的2-4倍。
[0082]在一个实施例中，方法还包括形成隔离区，该隔离区相邻于源极区和漏极区并且至少部分地进入到异质结构中。
[0083]在一个实施例中，栅极电极叠置体形成到异质结构中的深度比隔离区的深度更深。
[0084]在一个实施例中，栅极电极叠置体包括作为沟槽的内衬的高_k栅极电介质层和位于高_k栅极电介质层内的金属栅极电极。
[0085]在一个实施例中，方法还包括在有源层上方以垂直布置的方式形成一条或多条纳米线，以及在纳米线中的每一条纳米线的沟道区上形成栅极电极叠置体并且该栅极电极叠置体完全环绕纳米线中的每一条纳米线的沟道区。
【主权项】
1.一种非平面半导体器件，包括: 异质结构，所述异质结构设置在衬底上方，所述异质结构包括位于具有不同组分的上部层与下部层之间的异质结； 有源层，所述有源层设置在所述异质结构上方并且具有不同于所述异质结构的所述上部层和下部层的组分； 栅极电极叠置体，所述栅极电极叠置体设置在所述有源层的沟道区上并且完全环绕所述有源层的所述沟道区，并且所述栅极电极叠置体设置在所述上部层中的沟槽中并且至少部分地在所述异质结构的所述下部层中；以及 源极区和漏极区，所述源极区和所述漏极区设置在所述栅极电极叠置体的任一侧上的所述有源层中和所述上部层中，但不在所述下部层中。2.根据权利要求1所述的非平面半导体器件，其中，所述有源层的所述沟道区具有比所述下部层更低的带隙，并且所述下部层具有比所述上部层更低的带隙。3.根据权利要求2所述的非平面半导体器件，其中，所述有源层的所述沟道区实质上包括锗，所述下部层包括SixGei_x，以及所述上部层包括SiyGei_y，其中，社4.根据权利要求3所述的非平面半导体器件，其中，y约为0.5，以及X约为0.3。5.根据权利要求2所述的非平面半导体器件，其中，所述有源层、所述下部层和所述上部层各自包括不同的II1-V族材料。6.根据权利要求1所述的非平面半导体器件，其中，所述栅极电极叠置体设置到所述异质结构中的深度约为所述异质结构中的所述源极区和所述漏极区的深度的2-4倍。7.根据权利要求1所述的非平面半导体器件，还包括: 隔离区，所述隔离区相邻于所述源极区和所述漏极区并且至少部分地设置到所述异质结构中，其中，所述栅极电极叠置体设置到所述异质结构中的深度比所述隔离区的深度更深。8.根据权利要求1所述的非平面半导体器件，其中，所述栅极电极叠置体包括作为所述沟槽的内衬的高_k栅极电介质层和位于所述高_k栅极电介质层内的金属栅极电极。9.根据权利要求1所述的非平面半导体器件，还包括: 一条或多条纳米线，所述一条或多条纳米线以垂直布置的方式设置在所述有源层上方，其中，所述栅极电极叠置体设置在所述纳米线中的每一条纳米线的沟道区上并且完全环绕所述纳米线中的每一条纳米线的所述沟道区。10.一种制造非平面半导体器件的方法，包括: 在衬底上方形成异质结构，所述异质结构包括位于具有不同组分的上部层与下部层之间的异质结； 在所述异质结构上方形成有源层，所述有源层具有不同于所述异质结构的所述上部层和下部层的组分； 在所述上部层中和至少部分地在所述下部层中形成沟槽； 在所述有源层的沟道区上形成栅极电极叠置体，并且在所述上部层的所述沟槽中和至少部分地在所述下部层中形成栅极电极叠置体，所述栅极电极叠置体完全环绕所述有源层的所述沟道区；以及 在所述栅极电极叠置体的任一侧上的所述有源层中和所述上部层中但不在所述下部层中，形成源极区和漏极区。11.根据权利要求10所述的方法，其中，在替代栅极工艺中去除伪栅极结构之后执行在所述上部层中和至少部分地在所述下部层中形成所述沟槽。12.根据权利要求10所述的方法，其中，所述有源层的所述沟道区具有比所述下部层更低的带隙，并且所述下部层具有比所述上部层更低的带隙。13.根据权利要求12所述的方法，其中，所述有源层的所述沟道区实质上包括锗，所述下部层包括SixGe1Y并且所述上部层包括SiyGe1V其中，y〉x。14.根据权利要求13所述的方法，其中，y约为0.5，并且x约为0.3。15.根据权利要求12所述的方法，其中，所述有源层的所述沟道区、所述下部层和所述上部层各自包括不同的πι-v族材料。16.根据权利要求10所述的方法，其中，所述栅极电极叠置体形成到所述异质结构中的深度约为所述异质结构中的所述源极区和所述漏极区的深度的2-4倍。17.根据权利要求10所述的方法，还包括: 将隔离区至少部分地形成到所述异质结构中，所述隔离区相邻于所述源极区和所述漏极区。18.根据权利要求17所述的方法，其中，所述栅极电极叠置体形成到所述异质结构中的深度比所述隔离区的深度更深。19.根据权利要求10所述的方法，其中，所述栅极电极叠置体包括作为所述沟槽的内衬的高-k栅极电介质层和位于所述高_k栅极电介质层内的金属栅极电极。20.根据权利要求10所述的方法，还包括: 在所述有源层上方以垂直布置的方式形成一条或多条纳米线，其中，所述栅极电极叠置体形成在所述纳米线中的每一条纳米线的沟道区上并且完全环绕所述纳米线中的每一条纳米线的所述沟道区。
【专利摘要】描述了具有锗或III-V族有源层的深环栅极半导体器件。例如，非平面半导体器件包括设置在衬底上方的异质结构。所述异质结构包括位于具有不同组分的上部层与下部层之间的异质结。有源层设置在所述异质结构上方并且具有不同于所述异质结构的所述上部层和下部层的组分。栅极电极叠置体设置在所述有源层的沟道区上并且完全环绕所述有源层的所述沟道区，并且设置在所述上部层的沟槽中并且至少部分地在所述异质结构的所述下部层中。源极区和漏极区设置在所述栅极电极叠置体的任一侧上的所述有源层中和所述上部层中，但不在所述下部层中。
【IPC分类】H01L29/78, H01L21/336
【公开号】CN104885228
【申请号】CN201480003664
【发明人】R·皮拉里塞泰, W·拉赫马迪, V·H·勒, S·H·宋, J·S·卡治安, J·T·卡瓦列罗斯, H·W·田, G·杜威, M·拉多萨夫列维奇, B·舒金, N·慕克吉
【申请人】英特尔公司
【公开日】2015年9月2日
【申请日】2014年1月9日
【公告号】DE112014000536T5, US9136343, US20140203327, US20150349077, WO2014116433A1
【技术领域】
[0001]本发明的实施例涉及半导体器件领域，并且具体而言，涉及具有锗或II1-V族有源层的深环栅极半导体器件。
【背景技术】
[0002]在过去几十年里，集成电路中特征的按比例缩放一直是日益增长的半导体行业的驱动力。按比例缩放到越来越小的特征实现了半导体芯片的有限面积上功能单元的增加的密度。例如，缩小晶体管尺寸允许在芯片上并入增加数目个存储器器件，导致制造具有更大能力的产品。然而，对越来越大能力的驱动并非没有问题。优化每一个器件的性能的必要性变得越来越重要。
[0003]在集成电路器件的制造中，多栅极晶体管(诸如，三栅极晶体管)已随着器件尺寸继续按比例减小而变得更为普遍。在常规工艺中，三栅极晶体管通常制造在体硅衬底或绝缘体上硅衬底上。在一些情况下，体硅衬底由于其较低成本并且因为其实现较不复杂的三栅极制造工艺而是优选的。在其它情况下，绝缘体上硅衬底由于其可提供减少的泄漏而是优选的。
[0004]在体硅衬底上，当将金属栅极电极的底部与晶体管本体的底部处的源极延伸尖端和漏极延伸尖端(即，“鳍”)对准时，三栅极晶体管的制造工艺常常遇到问题。当三栅极晶体管形成在体衬底上时，需要适当的对准以实现最佳栅极控制并且减少短沟道效应。例如，如果源极延伸尖端和漏极延伸尖端比金属栅极电极深，则可能出现晶体管穿通。替代地，如果金属栅极电极比源极延伸尖端和漏极延伸尖端深，则结果可能是不想要的栅极电容寄生现象。
[0005]已尝试许多不同技术来减少晶体管的结泄漏。然而，在结泄漏抑制领域中仍需要显著改进。
【附图说明】
[0006]图1示出了具有用于泄漏抑制的底部栅极隔离(BGI)结构的基于锗的半导体器件的横截面视图。
[0007]图2示出了根据本发明的实施例的具有带深环栅极结构的锗有源层的半导体器件的横截面视图。
[0008]图3A示出了根据本发明的实施例的具有锗有源层和深环栅极结构的非平面半导体器件的示意性自顶向下视图。
[0009]图3B示出了根据本发明的实施例的图3A的非平面半导体器件的示意性横截面视图。
[0010]图4示出了根据本发明的实施例的具有锗有源层和深环栅极结构的鳍式场效应晶体管类型半导体器件的成角度的视图。
[0011]图5A示出了根据本发明的实施例的基于纳米线的半导体结构的三维横截面视图。
[0012]图5B示出了根据本发明的实施例的图5A的基于纳米线的半导体结构如沿a-a’轴获取的横截面沟道视图。
[0013]图5C示出了根据本发明的实施例的图5A的基于纳米线的半导体结构如沿b-b’轴获取的横截面间隔体视图。
[0014]图6包括根据本发明的实施例的沿基于锗的器件的沟道区获取的横截面视图的隧道电子显微镜(TEM)图像以及相对应的饱和电流(Idsat)随与基于锗的器件中的层相对应的栅极电压(Vg)变化的绘图。
[0015]图7示出了根据本发明的一个实施方式的计算器件。
【具体实施方式】
[0016]描述了具有锗或II1-V族有源层的深环栅极半导体器件。在以下描述中，阐述许多具体细节(诸如，具体集成和材料域)以便提供对本发明的实施例的透彻理解。对于本领域技术人员将显而易见的是，本发明的实施例可以在没有这些具体细节的情况下得以实施。在其它情况下，未详细描述公知的特征(诸如，集成电路设计版图(layout))，以便不会不必要地使本发明的实施例模糊不清。此外，应当理解的是，图中所示的各个实施例是示例性表示并且未必按比例绘制。
[0017]本文中所述的一个或多个实施例将如下器件作为目标，该器件具有远低于该器件的源极区和漏极区的深度的延伸到有源区或叠置体中的栅极叠置体。虽然在结构上不同，但所产生的提供泄漏抑制的能力可描述为类似于欧米茄场效应晶体管类型器件。本文中所述的深环栅极器件可特别适于具有纳米线或纳米带沟道的基于锗或II1-V材料的场效应晶体管(FET)。下文所述的一个或多个实施例针对减少锗或II1-V材料有源层器件中的寄生泄漏的方法和所产生的结构。例如，一个或多个实施例对改善纳米线或环栅极器件中的性能可能特别有效。
[0018]我们已通过使用底部栅极隔离(BGI)结构来试图抑制具有环绕式栅极的高迀移率器件中的泄漏。然而，在例如基于锗的纳米线或纳米带晶体管器件中使用BGI结构可能难以实现。例如，虽然BGI结构可能适于抑制泄漏，但该BGI结构的放置典型地需要深入地延伸到有源区材料层或叠置体中，其可能难以进行集成。这种BGI制造工艺还需要显著更复杂的工艺步骤并且可被证明是更昂贵。此外，在制造BGI结构、但未达到足以实现完全泄漏抑制的深度的情况下，在隔离区与基于锗的缓冲层之间形成的不良界面可能生成导致或促成寄生泄漏的显著表面状态。通常，不管如何生成，寄生泄漏都可妨碍晶体管性能，因为其可使该器件的截止状态泄漏劣化。最终，这种寄生泄漏可致使制造低泄漏的基于锗的半导体器件难以实现。
[0019]为例证本文中所述的概念，图1示出了具有用于泄漏抑制的底部栅极隔离(BGI)结构的基于锗的半导体器件的横截面视图。参考图1，半导体器件100包括经由用以管理Ge与Si之间的晶格失配的硅锗(SiGe)缓冲层106 (例如，Si30Ge7Jl )和107 (例如，Si 50Ge50层)生长在硅(Si)衬底104上方(例如，作为硅晶圆的一部分)的锗(Ge)沟道区102。然而，这些SiGe缓冲层106和107相当导电的，因为其允许在沟道区102下的区内(至少在SiGe缓冲层106和107内)的平行传导。该平行传导可导致器件100中的寄生泄漏，如由箭头108所描绘的，从源极区110到漏极区112。应当指出的是，图1还描绘了隔离区114和栅极电极叠置体116，诸如金属栅极116B和高_k栅极电介质116A的电极叠置体116。应当理解的是，这种泄漏即使在环绕式布置或纳米线布置的情况下(其中，包括设置在底部栅极绝缘体(BGI)结构120上的底部栅极电极叠置体116’)也可能发生。可以延伸BGI结构120，以提供泄漏抑制(由箭头108的X所指示)。然而，如上所述，这典型地需要BGI结构120深入地形成到叠置体106/107中，如图1中所示。
[0020]为解决上述问题，在实施例中，制造深环栅极结构代替BGI结构。例如，在一个实施例中，将栅极电极的底部部分形成为远低于器件的源极区和漏极区，以提供针对该器件的泄漏抑制。在具体的这种实施例中，使用深环栅极结构代替BGI结构减轻与制造BGI结构(诸如，上述那些BGI结构)相关联的复杂化(complicat1n)和可能缺点。在实施例中，通过使用深有源区蚀刻(诸如，深HSi蚀刻)来制造深环栅极结构。在一个这种实施例中，在制造方案中，深蚀刻在浅沟槽隔离(STI)制造时预先执行。在另一个这种实施例中，深蚀刻在制造方案中稍后(例如，在替代金属栅极(RMG)多晶硅去除后进行开槽)执行。
[0021]在实施例中，深环栅极结构的使用利用了 Ge层与SiGe层之间的电压阈值(Vt)差，以便抑制可能与使用深栅极结构相关联的任何栅极电容(Cgate)惩罚(penalty)。下文结合图6更详细地描述设计Vt以减少这种惩罚、同时仍对泄漏抑制有效的能力的例子。在其它实施例中，本文中详细描述的解决方案可容易应用到II1-V族材料系统，其中，可应用类似Vt设计以适应深栅极结构。
[0022]因此，可针对高迀移率材料器件制造深栅极结构。例如，图2示出了根据本发明的实施例的具有带深环栅极结构的锗有源层的半导体器件的横截面视图。
[0023]参考图2，半导体器件200包括经由用以管理Ge与Si之间的晶格失配的硅锗(SiGe)缓冲层206 (例如，Si3tlGeJl)和207 (例如，Si 5和50层)生长在硅(Si)衬底204上(例如，作为硅晶圆的一部分)的锗(Ge)沟道区202。然而，这些SiGe缓冲层206和207相当导电，因为其允许在沟道区202下的区内(至少在SiGe缓冲层206和207内)的平行传导。半导体器件200还可包括隔离区214和栅极电极叠置体216，诸如栅极216B和栅极电介质216A叠置体216。可形成环绕式布置或纳米线布置，其中，包括了底部栅极电极叠置体216’ (包括电介质层部分216A’和栅极电极部分216B’ )。源极区和漏极区210和212分别包括在栅极电极叠置体216的任一侧上，如同样在图2中所描绘的。
[0024]再次参考图2，缓冲层206和缓冲层207形成在缓冲层206与缓冲层207之间具有异质结的异质结构。栅极电极叠置体(216+216’)设置在有源层202的沟道区上并且完全环绕有源层202的沟道区，并且设置在缓冲层207中形成的沟槽中并且至少部分地设置在缓冲层206中。在实施例中，源极区和漏极区210和212设置在栅极电极叠置体(216+216’)的任一侧上的有源层202中和缓冲层207中，但不在缓冲层206中。在一个这种实施例中，栅极电极叠置体(216+216’ )设置到异质结构(206+207)中的深度约为异质结构中的源极区和漏极区210和212的深度的2-4倍。在另一个实施例中，栅极电极叠置体(216+216’)设置到异质结构(206+207)中的深度比隔离区214的深度更深。在实施例中，栅极电极叠置体的底部部分(即，部分216’ )包括作为部分216’的沟槽的内衬的电介质层的一部分(即，部分216A ”)，如图2中所描绘的。在一个这种实施例中，部分216A”(并且因此，216A和216A’ )是高-k栅极电介质层。
[0025]如在全文中所使用，术语锗、纯锗或实质上纯锗可用于描述包括非常大量的(即便不是全部)锗的锗材料。然而，应当理解的是，实际上，100%纯Ge可能难以形成，并且因此，可包括微小比例的Si。可在Ge的沉积期间包括作为不可避免的杂质或组份或者可在后沉积处理期间在扩散时(upon) “污染”Ge的Si。如此，本文中针对Ge沟道所述的实施例可包括如下Ge沟道，这些Ge沟道包含相对少量(例如，“杂质水平”)的非Ge原子或核素(诸如Si)。
[0026]再次参考图2，在示范性实施例中，衬底204实质上包括硅，第一缓冲层206包括硅锗(其中，约30%的Si和70%的Ge)，第二缓冲层207包括具有比第一缓冲层206更低锗浓度(例如，50%的Ge相对于70%的Ge)的硅锗，并且锗有源层202实质上包括锗。此布置提供具有以供用作沟道区的高迀移率和低带隙材料的材料叠置体。该高迀移率和低带隙材料设置在高带隙材料上，该高带隙材料继而设置在中等带隙材料上。还可使用提供类似带隙布置的其它叠置体。例如，在实施例中，可使用异质结构中的πι-v族材料的适当的布置来替代上述基于锗和硅锗层的异质结构。
[0027]在实施例中，源极区和漏极区210/212设置在锗有源层202中和第二缓冲层207中，但是并不形成为与第一缓冲层206 —样深，如图2中所描绘。图2 —般示出为表示多种选择。在第一实施例中，通过对锗有源层202的部分和在第二缓冲层207中进行掺杂来形成源极区和漏极区。例如，在具体实施例中，硼掺杂剂原子植入到锗有源层202中并且部分植入到第二缓冲层207中以形成源极区和漏极区210和212。在第二实施例中，去除锗有源层202的部分和第二缓冲层207并且生长不同的半导体材料，以形成源极区和漏极区210/212。
[0028]衬底204可包括可经受制造工艺并且其中电荷可迀移的半导体材料。在实施例中，衬底204是体衬底，诸如，如通常在半导体工业中所使用的P型硅衬底。在实施例中，衬底204包括晶体硅、硅/锗或掺杂有电荷载子(诸如但不限于磷、砷、硼或其组合)的锗层。在一个实施例中，衬底204中硅原子的浓度大于97%，或替代地，掺杂剂原子的浓度小于I %。在另一个实施例中，衬底204包括生长在不同晶体衬底顶上的外延层，例如，生长在硼掺杂的体硅单晶衬底顶上的硅外延层。
[0029]衬底204可相反包括设置在体结晶衬底与外延层中间的绝缘层以形成例如绝缘体上硅衬底。在实施例中，绝缘层包括以下材料，诸如但不限于二氧化硅、氮化硅、氮氧化硅或高_k电介质层。衬底204可替代地包括II1-V族材料。在实施例中，衬底204包括II1-V材料，诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在另一个实施例中，衬底204包括II1-V材料和电荷载子掺杂剂杂质原子，诸如但不限于碳、硅、锗、氧、硫、砸或碲组分。
[0030]在实施例中，栅极电极叠置体216(以及向对应的216’)的栅极电极包括金属栅极，并且栅极电介质层包括高-k材料。例如，在一个实施例中，栅极电介质层包括如下材料，该材料诸如为但不限于氧化給、氮氧化給、娃酸給、氧化镧、氧化错、娃酸错、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物、铌锌酸铅或其组合。此外，栅极电介质层相邻于沟道区的一部分可包括由锗有源层202的顶部几层形成的自然氧化物的层。在实施例中，该栅极电介质层包括顶部高_k部分和包括半导体材料的氧化物的下部部分。在一个实施例中，栅极电介质层包括氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分。
[0031]在实施例中，栅极电极包括诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化合物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物的金属层。在具体实施例中，栅极电极包括形成于金属功函数设定层上方的非功函数设定填充材料。在实施例中，栅极电极包括P类型或N类型材料。栅极电极叠置体216 (对应底部部分216’ )还可包括电介质间隔体(未描绘)。
[0032]半导体器件200 —般示出为涵盖非平面器件，包括环栅极器件。下文借助图3A和图3B ( 一般非平面器件)、图4 (环绕式鳍式场效应晶体管器件)和图5 (基于纳米线的器件)更具体地描述这种器件。在所有情况下，深环栅极结构与该器件集成在一起。深环栅极结构对抑制这种器件中的泄漏可能是有效的。因此，半导体器件200可以是并入了栅极、沟道区和一对源极区/漏极区的半导体器件。在实施例中，半导体器件200是诸如但不限于MOS-FET或微机电系统(MEMS)的器件。在一个实施例中，半导体器件200是平面或三维MOS-FET并且是隔离器件或者是多个嵌套式器件中的一个器件。如针对典型集成电路将了解，N-沟道晶体管和P-沟道晶体管两者可制造在单个衬底上以形成CMOS集成电路。此外，可制造额外互连布线以便将这种器件集成到集成电路中。
[0033]例如，图3A和图3B分别示出了根据本发明的实施例的具有锗有源层和深环栅极结构的非平面半导体器件的示意性自顶向下视图和横截面视图。
[0034]参考图3A和图3B，非平面半导体器件300包括设置在衬底204上方的第一缓冲层206。第二缓冲层207设置在第一缓冲层206上方。锗有源层202设置在第二缓冲层207上方。包括顶部部分216和底部部分216’的栅极电极叠置体被设置成环绕锗有源层202。源极区和漏极区210/212以及相对应的触点设置在210’和212’在栅极电极叠置体(216+216’)的任一侧上的锗有源层202中和部分地在第二缓冲层207中。更具体地说，在实施例中，通过对锗有源层202的部分和在第二缓冲层207中进行掺杂来形成源极区和漏极区210/212，如图3中所描绘。如图3中所描绘，半导体器件300还可包括隔离区214。在实施例中，栅极叠置体的底部部分216’是形成为远低于源极区和漏极区212和210的深栅极叠置体，并且用于阻塞从源极区210到漏极区212的泄漏路径308。应当理解的是，图3的类似特征名称可如上文结合图2所述的。
[0035]如上所述，本发明的实施例可应用于非平面M0S-FET，诸如具有环栅极部分的鳍式场效应晶体管类型器件。例如，图4示出了根据本发明的实施例的具有锗有源层和深环栅极结构的鳍式场效应晶体管类型半导体器件的成角度的视图。
[0036]参考图4，非平面半导体器件400包括设置在衬底204上方的第一缓冲层206。第二缓冲层207设置在第一缓冲层206上方。三维锗有源层202设置在第二缓冲层207上方。包括栅极电极216B和栅极电介质216A的栅极电极叠置体216设置在三维锗有源层202上并且完全环绕三维锗有源层202，虽然无法从此角度观察到在区202下方环绕的部分。源极区和漏极区210/212设置在栅极电极叠置体216的任一侧上。同样描绘隔离区214和栅极电极间隔体440。根据本发明的实施例，栅极电极叠置体216是延伸到第一缓冲层206中的深环栅极结构。
[0037]虽然在图4中描绘为稍微与第一缓冲层206的底部对准，但应当理解的是，隔离区214的深度可变。同样，虽然在图4中描绘为稍微与第二缓冲层207的顶部对准，但应当理解的是，隔离区214的高度可变。还应当理解的是，图4的类似特征名称可如结合图2所述的。
[0038]在另一方面中，图5A示出了根据本发明的实施例的基于锗纳米线的半导体结构的三维横截面视图。图5B示出了图5A的基于锗纳米线的半导体结构如沿a-a’轴获取的横截面沟道视图。图5C示出了图5A的基于锗纳米线的半导体结构如沿b-b’轴获取的横截面间隔体视图。
[0039]参考图5A，半导体器件500包括设置在衬底204上方的一个或多个垂直叠置的锗纳米线(550集)。本文中的实施例将单线器件和多线器件两者作为目标。例如，出于示例性目的示出了具有纳米线550A、550B和550C的基于三纳米线的器件。为方便描述，使用纳米线550A作为例子，其中，描述集中在纳米线中的仅一条纳米线上。应当理解的是，在描述一条纳米线的属性情况下，基于多条纳米线的实施例可具有与纳米线中的每一条纳米线相同的属性。
[0040]至少第一纳米线550A包括锗沟道区202。锗沟道区202具有长度(L)。参考图5B，锗沟道区202还具有与长度(L)正交的周长。再次参考图5B，栅极电极叠置体216环绕每一条纳米线550的沟道区中的每一个沟道区(包括锗沟道区202)的整个周长。栅极电极叠置体216包括栅极电极以及设置在沟道区与栅极电极之间的栅极电介质层(未单独示出)。锗沟道区202以及额外纳米线550B和550C的沟道区是分立的，因为其在无任何介入材料(诸如下面的衬底材料或上覆的沟道制造材料)的情况下由栅极电极叠置体216完全环绕。因此，在具有多条纳米线550的实施例中，纳米线的沟道区也相对于彼此分立，如图5B中所描绘的。
[0041]参考图5A-5C，第二缓冲层207设置在第一缓冲层206上方，第一缓冲层206设置在衬底204上方。如图5B中所示，在沟道区下方，栅极电极叠置体216形成到第二缓冲层207中并且部分地形成到第一缓冲层206中。再次参考图5A，纳米线550中的每一条纳米线还包括设置在沟道区的任一侧上(包括在锗沟道区202的任一侧上)的纳米线中的源极区和漏极区210和212。在实施例中，源极区和漏极区2 10/212是嵌入式源极区和漏极区，例如，去除了纳米线的至少一部分并且用源极/漏极材料区进行替换。然而，在另一个实施例中，源极区和漏极区210/212包括一条或多条锗纳米线550的掺杂部分。
[0042]一对触点570设置在源极区/漏极区210/212上方。在实施例中，半导体器件500还包括一对间隔体540。间隔体540设置在栅极电极叠置体216与该对触点570之间。如上所述，在至少几个实施例中，使沟道区和源极区/漏极区分立。然而，并非纳米线550的所有区都需要是分立的或者甚至能够被制造为分立的。例如，参考图5C，纳米线550A-550C在间隔体540下方的位置处非分立。在一个实施例中，纳米线550A-550C的叠置体在其间包括介入半导体材料580，诸如介入锗纳米线之间的硅锗或硅。在一个实施例中，底部纳米线550A仍与第二缓冲层207的一部分接触。因此，在实施例中，多条垂直叠置的纳米线550的位于间隔体540中的一者或两者下方的部分是非分立的。
[0043]应当理解的是，图5A-5C的类似功能名称可如结合图2所述的。同样，虽然上述器件500是针对单个器件，但还可形成CMOS架构以包括设置在同一衬底上或上方的基于NMOS和PMOS纳米线的器件两者。在实施例中，纳米线550可以尺寸调整(size)为线或带，并且可具有方角或圆角。
[0044]此外，在实施例中，在替代栅极工艺期间可使纳米线550分立(至少在沟道区处)。在一个这种实施例中，锗层的部分最终变成基于纳米线的结构中的沟道区。因此，在一旦去除了伪栅极就暴露沟道区的工艺阶段，可执行沟道设计或调整。例如，在一个实施例中，使用氧化和蚀刻工艺对锗层的分立部分进行减薄。可在分开或个别处理导线的同时执行这种蚀刻工艺。因此，由锗层形成的初始导线可开始较厚并且减薄到适于纳米线器件中的沟道区的尺寸，独立于该器件的源极区和漏极区的尺寸调整。在形成这种分立沟道区之后，可执行高-k栅极电介质和金属栅极处理，并且可添加源极触点和漏极触点。
[0045]如上所述，一个或多个实施例包括形成延伸到材料的异质结构叠置体的几个层中的深环栅极结构。在一个这种实施例中，高迀移率和低带隙材料用作沟道区。该高迀移率和低带隙材料设置在高带隙材料上，该高带隙材料继而设置在中等带隙材料上。在涉及基于锗的结构的具体例子中，沟道区包括实质上纯的锗。在除该沟道区以外的区中(其中，栅极环绕锗层)，锗层设置在Si5tlGe5tl上，Si 5(lGe5(l具有比锗更高的带隙。Si 5(lGe5(l设置在Si 3(lGeJl上，其中，带隙在Si5tlGe5tl和Ge中间。图6包括根据本发明的实施例的沿基于锗的器件的沟道区获取的横截面视图的隧道电子显微镜(TEM)图像600以及相对应的饱和电流(Idsat)随与基于锗的器件中的层相对应的栅极电压(Vg)变化的绘图602。
[0046]参考图6的图像600，锗沟道610设置在Si3tlGeJl (鳍)612上方。栅极叠置体614环绕沟道区610处的锗层。应当理解的是，在除沟道区以外的区处，在一个实施例中，Si5tlGe5tl的层设置在锗层与Si 3(lGeJl之间，并且在那些位置处(例如，在源极区和漏极区处)不存在栅极叠置体614。参考图602，Ge层具有比相对应Si3ciGe7Jl高得多并且将甚至比Si5tlGe5tl更高的Idsat，如图6中所示。如此，虽然形成深环栅极结构涉及将栅极叠置体深入地形成到材料的异质结构叠置体的其它层中，但该栅极叠置体与除该沟道层以外的层的相对应相互作用并不干扰所制造器件的高性能。更具体地说，在其它层中几乎不存在影响栅极性能的开启。并且，或许最重要的是，深栅极结构可用于抑制器件的截止状态中的泄漏。
[0047]因此，本文中所述的一个或多个实施例将与深环栅极栅极电极叠置体集成在一起的锗或i1-v族材料有源区布置作为目标。可包括这种布置以形成基于锗或II1-V族材料的晶体管，诸如非平面器件、基于鳍或三栅极的器件以及环栅极器件，包括基于纳米线的器件。本文中所述的实施例对金属氧化物半导体场效应晶体管(MOSFET)中的结隔离可能有效。应当理解的是，材料(例如第一和第二缓冲层206/207以及锗有源区202)的形成可通过诸如但不限于化学气相沉积(CVD)或分子束外延(MBE)或者其它类似工艺的技术来形成。
[0048]图7示出了根据本发明的一个实施方式的计算设备700。计算设备700容纳板702。板702可包括若干部件，包括但不限于处理器704和至少一个通信芯片706。处理器704物理并且电耦合到板702。在一些实施方式中，至少一个通信芯片706也物理并且电耦合到板702。在进一步实施方式中，通信芯片706是处理器704的一部分。
[0049]根据其应用，计算设备700可包括可以或者可以不物理并且电耦合到板702的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)器件、罗盘、加速计、陀螺仪、扬声器、相机以及大容量存储器件(诸如，硬盘驱动器、光盘(⑶)、数字通用光盘(DVD)等等)。
[0050]通信芯片706能够实现无线通信以将数据传送到计算设备700并且从计算设备700传送数据。术语“无线”及其派生词可用于描述可通过非固态介质通过使用经调制电磁辐射传输数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联设备并不含有任何导线，虽然在一些实施例中，其可能不含有任何导线。通信芯片706可实施若干无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于W1-Fi (IEEE802.11族)、WiMAX(IEEE 802.16 族)、IEEE 802.20、长期演进(LTE)、Ev-DO, HSPA+, HSDPA+,HSUPA+, EDGE、GSM、GPRS, CDMA, TDMA, DECT、蓝牙、其衍生物、以及命名为 3G、4G、5G 及其以后的任何其它无线协议。计算设备700可包括多个通信芯片706。例如，第一通信芯片706可专用于较短范围无线通信(诸如，W1-Fi和蓝牙)，并且第二通信芯片706可专用于较长范围无线通信(诸如，GPS、EDGE、GPRS, CDMA, WiMAX、LTE, Ev-DO 以及其它)。
[0051]计算设备700的处理器704包括封装在处理器704内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括一个或多个器件，诸如根据本发明的实施方式构建的MOS-FET晶体管。术语“处理器”可指代处理来自寄存器和/或存储器的电子数据以将该电子数据转变成可存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。
[0052]通信芯片706还包括封装在通信芯片706内的集成电路管芯。根据本发明的另一个实施方式，通信芯片的集成电路管芯包括一个或多个器件，诸如根据本发明的实施方式构建的MOS-FET晶体管。
[0053]在进一步实施方式中，容纳在计算设备700内的另一个部件可包含集成电路管芯，该集成电路管芯包括一个或多个器件(诸如，根据本发明的实施方式构建的MOS-FET晶体管)。
[0054]在各个实施方式中，计算设备700可以是膝上型计算机、上网本、笔记本型计算机、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在进一步的实施方式中，计算设备700可以是处理数据的任何其它电子器件。
[0055]因此，本发明的实施例包括具有锗或II1-V族有源层的深环栅极半导体器件。
[0056]在实施例中，非平面半导体器件包括设置在衬底上方的异质结构。该异质结构包括位于具有不同组分的上部层与下部层之间的异质结。有源层设置在异质结构上方并且具有不同于异质结构的上部层和下部层的组分。栅极电极叠置体设置在有源层的沟道区上并且完全环绕有源层的沟道区，并且栅极电极叠置体设置在上部层中的沟槽中并且至少部分地在异质结构的下部层中。源极区和漏极区设置在栅极电极叠置体的任一侧上的有源层中和上部层中，但不在下部层中。
[0057]在一个实施例中，有源层的沟道区具有比下部层更低的带隙，并且下部层具有比上部层更低的带隙。
[0058]在一个实施例中，有源层的沟道区实质上包括锗，下部层包括SixGe1Y以及上部层包括SiyGei_y，其中y>x。
[0059]在一个实施例中，y约为0.5，以及x约为0.3。
[0060]在一个实施例中，有源层的沟道区、下部层以及上部层各自由包括不同的II1-V族材料。
[0061]在一个实施例中，栅极电极叠置体设置到异质结构中的深度约为异质结构中的源极区和漏极区的深度的2-4倍。
[0062]在一个实施例中，器件还包括隔离区，该隔离区相邻于源极区和漏极区并且至少部分地设置到异质结构中。
[0063]在一个实施例中，栅极电极叠置体设置到异质结构中的深度比隔离区的深度更深。
[0064]在一个实施例中，栅极电极叠置体包括作为沟槽的内衬的高_k栅极电介质层和位于高_k栅极电介质层内的金属栅极电极。
[0065]在一个实施例中，器件还包括以垂直布置的方式设置 在有源层上方的一条或多条纳米线，并且栅极电极叠置体设置在纳米线中的每一条纳米线的沟道区上并且完全环绕纳米线中的每一条纳米线的沟道区。
[0066]在实施例中，非平面半导体器件包括设置在衬底上的缓冲层。有源层设置在缓冲层上。栅极电极叠置体设置在有源层的沟道区上并且完全环绕有源层的沟道区，并且设置在缓冲层中的沟槽中。源极区和漏极区设置在栅极电极叠置体的任一侧上的有源层中和缓冲层中。栅极电极叠置体设置到缓冲层中的深度充分低于缓冲层中的源极区和漏极区的深度，以阻塞从源极区到漏极区的泄漏的实质性部分。
[0067]在一个实施例中，有源层的沟道区具有比缓冲层的任何部分更低的带隙。
[0068]在一个实施例中，有源层的沟道区实质上包括锗，并且缓冲层包括硅锗。
[0069]在一个实施例中，有源层和缓冲层各自包括II1-V族材料。
[0070]在一个实施例中，栅极电极叠置体设置到缓冲层中的深度约为缓冲层中的源极区和漏极区的深度的2-4倍。
[0071]在一个实施例中，器件还包括隔离区，该隔离区相邻于源极区和漏极区并且至少部分地设置到缓冲层中。
[0072]在一个实施例中，栅极电极叠置体设置到缓冲层中的深度比隔离区的深度更深。
[0073]在一个实施例中，栅极电极叠置体包括作为沟槽加的内衬的高_k栅极电介质层和位于高-k栅极电介质层内的金属栅极电极。
[0074]在一个实施例中，器件还包括以垂直布置的方式设置在有源层上方的一条或多条纳米线，并且栅极电极叠置体设置在纳米线中的每一条纳米线的沟道区上并且完全环绕纳米线中的每一条纳米线的沟道区。
[0075]在实施例中，一种制造非平面半导体器件的方法包括在衬底上方形成异质结构。异质结构包括位于具有不同组分的上部层与下部层之间的异质结。在异质结构上方形成有源层，该有源层具有不同于异质结构的上部层和下部层的组分。在上部层中和至少部分地在下部层中形成沟槽。在有源层的沟道区上形成栅极电极叠置体，并且在上部层中的沟槽中和至少部分地在下部层中形成栅极电极叠置体，该栅极电极叠置体完全环绕有源层的沟道区。在栅极电极叠置体的任一侧上的有源层中和上部层中但不在下部层中，形成源极区和漏极区。
[0076]在一个实施例中，在替代栅极工艺中去除伪栅极结构之后执行在上部层中和至少部分地在下部层中形成沟槽。
[0077]在一个实施例中，有源层的沟道区具有比下部层更低的带隙，并且下部层具有比上部层更低的带隙。
[0078]在一个实施例中，有源层的沟道区实质上包括锗，下部层包括SixGeih,并且上部层包括SiyGei_y，其中，y>x。
[0079]在一个实施例中，y约为0.5，以及x约为0.3。
[0080]在一个实施例中，有源层的沟道区、下部层以及上部层各自包括不同的II1-V族材料。
[0081 ] 在一个实施例中，栅极电极叠置体形成到异质结构中的深度约为异质结构中的源极区和漏极区的深度的2-4倍。
[0082]在一个实施例中，方法还包括形成隔离区，该隔离区相邻于源极区和漏极区并且至少部分地进入到异质结构中。
[0083]在一个实施例中，栅极电极叠置体形成到异质结构中的深度比隔离区的深度更深。
[0084]在一个实施例中，栅极电极叠置体包括作为沟槽的内衬的高_k栅极电介质层和位于高_k栅极电介质层内的金属栅极电极。
[0085]在一个实施例中，方法还包括在有源层上方以垂直布置的方式形成一条或多条纳米线，以及在纳米线中的每一条纳米线的沟道区上形成栅极电极叠置体并且该栅极电极叠置体完全环绕纳米线中的每一条纳米线的沟道区。
【主权项】
1.一种非平面半导体器件，包括: 异质结构，所述异质结构设置在衬底上方，所述异质结构包括位于具有不同组分的上部层与下部层之间的异质结； 有源层，所述有源层设置在所述异质结构上方并且具有不同于所述异质结构的所述上部层和下部层的组分； 栅极电极叠置体，所述栅极电极叠置体设置在所述有源层的沟道区上并且完全环绕所述有源层的所述沟道区，并且所述栅极电极叠置体设置在所述上部层中的沟槽中并且至少部分地在所述异质结构的所述下部层中；以及 源极区和漏极区，所述源极区和所述漏极区设置在所述栅极电极叠置体的任一侧上的所述有源层中和所述上部层中，但不在所述下部层中。2.根据权利要求1所述的非平面半导体器件，其中，所述有源层的所述沟道区具有比所述下部层更低的带隙，并且所述下部层具有比所述上部层更低的带隙。3.根据权利要求2所述的非平面半导体器件，其中，所述有源层的所述沟道区实质上包括锗，所述下部层包括SixGei_x，以及所述上部层包括SiyGei_y，其中，社4.根据权利要求3所述的非平面半导体器件，其中，y约为0.5，以及X约为0.3。5.根据权利要求2所述的非平面半导体器件，其中，所述有源层、所述下部层和所述上部层各自包括不同的II1-V族材料。6.根据权利要求1所述的非平面半导体器件，其中，所述栅极电极叠置体设置到所述异质结构中的深度约为所述异质结构中的所述源极区和所述漏极区的深度的2-4倍。7.根据权利要求1所述的非平面半导体器件，还包括: 隔离区，所述隔离区相邻于所述源极区和所述漏极区并且至少部分地设置到所述异质结构中，其中，所述栅极电极叠置体设置到所述异质结构中的深度比所述隔离区的深度更深。8.根据权利要求1所述的非平面半导体器件，其中，所述栅极电极叠置体包括作为所述沟槽的内衬的高_k栅极电介质层和位于所述高_k栅极电介质层内的金属栅极电极。9.根据权利要求1所述的非平面半导体器件，还包括: 一条或多条纳米线，所述一条或多条纳米线以垂直布置的方式设置在所述有源层上方，其中，所述栅极电极叠置体设置在所述纳米线中的每一条纳米线的沟道区上并且完全环绕所述纳米线中的每一条纳米线的所述沟道区。10.一种制造非平面半导体器件的方法，包括: 在衬底上方形成异质结构，所述异质结构包括位于具有不同组分的上部层与下部层之间的异质结； 在所述异质结构上方形成有源层，所述有源层具有不同于所述异质结构的所述上部层和下部层的组分； 在所述上部层中和至少部分地在所述下部层中形成沟槽； 在所述有源层的沟道区上形成栅极电极叠置体，并且在所述上部层的所述沟槽中和至少部分地在所述下部层中形成栅极电极叠置体，所述栅极电极叠置体完全环绕所述有源层的所述沟道区；以及 在所述栅极电极叠置体的任一侧上的所述有源层中和所述上部层中但不在所述下部层中，形成源极区和漏极区。11.根据权利要求10所述的方法，其中，在替代栅极工艺中去除伪栅极结构之后执行在所述上部层中和至少部分地在所述下部层中形成所述沟槽。12.根据权利要求10所述的方法，其中，所述有源层的所述沟道区具有比所述下部层更低的带隙，并且所述下部层具有比所述上部层更低的带隙。13.根据权利要求12所述的方法，其中，所述有源层的所述沟道区实质上包括锗，所述下部层包括SixGe1Y并且所述上部层包括SiyGe1V其中，y〉x。14.根据权利要求13所述的方法，其中，y约为0.5，并且x约为0.3。15.根据权利要求12所述的方法，其中，所述有源层的所述沟道区、所述下部层和所述上部层各自包括不同的πι-v族材料。16.根据权利要求10所述的方法，其中，所述栅极电极叠置体形成到所述异质结构中的深度约为所述异质结构中的所述源极区和所述漏极区的深度的2-4倍。17.根据权利要求10所述的方法，还包括: 将隔离区至少部分地形成到所述异质结构中，所述隔离区相邻于所述源极区和所述漏极区。18.根据权利要求17所述的方法，其中，所述栅极电极叠置体形成到所述异质结构中的深度比所述隔离区的深度更深。19.根据权利要求10所述的方法，其中，所述栅极电极叠置体包括作为所述沟槽的内衬的高-k栅极电介质层和位于所述高_k栅极电介质层内的金属栅极电极。20.根据权利要求10所述的方法，还包括: 在所述有源层上方以垂直布置的方式形成一条或多条纳米线，其中，所述栅极电极叠置体形成在所述纳米线中的每一条纳米线的沟道区上并且完全环绕所述纳米线中的每一条纳米线的所述沟道区。
【专利摘要】描述了具有锗或III-V族有源层的深环栅极半导体器件。例如，非平面半导体器件包括设置在衬底上方的异质结构。所述异质结构包括位于具有不同组分的上部层与下部层之间的异质结。有源层设置在所述异质结构上方并且具有不同于所述异质结构的所述上部层和下部层的组分。栅极电极叠置体设置在所述有源层的沟道区上并且完全环绕所述有源层的所述沟道区，并且设置在所述上部层的沟槽中并且至少部分地在所述异质结构的所述下部层中。源极区和漏极区设置在所述栅极电极叠置体的任一侧上的所述有源层中和所述上部层中，但不在所述下部层中。
【IPC分类】H01L29/78, H01L21/336
【公开号】CN104885228
【申请号】CN201480003664
【发明人】R·皮拉里塞泰, W·拉赫马迪, V·H·勒, S·H·宋, J·S·卡治安, J·T·卡瓦列罗斯, H·W·田, G·杜威, M·拉多萨夫列维奇, B·舒金, N·慕克吉
【申请人】英特尔公司
【公开日】2015年9月2日
【申请日】2014年1月9日
【公告号】DE112014000536T5, US9136343, US20140203327, US20150349077, WO2014116433A1
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