电压检测电路的制作方法
电压检测电路的制作方法
【技术领域】
[0001]本发明涉及一种半导体集成电路，特别是涉及一种电压检测电路(VoltageDetector)。
【背景技术】
[0002]电压检测器在集成电路中被广泛应用，如在系统级芯片(System On Chip，S0C)应用中就需要采用电压检测电路检测外部电源电压，功耗、面积是电压检测器的重要指标之一。如图1所示，是现有电压检测电路的结构示意图；被检测的电压源VDDA50通过电阻Rl和R2分压形成检测电压VDET后和参考电压VREF进行比较，比较通过比较器(CMP) 101实现，比较器采用工作电压源VDDA15，比较器的输出端输出检测信号VD_0UT。
[0003]图1的电压检测可以用公式表示如下:
[0004]VDDA50 X R2/ (R1+R2)即VDET与VREF比较，如果VDET大于等于VREF，则输出逻辑高即VD_0UT为I ;如果VDET小于VREF，则输出逻辑低即VD_0UT为O。
[0005]现有技术中由于需要采用两个电阻分压，电阻Rl和R2的总和由被检测电压源VDDA50和电阻Rl和R2路径上的参考电流决定，用公式表示为:R1+R2 = VDDA50/IREF12，IREF12表示流过电阻Rl和R2路径上的参考电流，设VDDA50 = 5V IREF = I μ A，则需要5Μ的电阻。在集成电路中，电阻会占用过多的器件面积。在半导体制造中，器件的面积越小，就能在单位面积上形成更多的器件，从而能提高集成度，最终减少成本。所以，电阻过大的面积会使制造成本增加。
【发明内容】
[0006]本发明所要解决的技术问题是提供一种电压检测电路，能节约电阻面积，提高集成度，降低成本。
[0007]为解决上述技术问题，本发明提供的电压检测电路包括:
[0008]参考电流源路径，提供参考电流。
[0009]第一镜像路径和第二镜像路径，都为所述参考电流源路径的镜像路径，所述第一镜像路径输出的第一电流和所述第二镜像路径输出的第二电流都为所述参考电流的镜像电流。
[0010]第一 PMOS管和第二 PMOS管，所述第一 PMOS管的栅极和漏极、所述第二 PMOS管的栅极连接在一起并都和所述第一镜像路径连接；所述第一 PMOS管的源极连接第一电压源。
[0011]所述第二 PMOS管的漏极连接所述第二镜像路径，所述第二 PMOS管的源极通过第一电阻连接到第二电压源，所述第二电压源为被测电压源。
[0012]反相器的输入端连接所述第二 PMOS管的漏极，所述反相器的输出端为检测信号的输出端。
[0013]当所述被测电压源的电压为触发点电压时，所述第二 PMOS管的源极电压取值为等于所述第一电压源的第一电压，所述反相器的输出端输出低电平的所述检测信号，所述第一电阻的大小设置为所述触发点电压和所述第一电压的差除以所述第二电流。
[0014]进一步的改进是，所述参考电流源路径包括第一 NMOS管，所述第一镜像路径包括第二 NMOS管，所述第二镜像路径包括第三NMOS管。
[0015]所述第一 NMOS管的漏极输入所述参考电流。
[0016]所述第一 NMOS管的漏极和栅极、所述第二 NMOS管的栅极和所述第三NMOS管的栅极连接在一起。
[0017]所述第一 NMOS管的源极、所述第二 NMOS管的源极和所述第三NMOS管的源极都接地。
[0018]所述第一 PMOS管的漏极连接所述第二 NMOS管的漏极。
[0019]所述第二 PMOS管的漏极连接所述第三NMOS管的漏极。
[0020]进一步的改进是，所述第一电流和所述第二电流大小相等。
[0021]进一步的改进是，所述第一电流和所述第二电流大小都等于所述参考电流的大小。
[0022]进一步的改进是，所述参考电流大小为I微安。
[0023]进一步的改进是，当所述被测电压源的电压大于所述触发点电压时，所述第二PMOS管的源极电压大于所述第一电压源的第一电压，所述反相器的输出端输出低电平的所述检测信号；当所述被测电压源的电压小于所述触发点电压时，所述第二 PMOS管的源极电压小于所述第一电压源的第一电压，所述反相器的输出端输出高电平的所述检测信号。
[0024]进一步的改进是，所述被测电压源的电压的正常值为5V，所述触发点电压为
2.5V，所述第一电压为1.5V。
[0025]本发明不需要采用多个电阻串联形成的分压路径，仅需一个参考电流源路径、两个镜像路径、由第一 PMOS管和第二 PMOS管组成的共栅放大器、一个电阻即可实现电压检测，将检测的电压输入到反相器即可在反相器的输出端输出检测信号；可知本发明中仅需采用一个电阻，且该电阻为触发点电压和第一电压的差除以第二电流，触发点电压和第一电压的差比被测电压源的正常电压值要小，故本发明电路中采用的电阻要小于现有技术中的总电阻的大小，这能节约电阻面积，提高集成度，降低成本。
【附图说明】
[0026]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0027]图1是现有电压检测电路的结构示意图；
[0028]图2是本发明实施例电压检测电路的结构示意图。
【具体实施方式】
[0029]如图2所示，是本发明实施例电压检测电路的结构示意图，本发明实施例电压检测电路包括:
[0030]参考电流源路径，提供参考电流IREF。
[0031]第一镜像路径和第二镜像路径，都为所述参考电流源路径的镜像路径，所述第一镜像路径输出的第一电流和所述第二镜像路径输出的第二电流都为所述参考电流IREF的镜像电流。
[0032]第一 PMOS管Pl和第二 PMOS管P2，所述第一 PMOS管Pl的栅极和漏极、所述第二PMOS管P2的栅极连接在一起并都和所述第一镜像路径连接；所述第一 PMOS管Pl的源极连接第一电压源VDDA15。由图2可以看出，第一 PMOS管Pl和第二 PMOS管P2组成共栅放大器。
[0033]所述第二 PMOS管P2的漏极连接所述第二镜像路径，所述第二 PMOS管P2的源极通过第一电阻R连接到第二电压源VDDA50，所述第二电压源VDDA50为被测电压源。
[0034]反相器I (INV)的输入端连接所述第二 PMOS管P2的漏极，所述反相器I的输出端为检测信号的输出端。
[0035]当所述被测电压源的电压为触发点电压时，所述第二 PMOS管P2的源极电压即检测电压VDET取值为等于所述第一电压源VDDA15的第一电压，所述反相器I的输出端输出低电平的所述检测信号，所述第一电阻R的大小设置为所述触发点电压和所述第一电压的差除以所述第二电流。
[0036]当所述被测电压源的电压大于所述触发点电压时，所述第二 PMOS管P2的源极电压VDET大于所述第一电压源VDDA15的第一电压，所述反相器I的输出端输出低电平的所述检测信号；当所述被测电压源的电压小于所述触发点电压时，所述第二 PMOS管P2的源极电压VDET小于所述第一电压源VDDA15的第一电压，所述反相器I的输出端输出高电平的所述检测信号。
[0037]较佳选择为，所述参考电流源路径包括第一 NMOS管NO，所述第一镜像路径包括第二 NMOS管NI，所述第二镜像路径包括第三NMOS管N2。
[0038]所述第一 NMOS管NO的漏极输入所述参考电流IREF，即所述参考电流IREF从所述第一电压源VDDA15流入到所述第一 NMOS管NO的漏极。
[0039]所述第一 NMOS管NO的漏极和栅极、所述第二 NMOS管NI的栅极和所述第三NMOS管N2的栅极连接在一起。
[0040]所述第一 NMOS管NO的源极、所述第二 NMOS管NI的源极和所述第三NMOS管N2的源极都接地。
[0041 ] 所述第一 PMOS管Pl的漏极连接所述第二 NMOS管NI的漏极。
[0042]所述第二 PMOS管P2的漏极连接所述第三NMOS管N2的漏极。
[0043]所述第一电流和所述第二电流大小相等。所述第一电流和所述第二电流大小都等于所述参考电流IREF的大小。
[0044]本发明实施例能减少电阻面积，本发明实施例第一电阻的取值用公式可以表示为:R = (VTRIG-VDDA15)/IREF ;其中R表示第一电阻，VTRIG表示触发点电压，VDDAl5表示检测电压VDET且等于第一电压，IREF表示第二电流取参考电流时。在本发明实施例中，如果采用如下取值:所述参考电流IREF大小为I微安，所述被测电压源的电压的正常值为5V，所述触发点电压为2.5V，所述第一电压为1.5V，这时所述第一电阻R的大小为I兆欧，而图1所示的现有电路中需要5M的电阻，所以本发明实施例能节约80%的电阻。
[0045]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种电压检测电路，其特征在于，包括: 参考电流源路径，提供参考电流； 第一镜像路径和第二镜像路径，都为所述参考电流源路径的镜像路径，所述第一镜像路径输出的第一电流和所述第二镜像路径输出的第二电流都为所述参考电流的镜像电流； 第一 PMOS管和第二 PMOS管，所述第一 PMOS管的栅极和漏极、所述第二 PMOS管的栅极连接在一起并都和所述第一镜像路径连接；所述第一 PMOS管的源极连接第一电压源； 所述第二 PMOS管的漏极连接所述第二镜像路径，所述第二 PMOS管的源极通过第一电阻连接到第二电压源，所述第二电压源为被测电压源； 反相器的输入端连接所述第二 PMOS管的漏极，所述反相器的输出端为检测信号的输出立而; 当所述被测电压源的电压为触发点电压时，所述第二 PMOS管的源极电压取值为等于所述第一电压源的第一电压，所述反相器的输出端输出低电平的所述检测信号，所述第一电阻的大小设置为所述触发点电压和所述第一电压的差除以所述第二电流。2.如权利要求1所述的电压检测电路，其特征在于:所述参考电流源路径包括第一NMOS管，所述第一镜像路径包括第二 NMOS管，所述第二镜像路径包括第三NMOS管； 所述第一 NMOS管的漏极输入所述参考电流； 所述第一 NMOS管的漏极和栅极、所述第二 NMOS管的栅极和所述第三NMOS管的栅极连接在一起； 所述第一 NMOS管的源极、所述第二 NMOS管的源极和所述第三NMOS管的源极都接地； 所述第一 PMOS管的漏极连接所述第二 NMOS管的漏极； 所述第二 PMOS管的漏极连接所述第三NMOS管的漏极。3.如权利要求2所述的电压检测电路，其特征在于:所述第一电流和所述第二电流大小相等。4.如权利要求3所述的电压检测电路，其特征在于:所述第一电流和所述第二电流大小都等于所述参考电流的大小。5.如权利要求4所述的电压检测电路，其特征在于:所述参考电流大小为I微安。6.如权利要求1所述的电压检测电路，其特征在于:当所述被测电压源的电压大于所述触发点电压时，所述第二 PMOS管的源极电压大于所述第一电压源的第一电压，所述反相器的输出端输出低电平的所述检测信号；当所述被测电压源的电压小于所述触发点电压时，所述第二 PMOS管的源极电压小于所述第一电压源的第一电压，所述反相器的输出端输出高电平的所述检测信号。7.如权利要求1所述的电压检测电路，其特征在于:所述被测电压源的电压的正常值为5V，所述触发点电压为2.5V，所述第一电压为1.5V。
【专利摘要】本发明公开了一种电压检测电路，包括：参考电流源路径及第一和二镜像路径；第一和二PMOS管，第一PMOS管的栅极和漏极、第二PMOS管的栅极连接在一起并都和第一镜像路径连接；第一PMOS管的源极连接第一电压源；第二PMOS管的漏极连接第二镜像路径，第二PMOS管的源极通过第一电阻连接到第二电压源，第二电压源为被测电压源；反相器的输入端连接第二PMOS管的漏极，反相器的输出端输出检测信号；当被测电压源的电压为触发点电压时，反相器的输出端输出低电平的检测信号，第一电阻的大小设置为触发点电压和第一电压的差除以第二电流。本发明能节约电阻面积，提高集成度，降低成本。
【IPC分类】G01R19/165
【公开号】CN104897949
【申请号】CN201510270477
【发明人】邵博闻
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2015年9月9日
【申请日】2015年5月25日
【技术领域】
[0001]本发明涉及一种半导体集成电路，特别是涉及一种电压检测电路(VoltageDetector)。
【背景技术】
[0002]电压检测器在集成电路中被广泛应用，如在系统级芯片(System On Chip，S0C)应用中就需要采用电压检测电路检测外部电源电压，功耗、面积是电压检测器的重要指标之一。如图1所示，是现有电压检测电路的结构示意图；被检测的电压源VDDA50通过电阻Rl和R2分压形成检测电压VDET后和参考电压VREF进行比较，比较通过比较器(CMP) 101实现，比较器采用工作电压源VDDA15，比较器的输出端输出检测信号VD_0UT。
[0003]图1的电压检测可以用公式表示如下:
[0004]VDDA50 X R2/ (R1+R2)即VDET与VREF比较，如果VDET大于等于VREF，则输出逻辑高即VD_0UT为I ;如果VDET小于VREF，则输出逻辑低即VD_0UT为O。
[0005]现有技术中由于需要采用两个电阻分压，电阻Rl和R2的总和由被检测电压源VDDA50和电阻Rl和R2路径上的参考电流决定，用公式表示为:R1+R2 = VDDA50/IREF12，IREF12表示流过电阻Rl和R2路径上的参考电流，设VDDA50 = 5V IREF = I μ A，则需要5Μ的电阻。在集成电路中，电阻会占用过多的器件面积。在半导体制造中，器件的面积越小，就能在单位面积上形成更多的器件，从而能提高集成度，最终减少成本。所以，电阻过大的面积会使制造成本增加。
【发明内容】
[0006]本发明所要解决的技术问题是提供一种电压检测电路，能节约电阻面积，提高集成度，降低成本。
[0007]为解决上述技术问题，本发明提供的电压检测电路包括:
[0008]参考电流源路径，提供参考电流。
[0009]第一镜像路径和第二镜像路径，都为所述参考电流源路径的镜像路径，所述第一镜像路径输出的第一电流和所述第二镜像路径输出的第二电流都为所述参考电流的镜像电流。
[0010]第一 PMOS管和第二 PMOS管，所述第一 PMOS管的栅极和漏极、所述第二 PMOS管的栅极连接在一起并都和所述第一镜像路径连接；所述第一 PMOS管的源极连接第一电压源。
[0011]所述第二 PMOS管的漏极连接所述第二镜像路径，所述第二 PMOS管的源极通过第一电阻连接到第二电压源，所述第二电压源为被测电压源。
[0012]反相器的输入端连接所述第二 PMOS管的漏极，所述反相器的输出端为检测信号的输出端。
[0013]当所述被测电压源的电压为触发点电压时，所述第二 PMOS管的源极电压取值为等于所述第一电压源的第一电压，所述反相器的输出端输出低电平的所述检测信号，所述第一电阻的大小设置为所述触发点电压和所述第一电压的差除以所述第二电流。
[0014]进一步的改进是，所述参考电流源路径包括第一 NMOS管，所述第一镜像路径包括第二 NMOS管，所述第二镜像路径包括第三NMOS管。
[0015]所述第一 NMOS管的漏极输入所述参考电流。
[0016]所述第一 NMOS管的漏极和栅极、所述第二 NMOS管的栅极和所述第三NMOS管的栅极连接在一起。
[0017]所述第一 NMOS管的源极、所述第二 NMOS管的源极和所述第三NMOS管的源极都接地。
[0018]所述第一 PMOS管的漏极连接所述第二 NMOS管的漏极。
[0019]所述第二 PMOS管的漏极连接所述第三NMOS管的漏极。
[0020]进一步的改进是，所述第一电流和所述第二电流大小相等。
[0021]进一步的改进是，所述第一电流和所述第二电流大小都等于所述参考电流的大小。
[0022]进一步的改进是，所述参考电流大小为I微安。
[0023]进一步的改进是，当所述被测电压源的电压大于所述触发点电压时，所述第二PMOS管的源极电压大于所述第一电压源的第一电压，所述反相器的输出端输出低电平的所述检测信号；当所述被测电压源的电压小于所述触发点电压时，所述第二 PMOS管的源极电压小于所述第一电压源的第一电压，所述反相器的输出端输出高电平的所述检测信号。
[0024]进一步的改进是，所述被测电压源的电压的正常值为5V，所述触发点电压为
2.5V，所述第一电压为1.5V。
[0025]本发明不需要采用多个电阻串联形成的分压路径，仅需一个参考电流源路径、两个镜像路径、由第一 PMOS管和第二 PMOS管组成的共栅放大器、一个电阻即可实现电压检测，将检测的电压输入到反相器即可在反相器的输出端输出检测信号；可知本发明中仅需采用一个电阻，且该电阻为触发点电压和第一电压的差除以第二电流，触发点电压和第一电压的差比被测电压源的正常电压值要小，故本发明电路中采用的电阻要小于现有技术中的总电阻的大小，这能节约电阻面积，提高集成度，降低成本。
【附图说明】
[0026]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0027]图1是现有电压检测电路的结构示意图；
[0028]图2是本发明实施例电压检测电路的结构示意图。
【具体实施方式】
[0029]如图2所示，是本发明实施例电压检测电路的结构示意图，本发明实施例电压检测电路包括:
[0030]参考电流源路径，提供参考电流IREF。
[0031]第一镜像路径和第二镜像路径，都为所述参考电流源路径的镜像路径，所述第一镜像路径输出的第一电流和所述第二镜像路径输出的第二电流都为所述参考电流IREF的镜像电流。
[0032]第一 PMOS管Pl和第二 PMOS管P2，所述第一 PMOS管Pl的栅极和漏极、所述第二PMOS管P2的栅极连接在一起并都和所述第一镜像路径连接；所述第一 PMOS管Pl的源极连接第一电压源VDDA15。由图2可以看出，第一 PMOS管Pl和第二 PMOS管P2组成共栅放大器。
[0033]所述第二 PMOS管P2的漏极连接所述第二镜像路径，所述第二 PMOS管P2的源极通过第一电阻R连接到第二电压源VDDA50，所述第二电压源VDDA50为被测电压源。
[0034]反相器I (INV)的输入端连接所述第二 PMOS管P2的漏极，所述反相器I的输出端为检测信号的输出端。
[0035]当所述被测电压源的电压为触发点电压时，所述第二 PMOS管P2的源极电压即检测电压VDET取值为等于所述第一电压源VDDA15的第一电压，所述反相器I的输出端输出低电平的所述检测信号，所述第一电阻R的大小设置为所述触发点电压和所述第一电压的差除以所述第二电流。
[0036]当所述被测电压源的电压大于所述触发点电压时，所述第二 PMOS管P2的源极电压VDET大于所述第一电压源VDDA15的第一电压，所述反相器I的输出端输出低电平的所述检测信号；当所述被测电压源的电压小于所述触发点电压时，所述第二 PMOS管P2的源极电压VDET小于所述第一电压源VDDA15的第一电压，所述反相器I的输出端输出高电平的所述检测信号。
[0037]较佳选择为，所述参考电流源路径包括第一 NMOS管NO，所述第一镜像路径包括第二 NMOS管NI，所述第二镜像路径包括第三NMOS管N2。
[0038]所述第一 NMOS管NO的漏极输入所述参考电流IREF，即所述参考电流IREF从所述第一电压源VDDA15流入到所述第一 NMOS管NO的漏极。
[0039]所述第一 NMOS管NO的漏极和栅极、所述第二 NMOS管NI的栅极和所述第三NMOS管N2的栅极连接在一起。
[0040]所述第一 NMOS管NO的源极、所述第二 NMOS管NI的源极和所述第三NMOS管N2的源极都接地。
[0041 ] 所述第一 PMOS管Pl的漏极连接所述第二 NMOS管NI的漏极。
[0042]所述第二 PMOS管P2的漏极连接所述第三NMOS管N2的漏极。
[0043]所述第一电流和所述第二电流大小相等。所述第一电流和所述第二电流大小都等于所述参考电流IREF的大小。
[0044]本发明实施例能减少电阻面积，本发明实施例第一电阻的取值用公式可以表示为:R = (VTRIG-VDDA15)/IREF ;其中R表示第一电阻，VTRIG表示触发点电压，VDDAl5表示检测电压VDET且等于第一电压，IREF表示第二电流取参考电流时。在本发明实施例中，如果采用如下取值:所述参考电流IREF大小为I微安，所述被测电压源的电压的正常值为5V，所述触发点电压为2.5V，所述第一电压为1.5V，这时所述第一电阻R的大小为I兆欧，而图1所示的现有电路中需要5M的电阻，所以本发明实施例能节约80%的电阻。
[0045]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种电压检测电路，其特征在于，包括: 参考电流源路径，提供参考电流； 第一镜像路径和第二镜像路径，都为所述参考电流源路径的镜像路径，所述第一镜像路径输出的第一电流和所述第二镜像路径输出的第二电流都为所述参考电流的镜像电流； 第一 PMOS管和第二 PMOS管，所述第一 PMOS管的栅极和漏极、所述第二 PMOS管的栅极连接在一起并都和所述第一镜像路径连接；所述第一 PMOS管的源极连接第一电压源； 所述第二 PMOS管的漏极连接所述第二镜像路径，所述第二 PMOS管的源极通过第一电阻连接到第二电压源，所述第二电压源为被测电压源； 反相器的输入端连接所述第二 PMOS管的漏极，所述反相器的输出端为检测信号的输出立而; 当所述被测电压源的电压为触发点电压时，所述第二 PMOS管的源极电压取值为等于所述第一电压源的第一电压，所述反相器的输出端输出低电平的所述检测信号，所述第一电阻的大小设置为所述触发点电压和所述第一电压的差除以所述第二电流。2.如权利要求1所述的电压检测电路，其特征在于:所述参考电流源路径包括第一NMOS管，所述第一镜像路径包括第二 NMOS管，所述第二镜像路径包括第三NMOS管； 所述第一 NMOS管的漏极输入所述参考电流； 所述第一 NMOS管的漏极和栅极、所述第二 NMOS管的栅极和所述第三NMOS管的栅极连接在一起； 所述第一 NMOS管的源极、所述第二 NMOS管的源极和所述第三NMOS管的源极都接地； 所述第一 PMOS管的漏极连接所述第二 NMOS管的漏极； 所述第二 PMOS管的漏极连接所述第三NMOS管的漏极。3.如权利要求2所述的电压检测电路，其特征在于:所述第一电流和所述第二电流大小相等。4.如权利要求3所述的电压检测电路，其特征在于:所述第一电流和所述第二电流大小都等于所述参考电流的大小。5.如权利要求4所述的电压检测电路，其特征在于:所述参考电流大小为I微安。6.如权利要求1所述的电压检测电路，其特征在于:当所述被测电压源的电压大于所述触发点电压时，所述第二 PMOS管的源极电压大于所述第一电压源的第一电压，所述反相器的输出端输出低电平的所述检测信号；当所述被测电压源的电压小于所述触发点电压时，所述第二 PMOS管的源极电压小于所述第一电压源的第一电压，所述反相器的输出端输出高电平的所述检测信号。7.如权利要求1所述的电压检测电路，其特征在于:所述被测电压源的电压的正常值为5V，所述触发点电压为2.5V，所述第一电压为1.5V。
【专利摘要】本发明公开了一种电压检测电路，包括：参考电流源路径及第一和二镜像路径；第一和二PMOS管，第一PMOS管的栅极和漏极、第二PMOS管的栅极连接在一起并都和第一镜像路径连接；第一PMOS管的源极连接第一电压源；第二PMOS管的漏极连接第二镜像路径，第二PMOS管的源极通过第一电阻连接到第二电压源，第二电压源为被测电压源；反相器的输入端连接第二PMOS管的漏极，反相器的输出端输出检测信号；当被测电压源的电压为触发点电压时，反相器的输出端输出低电平的检测信号，第一电阻的大小设置为触发点电压和第一电压的差除以第二电流。本发明能节约电阻面积，提高集成度，降低成本。
【IPC分类】G01R19/165
【公开号】CN104897949
【申请号】CN201510270477
【发明人】邵博闻
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2015年9月9日
【申请日】2015年5月25日
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