埋入式磁传感器的制造方法
埋入式磁传感器的制造方法
【技术领域】
[0001]本发明涉及埋入式磁传感器，更详细地，涉及在半导体基板的内部以埋设的形态形成磁场传感元件(或霍尔元件)，并在上述磁场传感元件(或霍尔元件)的上部设有模拟及数字电路部的磁场传感元件(或霍尔元件)及磁传感器(或霍尔传感器)。
【背景技术】
[0002]众所周知，磁场传感元件(或霍尔元件)为利用霍尔效应来掌握磁场的方向和大小的元件，若向通有电流的导体施加磁场，则在与电流和磁场垂直的方向产生电压的效应。即，在磁场传感元件(或霍尔元件)中，在施加磁场(magnetic field)的状态下，四个电极中的两个相向的电极提供电流，剩余两个相向的电极提供沿着与电流垂直的方向产生的霍尔电压，从而检测霍尔电压，来检测磁场的方向和大小。
[0003]并且，这种磁场传感元件(或霍尔元件)适用于通过检测地球的磁场来提供方向信息的数字罗盘或电子罗盘之类的磁传感器(或霍尔传感器)。
[0004]这种磁传感器(或霍尔传感器)利用磁场传感元件(或霍尔元件)的霍尔效应，来提供使使用者了解地球的北和南、东和西的方位的功能，并且，近年来搭载于智能手机等便携式数字设备而使用。在使用于便携式数字设备的情况下，利用移动应用程序(App)，不仅能够使用于地球的方位方面的用途，而且还能使用于位置信息方面的用途，因而能够有用地使用于地图应用程序中。
[0005]但是，磁传感器(或霍尔传感器)为了处理磁场传感元件(或霍尔元件)的检测结果而必须一同使用模拟及数字电路。模拟及数字电路是指用于处理由磁场传感元件(或霍尔元件)所检测的信号的各种电路，例如有低噪声放大器(LNA)、自动增益控制器(AGC)、模数变换器(ADC)、主控制器(main controller)等。
[0006]像这样，磁传感器(或霍尔传感器)与模拟及数字电路一同使用，但到目前为止，上述模拟及数字电路通常以与磁场传感元件(或霍尔元件)在水平方向相邻的方式设计。例如，构成磁场传感元件(或霍尔元件)，并在上述磁场传感元件(或霍尔元件)的侧面方向设置模拟及数字电路。并且，还需要在磁场传感元件(或霍尔元件)和上述电路之间构成绝缘膜等，而电路之间也需要用于绝缘等的各种结构。
[0007]结果，存在无法缩小磁传感器(或霍尔传感器)本身的尺寸的问题，而这最终导致了用于构成磁传感器(或霍尔传感器)的IC芯片(chip)的整个大小也无法缩小的问题。
[0008]这使得最近欲制造更小尺寸的便携式数字设备的研发变得更难。即，如果不缩小磁场传感元件(或霍尔元件)及各种电路本身的大小，则如上所述，由于磁场传感元件(或霍尔元件)和模拟/数字电路的设计位置而难以缩小便携式数字设备的尺寸。并且，若缩小磁场传感元件(或霍尔元件)的大小，则会降低对地球磁场或磁力的灵敏度(sensitivity),因而难以继续缩小。
[0009]因此，有必要通过磁场传感元件(或霍尔元件)及各种电路的位置变更，来改善磁传感器(或霍尔传感器)的结构，以尽可能地确保磁传感器(或霍尔传感器)的面积，又能检测磁场。
[0010](专利文献0001)美国授权专利US4965517号(1"0年10月23日)
[0011](专利文献0002)美国授权专利US6278271号(2001年08月21日)
[0012](专利文献0003)美国授权专利US6545462号(2003年04月08日)
【发明内容】
[0013]本发明用于解决上述的问题，本发明的目的在于，提供为了最大限度地确保磁传感器的面积而使磁场传感元件(或霍尔元件)埋入于利用绝缘体上硅(SOI)基板的半导体基板的内部，并在上述磁场传感元件(或霍尔元件)的上方设置模拟及数字元件的电路结构的磁场传感元件(或霍尔元件)及其磁传感器(或霍尔传感器)。
[0014]S卩，基本上，当从上方观察半导体基板时，本发明防止磁场传感元件(或霍尔元件)向外部露出，并与磁场传感元件(或霍尔元件)隔着层间绝缘膜在上侧设置各种电路结构。
[0015]根据用于实现上述目的的本发明的特征，提供埋入式磁传感器，上述埋入式磁传感器包括:绝缘体上硅基板，包括半导体基板、埋入绝缘层及绝缘体上硅层；传感区域，形成于上述半导体基板；传感器接触部，贯通上述埋入绝缘层，并与上述传感区域相连接；以及电路部，形成于上述绝缘体上硅层。
[0016]上述传感区域包括:N型掺杂区域；以及P型掺杂区域，比上述N型掺杂区域形成得深。
[0017]上述传感器接触部贯通上述绝缘体上硅层而形成，并与金属线相连接，上述金属线与上述电路部相连接。
[0018]上述P型掺杂区域的长度等于或长于上述N型掺杂区域的长度。
[0019]本发明还包括隔离(isolat1n)区域，上述隔离区域形成于上述传感器接触部的周边。
[0020]本发明还包括:层间绝缘膜，形成于上述绝缘体上硅层上；以及磁集极，形成于上述层间绝缘膜上。
[0021]上述磁集极包括表面弯折的面。
[0022]上述磁集极与上述层间绝缘膜相接，并与上述埋入绝缘层直接接触。
[0023]根据本发明的另一特征，提供磁传感器，上述磁传感器包括:半导体基板，传感区域，形成于上述半导体基板，多个传感器接触部，与上述传感区域相连接，以及电路部，形成于上述传感区域上；上述传感区域包括:N型掺杂区域，以及P型掺杂区域，比上述N型掺杂区域更深地掺杂而形成。
[0024]本发明还包括:层间绝缘膜，形成于上述传感器接触部上；以及磁集极，形成于上述层间绝缘膜上。
[0025]在上述传感器接触部的周边还形成深沟区域(DTI)。
[0026]根据以如上所述的方式构成的本发明的磁场传感元件(或霍尔元件)及其磁传感器(或霍尔传感器)，具有如下效果。
[0027]首先，本发明在半导体基板内形成N型掺杂区域，来形成磁场传感元件(或霍尔元件)，并在上述磁场传感元件(或霍尔元件)的上部设置模拟及数字电路，从而具有能够制造大小比以往更小的磁传感器(或霍尔传感器)的效果。
[0028]并且，本发明在半导体基板的N型掺杂区域形成P型上部掺杂区域和P型下部掺杂区域，从而提供与半导体基板的表面平行且狭窄的电流途径。因此，由于能够相对应地防止电流的扩散而提高电流检测的敏感度。并且，能够因P型上部掺杂区域而能够与生成在半导体基板的表面的各种缺陷无关地提高在电极之间流动的电流的流动。
[0029]并且，本发明由于在填充有用于连接磁场传感元件(或霍尔元件)和电路部的导电体的传感器接触部的末端形成有高浓度掺杂区域，因而还可以期待能够降低从磁传感器(或霍尔传感器)中产生的噪音(noise)。
【附图说明】
[0030]图1a为本发明实施例的磁传感器(或霍尔传感器)的剖视图。
[0031]图1b为本发明实施例的磁传感器(或霍尔传感器)的俯视图。
[0032]图2至图9为本发明其他实施例的磁传感器(或霍尔传感器)的剖视图。
[0033]附图标记的说明
[0034]100:S0I 基板101:P 型基板
[0035]102:埋入绝缘层或图层(BOX layer)
[0036]104:S0I 层106:Si 外延层
[0037]108:第一层间绝缘膜110:第二层间绝缘膜
[0038]112:第三层间绝缘膜120:N型导电层
[0039]122:高浓度N型掺杂区域 130:P型上部掺杂区域
[0040]140:P型下部掺杂区域150:模拟数字电路部
[0041]160:第一深沟区域162:第二深沟区域
[0042]164:第三深沟区域I7O:隔离区域(Isolat1n)
[0043]190:传感区域
【具体实施方式】
[0044]以下，参照附图对本发明的优选实施例进行详细说明。
[0045]其中，本发明公开磁场传感元件(或霍尔元件)及磁传感器(或霍尔传感器)结构，磁场传感元件(或霍尔元件)基于多种结构来构成磁传感器(或霍尔传感器)。即，分别基于绝缘体上娃(SOI:Silicon on insulator)基板结构，绝缘体上娃和磁集极(IMC:1ntegrated magnetic concentrator)的并行结构，外延层(Epi)和埋设层(NBL)的并行结构，夕卜延层、埋设层及深沟绝缘(DTI:Deep Trench Isolat1n)结构一同被使用的结构,夕卜延层、埋设层及磁集极一同存在的结构，来构成磁场传感元件(或霍尔元件)，模拟/数字电路位于上述磁场传感元件(或霍尔元件)的上方，从而提供磁传感器(或霍尔传感器)。对这些各个结构进行具体观察。
[0046]图1a为本发明第一实施例的磁传感器(或霍尔传感器)的剖视图。
[0047]第一实施例的磁传感器(或霍尔传感器)为以利用厚的SOI层的SOI基板为基础的结构。众所周知，SOI基板是指在娃处理基板(Silicon handler substrate)和器件用硅基板之间由预定厚度的埋入绝缘层以夹层结构层叠的基板。这 种SOI基板具有能够实现完整的元件分离的优点。图1a为在上述SOI基板内构成磁场传感元件(或霍尔元件)的情况。
[0048]如图1a所示构成SOI基板100。SOI基板100包括:P型硅单晶体基板(以下称为“P型基板”)101,当做处理器晶片(handler wafer)使用；埋入绝缘层(Buried Oxide) 102,以预定的厚度形成于P型基板101上；以及SOI层104，由其他硅单晶体形成于埋入绝缘层102上。并且，在本实施例中，埋入绝缘层102具有0.Ιμπι至Ιμπι的厚度，优选为具有0.4 μ m的厚度。此夕卜，SOI层104具有0.1 μ m至0.5 μ m的厚度。
[0049]此时,还可以在上述SOI层104上包括Si外延层(Epitaxial Layer) 106。即,还可以在SOI层上另外形成Si外延层。由此形成厚的SOI层。在实施例中，以形成Si外延层106为例进行说明。
[0050]并且,在Si外延层106的上表面依次形成第一层间绝缘膜(ILD:Inter layerdielectric) 108、第二层间绝缘膜(IMD:Inter metal dielectric) 110 及第三层间绝缘膜(buffer layer) 112来作为层间绝缘膜。
[0051]磁场传感元件(或霍尔元件)形成在SOI基板100中的P型基板101内。基本上，磁场传感元件(或霍尔元件)需要传感区域190 (参照图1b)。为此，磁场传感元件(或霍尔元件)基本上应形成有在两个电极之间具有电流流动的电流路径(current pass)。为此，在传感区域190中的P型基板101的表面，为了电流路径，作为注入有N型离子的区域而形成有N型掺杂区域,换句话说形成有N型导电层(N-conduct1n layer) 120。这种N型导电层120从P型基板101的表面以预定深度形成。
[0052]为了与模拟数字电路之间的连接，在传感区域190的N型导电层120中形成有高浓度N型掺杂区域122。由于高浓度N型掺杂区域122为重新掺杂于N型导电层120的区域，因而成为比N型导电层120高浓度的掺杂区域。
[0053]像这样，本实施例的磁场传感元件(或霍尔元件)在构成SOI基板100的P型基板101内构成。
[0054]另一方面，在构成磁场传感元件(或霍尔元件)的P型基板101中，还可以在N型导电层120的上部及下部形成P型上部掺杂区域130和P型下部掺杂区域140。此时，P型上部掺杂区域130从P型基板101的表面以预定深度形成，但与N型导电层120相比，以掺杂得浅的方式形成。并且，P型下部掺杂区域140以跨越N型导电层120的下部的一部分和P型基板101的一部分的方式形成。即，P型下部掺杂区域140以离子注入的方式形成于比N型导电层120更深的区域。
[0055]其中，P型上部掺杂区域130抵消P型基板101的表面的不均匀性或在制造工序中可能产生的各种缺陷(defect),从而起到能够使电流沿着N型导电层120流动的屏障(barrier)作用。即，以从P型基板101的表面更向内侧流动的方式引导电流路径。并且，P型下部掺杂区域140与P型上部掺杂区域130相协作，从而以使电流与P型基板120的表面平行地流动的方式形成电流路径，尤其，使电流路径以更窄的方式形成，使得电流的流动更加顺畅。换言之，在P型基板101仅形成N型导电层120的情况下，还可以产生从N型导电层120向P型基板101的电流流动。在这种情况下，因电流通过整个区域扩散(diffus1n)开而电流的量减少，因而用于测定磁场强度的灵敏度可能降低。相反，若在N型导电层120形成P型上部掺杂区域130和P型下部掺杂区域140这两者，则电流在这些区域之间流动，从而相对应地减少向P型基板101的电流损耗，由此能够增大电流检测能力。这么一来,就能期待磁传感器(或霍尔传感器)的性能的提高。
[0056]在磁场传感元件(或霍尔元件)的上方设有模拟数字电路部(以下称为“电路部”)150。电路部150用于处理由磁场传感元件(或霍尔元件)所检测的值，实质上，由上述磁场传感元件(或霍尔元件)和电路部150合并成为磁传感器(或霍尔传感器)。这种电路部150隔着埋入绝缘层(Buried Oxide) 102而形成于SOI层104和Si外延层106、或形成于Si外延层106。S卩，电路部150位于磁场传感元件(或霍尔元件)的上方。在电路部150可包括用于将被放大的磁场信号转换为数字领域的模数转换器、低噪声放大器、自动增益控制器及控制器等结构要素。
[0057]为了磁场传感元件(或霍尔元件)与电路部150的连接而设置第一深沟区域160及第二深沟区域162。还可以将第一深沟区域160及第二深沟区域162称为传感器接触部。上述传感器接触部贯通上述埋入绝缘层102而形成。即，相当于传感器接触部的第一深沟区域160及第二深沟区域162，贯通上述埋入绝缘层102、SOI层104及Si外延层106。并且，传感器接触部160、162与位于第二层间绝缘膜110的金属线111相连接，并到达传感区域。因此，起到将形成于N型导电层120的高浓度N型掺杂区域122相互连接的传感器接触部作用。
[0058]为此，在第一深沟区域160及第二深沟区域162填充导电体。作为所填充的材料，可以使用钨(W)、钛(Ti)金属或氮化钛(TiN)等。此时，在第一层间绝缘膜110还形成有接触插塞(contact plug) 109,上述接触插塞109经由金属线111与电路部150电连接。如上所述，接触插塞109不仅起到用于连接磁场传感元件(或霍尔元件)和电路部150的作用，而且还起到向电路部150供电(power)的作用。接触插塞109是在内部填充鹤而进行金属化形成的。
[0059]除了第一深沟区域160及第二深沟区域162之外，还一同形成第三深沟区域164，上述第三深沟区域164用于连接设在第三层间绝缘膜112的焊盘(bonding pad) 113和P型基板101。其中，焊盘113用于与外部的其他结构进行电结合。并且，第三深沟区域164为了磁传感器(或霍尔传感器)的接地(ground)而使用。因此，第三深沟区域164接地。
[0060]另一方面，将磁传感元件(或霍尔元件)和电路部150以深沟区域160、162形成是因为磁场传感元件(或霍尔元件)和金属线111之间的距离较厚。即，如图所示，在构成磁场传感元件(或霍尔元件)的P型基板101上形成有埋入绝缘层102、SOI层104、Si外延层106及第一绝缘膜108，因此，代替蚀刻工序，仅利用掺杂难以形成这些。
[0061]在第一深沟区域160及第二深沟区域62的周围的SOI层104及Si外延层106形成有隔离区域170，在隔离区域170填充有绝缘物。隔离区域170用于防止电路部150和传感器接触部以物理方式粘贴。此时，隔离区域170在蚀刻SOI层104及Si外延层106之后，通过填充绝缘物的沟槽工序来形成。即，这是因为与形成电路部150的厚度相对应地需要在SOI层104及Si外延层106形成隔离区域。
[0062]图1b为对形成于磁场传感元件(或霍尔元件)上的电路部150的俯视图进行例示的图。
[0063]如图1b所示，形成有四个传感器接触部160、161、162、163，并存在用于包围传感器接触部160、161、162、163的隔离区域170。四个传感器接触部160、161、162、163与电路部150进行电连接，而传感器接触部如图1a所示，与金属线111相连接。在四个传感器接触部160、161、162、163中，两个用于检测基于霍尔效应的电压变化，剩余两个用于检测电流量。四个传感器接触部160、161、162、163配置于N型掺杂区域120的角落，但与传感区域190的N型掺杂区域120进行电接触。剩余的接地触点164为了 P型半导体基板的接地而使用。
[0064]像这样，第一实施例在构成SOI基板100的P型基板101内形成磁场传感元件(或霍尔元件)，并在其上方以隔开的方式设置电路部150。因而能够独立地体现具有最佳面积的磁传感器(或霍尔传感器)。由于能够独立地体现最优化的传感面积，因而无需故意缩小半导体芯片或半导体模具(die)的大小。不仅如此，由于磁场传感元件(或霍尔元件)和电路部150分别形成于不同的层(layer)，因此，磁场传感元件(或霍尔元件)和电路部可分别独立地实现掺杂分布的最优化。这是因为与电路部150单独形成传感元件。并且，能够更敏感地检测出在基板下方流动的地球磁场。
[0065]接下来，对本发明的其他实施例进行观察。但要留意的是，在对实施例进行说明的过程中，以对与之前的实施例相同的结构赋予相同的附图标记的方式进行说明或省略对这些相同的结构的说明。
[0066]图2为本发明第二实施例的磁传感器(或霍尔传感器)的剖视图。第二实施例将以比较与第一实施例之间的差异的方式进行说明。
[0067]观察图2，图1的层叠结构相同。即，构成用于形成具有厚的SOI层(thick SOI)的SOI基板100的P型基板101、埋入绝缘层102及SOI层104。并且，Si外延层106选择性地形成于SOI层104，并在上述Si外延层106 上依次形成第一层间绝缘膜108、第二层间绝缘膜110及第三层间绝缘膜112。
[0068]并且，为了形成传感区域而在P型基板101设置形成有高浓度N型掺杂区域122的N型导电层120，在N型导电层120的下部形成有P型下部掺杂区域140。
[0069]并且，在SOI层104及Si外延层106中，在N型导电层120的上方设有电路部150。
[0070]并且，为了与传感区域相接触而形成用于传感器接触及接地的接地接触。这因形成第一深沟区域160、第二深沟区域162及第三深沟区域164而变得可能，且在第一深沟区域160和第二深沟区域162的周围形成有隔离区域170。此时，第一深沟区域160、第二深沟区域162及第三深沟区域164以跨越埋入绝缘层102、SOI层104、Si外延层106及第一间隔绝缘膜108的方式形成，而隔离区域170以跨越SOI层104及Si外延层106的方式形成。换言之，上述传感器接触部160、162贯通上述埋入绝缘层102而形成。即，相当于传感器接触部的第一深沟区域160及第二深沟区域162贯通上述埋入绝缘层102、S0I层104及外延层106。并且，传感器接触部160、162与位于第二层间绝缘膜110的金属线111相连接，并到达传感区域190。
[0071]第二实施例的磁传感器(或霍尔传感器)和第一实施例的磁传感器(或霍尔传感器)之间的差异在于，首先仅在N型导电层120的下部形成P型下部掺杂区域140。P型下部掺杂区域140用于提供电极之间的电流路径，其以使电流与P型基板101的表面平行地流动的方式提供电流路径。即，防止电流向N型导电层120的下方扩散。这种P型下部掺杂区域140，与通过掺杂工序从P型基板101的表面开始形成的N型导电层120相比形成于更深的区域。
[0072]另一方面，与第一实施例的P型下部掺杂区域相比，P型下部掺杂区域140的长度变长。即，P型下部掺杂区域140的长度大约等于或长于N型导电层120的长度。像这样，若使N型导电层120和P型下部掺杂区域140形成相同的长度，则在制造磁传感器(或霍尔传感器)时，不仅能够减少掺杂工序所使用的掩膜数量，而且还能减少制造工序。即，N型导电层120及P型下部掺杂区域140以掺杂方式形成，而在第一实施例的情况下，由于N型导电层的长度与P型上部掺杂区域及P型下部掺杂区域的长度不同，因而需要使用不同的掺杂掩膜。相反，由于第二实施例可以使用一个掩膜来制造磁传感器(或霍尔传感器)，因而与第一实施例相比，可使用相对少的掩膜来制造磁传感器(或霍尔传感器)。
[0073]当然，第二实施例也同样还可以在N型导电层120形成P型上部掺杂区域。S卩，以使电流不受到从P型基板101的表面产生的各种缺陷的影响而从表面更向内侧流动的方式形成电流路径，从而提高性能。
[0074]另一方面，在第二实施例中，第一深沟区域160、第二深沟区域162及第三深沟区域164它们的下部的一部分形成于P型基板101内，而不是P型基板101的表面。S卩，从P型基板101的表面以规定深度形成沟槽区域。并且，在第一深沟区域160、第二深沟区域162及第三深沟区域164的末端，形成有高浓度P型掺杂区域200。像这样，若形成高浓度P型掺杂区域200，则由于能够降低磁传感器(或霍尔传感器)的噪音(noise)而期待性能的提闻。
[0075]图3为本发明第三实施例的磁传感器(或霍尔传感器)的剖视图。
[0076]与上述的第一实施例及第二实施例相同，第三实施例公开基于SOI基板的磁传感器(或霍尔传感器)，而与上述实施例不同的是具有薄的SOI层。
[0077]观察图3，为了形成传感区域而在P型基板101形成N型导电层120，并在上述N型导电层120的下面形成P型下部掺杂区域140。它们的长度相似。并且，在N型导电层120形成有与第一深沟区域160及第二深沟区域162相接的高浓度N型掺杂区域122，而在高浓度N型掺杂区域122的下方形成有高浓度P型掺杂区域200。并且，形成有用于将设在缓冲层112的一部分被蚀刻的部分的焊盘113和P型基板101的第三沟槽区域164，而在第三沟槽区域164的一端也形成有高浓度N型掺杂区域122和高浓度P型掺杂区域200。
[0078]与上述实施例的差异在于，在构成SOI基板100的SOI层104上未形成有Si外延层。即，在第一实施例及第二实施例的情况下，通过在SOI层追加形成Si外延层来形成厚的厚度，但在第三实施例中，由于仅形成SOI层而形成相对薄的厚度。
[0079]与上述实施例相同，上述传感器接触部160、162贯通上述埋入绝缘层102而形成。即，相当于传感器接触部的第一深沟区域160及第二深沟区域162贯通上述埋入绝缘层102和SOI层104。并且，传感器接触部160、162与位于第二层间绝缘膜110的金属线111相连接，并到达传感区域190。
[0080]并且，在SOI层101上直接形成第一层间绝缘膜108和第二层间绝缘膜110来作为层间绝缘膜，并在它们的上方形成有缓冲层112，这与上述内容相同。
[0081]并且，在SOI层104形成有电路部150，此时，电路部150由于厚度相对薄，因而电路部150也与SOI层104相匹配地实现最优化。
[0082]由于上述差异，在第三实施例中，可以通过其他工序形成隔离区域180。
[0083]具体如下，隔离区域180利用如下技术而形成，即，在形成SOI层104时以电方式使元件相互隔离的元件隔离结构的例子即娃的局部氧化(Local Oxidat1n of Silicon ；LOCOS)工序技术,或浅沟槽隔离(STI:Shallow Trench Isolat1n)工序技术。因此,在SOI层104首先形成隔离区域180之后，形成第一深沟区域160及第二深沟区域162。因此，与第一实施例及第二实施例不同，隔离区域180呈与第一深沟区域160和第二深沟区域162的外表面相接的形状。
[0084]像这样，由于第三实施例一边进行硅的局部氧化工序或浅沟槽隔离工序，一边形成SOI层104，因而与上述实施例相比，可以进一步减少工序数量。
[0085]另一方面，在第三实施例的情况下，当然还可以在N型导电层120形成P型上部掺杂区域。
[0086]图4为本发明第四实施例的磁传感器(或霍尔传感器)装置的剖视图。
[0087]第四实施例为同时利用包括薄的SOI层的SOI基板和磁集极来制造的磁传感器(或霍尔传感器)。
[0088]图4与图3所示的第三实施例的结构相似。即，在SOI基板100的SOI层104直接形成第一层间绝缘膜106及第二层间绝缘膜108等层间绝缘膜。
[0089]并且，为了形成传感区域而从P型基板101的表面以预定深度形成有N型导电层120，而在N型导电层120形成有与第一深沟区域160及第二深沟区域162的一端相接的高浓度N型掺杂区域122及高浓度P型掺杂区域200。并且，在N型导电层120的下部形成有P型下部掺杂区域140。
[0090]如同之前的其他实施例，上述传感器接触部160、162贯通上述埋入绝缘层102而形成。即，相当于传感器接触部的第一深沟区域160及第二深沟区域162贯通上述埋入绝缘层102和SOI层104。并且，传感器接触部160、162与位于第二层间绝缘膜110的金属线111相连接，并到达传感区域190。
[0091 ] 并且，第三深沟区域164连接焊盘113和P型基板101，而在上述第三深沟区域164的与P型基板101相连接的一端也形成有高浓度N型掺杂区域122及高浓度P型掺杂区域200。
[0092]并且，仅在SOI层104形成有电路部150，而为了以电方式相互隔离元件，在SOI层104形成有隔离区域180。当然，第四实施例的隔离区域180也借助用于以电方式隔离元件之间的硅的局部氧化工序或浅沟槽隔离工序来形成，而这在形成SOI层104时一同形成。
[0093]另一方面，在第四实施例中在形成于第二层间绝缘膜108的上表面的缓冲层112上还形成有磁集极300。磁集极300可以检测水平磁场，并提供对磁传感器(或霍尔传感器)所存在的区域的磁场进行放大的效果。
[0094]根据实施例，磁集极300的表面形状并不平坦，而是呈具有弯折面的形状。因此，缓冲层112的与磁集极300相接的面也与磁集极300相同，形成弯折面。另一方面，磁集极300的两端部位于与N型导电层120的两端部大致相同的位置，但由于磁集极300具有弯折面，因而整个长度长于N型导电层120。并且，磁集极300由通常的磁性体形成。磁性体由N1、Fe、Co、Mo和Mn中包含两种以上的合金组成，上述磁性体的热膨胀率优选为5?20ppm/°C。在实施例中，磁集极300使用NiFe合金。
[0095]并且，第四实施例也在N型导电层120还形成P型上部掺杂区域，从而能够提供既与P型基板101的表面形成水平，又狭窄的电流路径。
[0096]图5为本发明第五实施例的磁传感器(或霍尔传感器)的剖视图。
[0097]图5所示的第五实施例在基于薄的SOI层(thin SOI layer)及磁集极的方面与第四实施例的结构相 似。
[0098]但SOI层104、第一层间绝缘膜108、第二层间绝缘膜110及缓冲层并非形成于埋入绝缘层102上的整个面积，而是仅形成于上述埋入绝缘层102上的一部分。
[0099]并且，磁集极的形状也不同。即，磁集极能够以焊盘113为中心划分为第一磁通量收束板400a和第二磁通量收束板400b，且其表面不是弯折的面，而是平坦的面。如图所示，第一磁通量收束板400a为包围SOI层104、第一层间绝缘膜108、第二层间绝缘膜110及缓冲层112的左侧面和缓冲层112的上表面的形状，而第二磁通量收束板400b为包围SOI层104、第一层间绝缘膜108、第二层间绝缘膜110及缓冲层112的右侧面的形状。第一磁通量收束板400a和第二磁通量收束板400b均具有与层间绝缘膜108、110或缓冲层112相遇，又与埋入绝缘层102也直接接触的形态。
[0100]即使在这种结构下，也能制造磁传感器(或霍尔传感器)。
[0101]并且，第五实施例也能在N型导电层130形成P型上部掺杂区域。
[0102]图6为本发明第六实施例的磁传感器(或霍尔传感器)的剖视图。
[0103]第六实施例为未使用在上述实施例中所使用的SOI基板的结构。
[0104]若对此进行观察，则首先构成P型基板600。并且，在P型基板600的上表面形成有P型外延层610。P型外延层610以厚度大致与P型基板600的厚度相似的方式成长而形成。
[0105]并且，为了形成传感区域而在P型基板600和P型外延层610之间形成有N型导电层602。当然，如图所示，N型导电层602大部分形成于P型基板600。并且，在N型导电层602的下部形成有P型下部掺杂区域604。这里的N型导电层602用于电流的通过，而P型下部掺杂区域604引导电流路径沿着P型基板600的表面流动。
[0106]像这样，可以视为磁场传感元件(或霍尔元件)形成于P型外延层610和P型基板600之间。
[0107]为了与磁场传感元件(或霍尔元件)之间的接触，在P型外延层610形成有隔开预定间隔的传感器接触部650。传感器接触部650借助离子注入方式形成为高浓度N型区域。
[0108]并且，在传感器接触部650之间的P型外延层610设置电路部660。
[0109]并且，在P型外延层610的上表面形成有第二层间绝缘膜620和第一层间绝缘膜630，并在它们的上方形成有缓冲层640。在第一层间绝缘膜630形成有金属线632，并在第二层间绝缘膜620形成有接触插塞622、624，使得磁场传感元件(或霍尔元件)通过金属线632与电路部660相连接。
[0110]像这样，第六实施例在P型基板600和P型外延层610之间形成磁场传感元件(或霍尔元件)。
[0111]图7为本发明第七实施例的磁传感器(或霍尔传感器)的剖视图。
[0112]第七实施例与上述第六实施例的结构相同，且为不使用SOI基板的结构。只是在形成于P型外延层610的传感器接触部700通过沟槽工序形成方面存在差异。
[0113]此时，传感器接触部700从P型外延层610的表面至N型导电层602为止形成沟槽区域，而在以这种方式构成的沟槽区域内填充多晶硅(polysilicon)，在上述多晶硅中以高浓度掺杂有N型的掺杂剂。
[0114]图8为本发明第八实施例的磁传感器(或霍尔传感器)的剖视图。
[0115]这用于进一步提高图7所示的磁传感器(或霍尔传感器)的隔离性能。并且，也是不使用SOI基板的结构。
[0116]S卩，如图8所示，在由高浓度N型多晶硅填充的传感器接触部700的一侧面形成有深沟区域800。此时，深沟区域800从P型外延层610的表面形成至P型下部掺杂区域604的底面。
[0117]在以这种方式形成的深沟区域800填充有氧化物(oxide)、空气(air)或多晶硅和氧化膜(poly silicon and silicon oxide)中的一种,从而执行作为绝缘体的功能。
[0118]图9为本发明第九实施例的磁传感器(或霍尔传感器)的剖视图。是不使用SOI基板的结构。
[0119]图9为在P型外延层610和P型基板600之间形成磁场传感元件(或霍尔元件)的例。即，在P型基板600上形成有P型外延层610，在P型外延层610上形成有第一层间绝缘膜620。并且，在第一层间绝缘膜620上形成有第二层间绝缘膜630及缓冲层640，而这些层630、640为仅层叠于第一层间绝缘膜620的一部分的形状。
[0120]并且，形成于P型外延层610的传感器接触部650之间设有电路部660。
[0121]另一方面，图9也设有表面以平坦的方式形成的磁集极900。此时，磁集极900以焊盘642为中心,划分为第一磁通量收束板900a和第二磁通量收束板900b。如图所示,第一磁通量收束板900a为包围第二层间绝缘膜630及缓冲层640的左侧面和缓冲层640的上表面的形状，第二磁通量收束板900b为包围第二层间绝缘膜630及缓冲层640的右侧面的形状。因此，第一磁通量收束板900a和第二磁通量收束板900b均具有与第二层间绝缘膜630或缓冲层640相遇，又与第一层间绝缘膜620也直接接触的形态。
[0122]利用这种结构也能制造磁传感器(或霍尔传感器)。
[0123]如上所述，可知本发明的技术要旨在于，提供磁传感器(或霍尔传感器)，上述磁传感器(或霍尔传感器)在半导体基板的内部形成磁场传感元件(或霍尔元件)，并以在磁场传感元件(或霍尔元件)的上方设置模拟数字电路的方式改善结构，从而既能尽可能地确保磁场传感元件(或霍尔元件)或磁传感器(或霍尔传感器)的面积，又能检测磁场。
[0124]因此，传感面积实现最优化，从而具有不会增大半导体芯片或半导体模具的大小的效果。并且，能够独立地调节使用于磁传感器(或霍尔传感器)的半导体层的掺杂分布。这是因为与电路部单独形成。并且，能够更敏感地检测在基板的下方流动的地球磁场。
[0125]如上所述，参照本发明所示的实施例进行了说明，但这仅为例示，只要是本发明所属技术领域的普通技术人员，就能在不脱离本发明的要旨及范围的情况下进行多种变形、变更及等同的其他实施例，这是显而易见的。因此，本发明真正的技术保护范围应根据所附的发明要求保护范围的技术思想而定。
【主权项】
1.一种埋入式磁传感器，其特征在于，包括:绝缘体上娃基板，包括半导体基板、埋入绝缘层及绝缘体上娃层；传感区域，形成于上述半导体基板；传感器接触部，贯通上述埋入绝缘层，并与上述传感区域相连接；以及电路部，形成于上述绝缘体上硅层。2.根据权利要求1所述的埋入式磁传感器，其特征在于，上述传感区域包括:N型掺杂区域；以及P型掺杂区域，比上述N型掺杂区域形成得深。3.根据权利要求1所述的埋入式磁传感器，其特征在于，上述传感器接触部贯通上述绝缘体上硅层而形成。4.根据权利要求1所述的埋入式磁传感器，其特征在于，上述传感器接触部与金属线相连接，上述金属线与上述电路部相连接。5.根据权利要求2所述的埋入式磁传感器，其特征在于，上述P型掺杂区域的长度等于或长于上述N型掺杂区域的长度。6.根据权利要求1所述的埋入式磁传感器，其特征在于，还包括隔离区域，上述隔离区域形成于上述传感器接触部的周边。7.根据权利要求1所述的埋入式磁传感器，其特征在于，还包括:层间绝缘膜，形成于上述绝缘体上硅层上；以及磁集极，形成于上述层间绝缘膜上。8.根据权利要求7所述的埋入式磁传感器，其特征在于，上述磁集极包括表面弯折的面。9.根据权利要求7所述的埋入式磁传感器，其特征在于，上述磁集极与上述层间绝缘膜相接，并与上述埋入绝缘层直接接触。10.一种磁传感器，其特征在于，包括:半导体基板，传感区域，形成于上述半导体基板，多个传感器接触部，与上述传感区域相连接，以及电路部，形成于上述传感区域上；上述传感区域包括:N型掺杂区域，以及P型掺杂区域，比上述N型掺杂区域更深地掺杂而形成。11.根据权利要求10所述的磁传感器，其特征在于，还包括:层间绝缘膜，形成于上述传感器接触部上；以及磁集极，形成于上述层间绝缘膜上。12.根据权利要求10所述的磁传感器，其特征在于，在上述传感器接触部的周边还形成深沟区域。
【专利摘要】本发明涉及埋入式磁传感器，上述埋入式磁传感器在半导体基板的内部以埋设的形态形成磁场传感元件(或霍尔元件)，在上述磁场传感元件(或霍尔元件)的上部以设置模拟及数字电路部的方式设有结构得到改善的磁场传感元件(或霍尔元件)及磁传感器(或霍尔传感器)，由此能够制造尺寸比现有的尺寸更小的磁传感器(或霍尔传感器)。
【IPC分类】H01L43/06, G01R33/07, H01L43/04
【公开号】CN104898074
【申请号】CN201410602530
【发明人】赫伯特·弗朗索瓦, 李性宇, 郑锺烈, 安熙伯, 申讲燮, 崔诚珉, 金荣俊
【申请人】美格纳半导体有限公司
【公开日】2015年9月9日
【申请日】2014年10月31日
【公告号】US20150255709
【技术领域】
[0001]本发明涉及埋入式磁传感器，更详细地，涉及在半导体基板的内部以埋设的形态形成磁场传感元件(或霍尔元件)，并在上述磁场传感元件(或霍尔元件)的上部设有模拟及数字电路部的磁场传感元件(或霍尔元件)及磁传感器(或霍尔传感器)。
【背景技术】
[0002]众所周知，磁场传感元件(或霍尔元件)为利用霍尔效应来掌握磁场的方向和大小的元件，若向通有电流的导体施加磁场，则在与电流和磁场垂直的方向产生电压的效应。即，在磁场传感元件(或霍尔元件)中，在施加磁场(magnetic field)的状态下，四个电极中的两个相向的电极提供电流，剩余两个相向的电极提供沿着与电流垂直的方向产生的霍尔电压，从而检测霍尔电压，来检测磁场的方向和大小。
[0003]并且，这种磁场传感元件(或霍尔元件)适用于通过检测地球的磁场来提供方向信息的数字罗盘或电子罗盘之类的磁传感器(或霍尔传感器)。
[0004]这种磁传感器(或霍尔传感器)利用磁场传感元件(或霍尔元件)的霍尔效应，来提供使使用者了解地球的北和南、东和西的方位的功能，并且，近年来搭载于智能手机等便携式数字设备而使用。在使用于便携式数字设备的情况下，利用移动应用程序(App)，不仅能够使用于地球的方位方面的用途，而且还能使用于位置信息方面的用途，因而能够有用地使用于地图应用程序中。
[0005]但是，磁传感器(或霍尔传感器)为了处理磁场传感元件(或霍尔元件)的检测结果而必须一同使用模拟及数字电路。模拟及数字电路是指用于处理由磁场传感元件(或霍尔元件)所检测的信号的各种电路，例如有低噪声放大器(LNA)、自动增益控制器(AGC)、模数变换器(ADC)、主控制器(main controller)等。
[0006]像这样，磁传感器(或霍尔传感器)与模拟及数字电路一同使用，但到目前为止，上述模拟及数字电路通常以与磁场传感元件(或霍尔元件)在水平方向相邻的方式设计。例如，构成磁场传感元件(或霍尔元件)，并在上述磁场传感元件(或霍尔元件)的侧面方向设置模拟及数字电路。并且，还需要在磁场传感元件(或霍尔元件)和上述电路之间构成绝缘膜等，而电路之间也需要用于绝缘等的各种结构。
[0007]结果，存在无法缩小磁传感器(或霍尔传感器)本身的尺寸的问题，而这最终导致了用于构成磁传感器(或霍尔传感器)的IC芯片(chip)的整个大小也无法缩小的问题。
[0008]这使得最近欲制造更小尺寸的便携式数字设备的研发变得更难。即，如果不缩小磁场传感元件(或霍尔元件)及各种电路本身的大小，则如上所述，由于磁场传感元件(或霍尔元件)和模拟/数字电路的设计位置而难以缩小便携式数字设备的尺寸。并且，若缩小磁场传感元件(或霍尔元件)的大小，则会降低对地球磁场或磁力的灵敏度(sensitivity),因而难以继续缩小。
[0009]因此，有必要通过磁场传感元件(或霍尔元件)及各种电路的位置变更，来改善磁传感器(或霍尔传感器)的结构，以尽可能地确保磁传感器(或霍尔传感器)的面积，又能检测磁场。
[0010](专利文献0001)美国授权专利US4965517号(1"0年10月23日)
[0011](专利文献0002)美国授权专利US6278271号(2001年08月21日)
[0012](专利文献0003)美国授权专利US6545462号(2003年04月08日)
【发明内容】
[0013]本发明用于解决上述的问题，本发明的目的在于，提供为了最大限度地确保磁传感器的面积而使磁场传感元件(或霍尔元件)埋入于利用绝缘体上硅(SOI)基板的半导体基板的内部，并在上述磁场传感元件(或霍尔元件)的上方设置模拟及数字元件的电路结构的磁场传感元件(或霍尔元件)及其磁传感器(或霍尔传感器)。
[0014]S卩，基本上，当从上方观察半导体基板时，本发明防止磁场传感元件(或霍尔元件)向外部露出，并与磁场传感元件(或霍尔元件)隔着层间绝缘膜在上侧设置各种电路结构。
[0015]根据用于实现上述目的的本发明的特征，提供埋入式磁传感器，上述埋入式磁传感器包括:绝缘体上硅基板，包括半导体基板、埋入绝缘层及绝缘体上硅层；传感区域，形成于上述半导体基板；传感器接触部，贯通上述埋入绝缘层，并与上述传感区域相连接；以及电路部，形成于上述绝缘体上硅层。
[0016]上述传感区域包括:N型掺杂区域；以及P型掺杂区域，比上述N型掺杂区域形成得深。
[0017]上述传感器接触部贯通上述绝缘体上硅层而形成，并与金属线相连接，上述金属线与上述电路部相连接。
[0018]上述P型掺杂区域的长度等于或长于上述N型掺杂区域的长度。
[0019]本发明还包括隔离(isolat1n)区域，上述隔离区域形成于上述传感器接触部的周边。
[0020]本发明还包括:层间绝缘膜，形成于上述绝缘体上硅层上；以及磁集极，形成于上述层间绝缘膜上。
[0021]上述磁集极包括表面弯折的面。
[0022]上述磁集极与上述层间绝缘膜相接，并与上述埋入绝缘层直接接触。
[0023]根据本发明的另一特征，提供磁传感器，上述磁传感器包括:半导体基板，传感区域，形成于上述半导体基板，多个传感器接触部，与上述传感区域相连接，以及电路部，形成于上述传感区域上；上述传感区域包括:N型掺杂区域，以及P型掺杂区域，比上述N型掺杂区域更深地掺杂而形成。
[0024]本发明还包括:层间绝缘膜，形成于上述传感器接触部上；以及磁集极，形成于上述层间绝缘膜上。
[0025]在上述传感器接触部的周边还形成深沟区域(DTI)。
[0026]根据以如上所述的方式构成的本发明的磁场传感元件(或霍尔元件)及其磁传感器(或霍尔传感器)，具有如下效果。
[0027]首先，本发明在半导体基板内形成N型掺杂区域，来形成磁场传感元件(或霍尔元件)，并在上述磁场传感元件(或霍尔元件)的上部设置模拟及数字电路，从而具有能够制造大小比以往更小的磁传感器(或霍尔传感器)的效果。
[0028]并且，本发明在半导体基板的N型掺杂区域形成P型上部掺杂区域和P型下部掺杂区域，从而提供与半导体基板的表面平行且狭窄的电流途径。因此，由于能够相对应地防止电流的扩散而提高电流检测的敏感度。并且，能够因P型上部掺杂区域而能够与生成在半导体基板的表面的各种缺陷无关地提高在电极之间流动的电流的流动。
[0029]并且，本发明由于在填充有用于连接磁场传感元件(或霍尔元件)和电路部的导电体的传感器接触部的末端形成有高浓度掺杂区域，因而还可以期待能够降低从磁传感器(或霍尔传感器)中产生的噪音(noise)。
【附图说明】
[0030]图1a为本发明实施例的磁传感器(或霍尔传感器)的剖视图。
[0031]图1b为本发明实施例的磁传感器(或霍尔传感器)的俯视图。
[0032]图2至图9为本发明其他实施例的磁传感器(或霍尔传感器)的剖视图。
[0033]附图标记的说明
[0034]100:S0I 基板101:P 型基板
[0035]102:埋入绝缘层或图层(BOX layer)
[0036]104:S0I 层106:Si 外延层
[0037]108:第一层间绝缘膜110:第二层间绝缘膜
[0038]112:第三层间绝缘膜120:N型导电层
[0039]122:高浓度N型掺杂区域 130:P型上部掺杂区域
[0040]140:P型下部掺杂区域150:模拟数字电路部
[0041]160:第一深沟区域162:第二深沟区域
[0042]164:第三深沟区域I7O:隔离区域(Isolat1n)
[0043]190:传感区域
【具体实施方式】
[0044]以下，参照附图对本发明的优选实施例进行详细说明。
[0045]其中，本发明公开磁场传感元件(或霍尔元件)及磁传感器(或霍尔传感器)结构，磁场传感元件(或霍尔元件)基于多种结构来构成磁传感器(或霍尔传感器)。即，分别基于绝缘体上娃(SOI:Silicon on insulator)基板结构，绝缘体上娃和磁集极(IMC:1ntegrated magnetic concentrator)的并行结构，外延层(Epi)和埋设层(NBL)的并行结构，夕卜延层、埋设层及深沟绝缘(DTI:Deep Trench Isolat1n)结构一同被使用的结构,夕卜延层、埋设层及磁集极一同存在的结构，来构成磁场传感元件(或霍尔元件)，模拟/数字电路位于上述磁场传感元件(或霍尔元件)的上方，从而提供磁传感器(或霍尔传感器)。对这些各个结构进行具体观察。
[0046]图1a为本发明第一实施例的磁传感器(或霍尔传感器)的剖视图。
[0047]第一实施例的磁传感器(或霍尔传感器)为以利用厚的SOI层的SOI基板为基础的结构。众所周知，SOI基板是指在娃处理基板(Silicon handler substrate)和器件用硅基板之间由预定厚度的埋入绝缘层以夹层结构层叠的基板。这 种SOI基板具有能够实现完整的元件分离的优点。图1a为在上述SOI基板内构成磁场传感元件(或霍尔元件)的情况。
[0048]如图1a所示构成SOI基板100。SOI基板100包括:P型硅单晶体基板(以下称为“P型基板”)101,当做处理器晶片(handler wafer)使用；埋入绝缘层(Buried Oxide) 102,以预定的厚度形成于P型基板101上；以及SOI层104，由其他硅单晶体形成于埋入绝缘层102上。并且，在本实施例中，埋入绝缘层102具有0.Ιμπι至Ιμπι的厚度，优选为具有0.4 μ m的厚度。此夕卜，SOI层104具有0.1 μ m至0.5 μ m的厚度。
[0049]此时,还可以在上述SOI层104上包括Si外延层(Epitaxial Layer) 106。即,还可以在SOI层上另外形成Si外延层。由此形成厚的SOI层。在实施例中，以形成Si外延层106为例进行说明。
[0050]并且,在Si外延层106的上表面依次形成第一层间绝缘膜(ILD:Inter layerdielectric) 108、第二层间绝缘膜(IMD:Inter metal dielectric) 110 及第三层间绝缘膜(buffer layer) 112来作为层间绝缘膜。
[0051]磁场传感元件(或霍尔元件)形成在SOI基板100中的P型基板101内。基本上，磁场传感元件(或霍尔元件)需要传感区域190 (参照图1b)。为此，磁场传感元件(或霍尔元件)基本上应形成有在两个电极之间具有电流流动的电流路径(current pass)。为此，在传感区域190中的P型基板101的表面，为了电流路径，作为注入有N型离子的区域而形成有N型掺杂区域,换句话说形成有N型导电层(N-conduct1n layer) 120。这种N型导电层120从P型基板101的表面以预定深度形成。
[0052]为了与模拟数字电路之间的连接，在传感区域190的N型导电层120中形成有高浓度N型掺杂区域122。由于高浓度N型掺杂区域122为重新掺杂于N型导电层120的区域，因而成为比N型导电层120高浓度的掺杂区域。
[0053]像这样，本实施例的磁场传感元件(或霍尔元件)在构成SOI基板100的P型基板101内构成。
[0054]另一方面，在构成磁场传感元件(或霍尔元件)的P型基板101中，还可以在N型导电层120的上部及下部形成P型上部掺杂区域130和P型下部掺杂区域140。此时，P型上部掺杂区域130从P型基板101的表面以预定深度形成，但与N型导电层120相比，以掺杂得浅的方式形成。并且，P型下部掺杂区域140以跨越N型导电层120的下部的一部分和P型基板101的一部分的方式形成。即，P型下部掺杂区域140以离子注入的方式形成于比N型导电层120更深的区域。
[0055]其中，P型上部掺杂区域130抵消P型基板101的表面的不均匀性或在制造工序中可能产生的各种缺陷(defect),从而起到能够使电流沿着N型导电层120流动的屏障(barrier)作用。即，以从P型基板101的表面更向内侧流动的方式引导电流路径。并且，P型下部掺杂区域140与P型上部掺杂区域130相协作，从而以使电流与P型基板120的表面平行地流动的方式形成电流路径，尤其，使电流路径以更窄的方式形成，使得电流的流动更加顺畅。换言之，在P型基板101仅形成N型导电层120的情况下，还可以产生从N型导电层120向P型基板101的电流流动。在这种情况下，因电流通过整个区域扩散(diffus1n)开而电流的量减少，因而用于测定磁场强度的灵敏度可能降低。相反，若在N型导电层120形成P型上部掺杂区域130和P型下部掺杂区域140这两者，则电流在这些区域之间流动，从而相对应地减少向P型基板101的电流损耗，由此能够增大电流检测能力。这么一来,就能期待磁传感器(或霍尔传感器)的性能的提高。
[0056]在磁场传感元件(或霍尔元件)的上方设有模拟数字电路部(以下称为“电路部”)150。电路部150用于处理由磁场传感元件(或霍尔元件)所检测的值，实质上，由上述磁场传感元件(或霍尔元件)和电路部150合并成为磁传感器(或霍尔传感器)。这种电路部150隔着埋入绝缘层(Buried Oxide) 102而形成于SOI层104和Si外延层106、或形成于Si外延层106。S卩，电路部150位于磁场传感元件(或霍尔元件)的上方。在电路部150可包括用于将被放大的磁场信号转换为数字领域的模数转换器、低噪声放大器、自动增益控制器及控制器等结构要素。
[0057]为了磁场传感元件(或霍尔元件)与电路部150的连接而设置第一深沟区域160及第二深沟区域162。还可以将第一深沟区域160及第二深沟区域162称为传感器接触部。上述传感器接触部贯通上述埋入绝缘层102而形成。即，相当于传感器接触部的第一深沟区域160及第二深沟区域162，贯通上述埋入绝缘层102、SOI层104及Si外延层106。并且，传感器接触部160、162与位于第二层间绝缘膜110的金属线111相连接，并到达传感区域。因此，起到将形成于N型导电层120的高浓度N型掺杂区域122相互连接的传感器接触部作用。
[0058]为此，在第一深沟区域160及第二深沟区域162填充导电体。作为所填充的材料，可以使用钨(W)、钛(Ti)金属或氮化钛(TiN)等。此时，在第一层间绝缘膜110还形成有接触插塞(contact plug) 109,上述接触插塞109经由金属线111与电路部150电连接。如上所述，接触插塞109不仅起到用于连接磁场传感元件(或霍尔元件)和电路部150的作用，而且还起到向电路部150供电(power)的作用。接触插塞109是在内部填充鹤而进行金属化形成的。
[0059]除了第一深沟区域160及第二深沟区域162之外，还一同形成第三深沟区域164，上述第三深沟区域164用于连接设在第三层间绝缘膜112的焊盘(bonding pad) 113和P型基板101。其中，焊盘113用于与外部的其他结构进行电结合。并且，第三深沟区域164为了磁传感器(或霍尔传感器)的接地(ground)而使用。因此，第三深沟区域164接地。
[0060]另一方面，将磁传感元件(或霍尔元件)和电路部150以深沟区域160、162形成是因为磁场传感元件(或霍尔元件)和金属线111之间的距离较厚。即，如图所示，在构成磁场传感元件(或霍尔元件)的P型基板101上形成有埋入绝缘层102、SOI层104、Si外延层106及第一绝缘膜108，因此，代替蚀刻工序，仅利用掺杂难以形成这些。
[0061]在第一深沟区域160及第二深沟区域62的周围的SOI层104及Si外延层106形成有隔离区域170，在隔离区域170填充有绝缘物。隔离区域170用于防止电路部150和传感器接触部以物理方式粘贴。此时，隔离区域170在蚀刻SOI层104及Si外延层106之后，通过填充绝缘物的沟槽工序来形成。即，这是因为与形成电路部150的厚度相对应地需要在SOI层104及Si外延层106形成隔离区域。
[0062]图1b为对形成于磁场传感元件(或霍尔元件)上的电路部150的俯视图进行例示的图。
[0063]如图1b所示，形成有四个传感器接触部160、161、162、163，并存在用于包围传感器接触部160、161、162、163的隔离区域170。四个传感器接触部160、161、162、163与电路部150进行电连接，而传感器接触部如图1a所示，与金属线111相连接。在四个传感器接触部160、161、162、163中，两个用于检测基于霍尔效应的电压变化，剩余两个用于检测电流量。四个传感器接触部160、161、162、163配置于N型掺杂区域120的角落，但与传感区域190的N型掺杂区域120进行电接触。剩余的接地触点164为了 P型半导体基板的接地而使用。
[0064]像这样，第一实施例在构成SOI基板100的P型基板101内形成磁场传感元件(或霍尔元件)，并在其上方以隔开的方式设置电路部150。因而能够独立地体现具有最佳面积的磁传感器(或霍尔传感器)。由于能够独立地体现最优化的传感面积，因而无需故意缩小半导体芯片或半导体模具(die)的大小。不仅如此，由于磁场传感元件(或霍尔元件)和电路部150分别形成于不同的层(layer)，因此，磁场传感元件(或霍尔元件)和电路部可分别独立地实现掺杂分布的最优化。这是因为与电路部150单独形成传感元件。并且，能够更敏感地检测出在基板下方流动的地球磁场。
[0065]接下来，对本发明的其他实施例进行观察。但要留意的是，在对实施例进行说明的过程中，以对与之前的实施例相同的结构赋予相同的附图标记的方式进行说明或省略对这些相同的结构的说明。
[0066]图2为本发明第二实施例的磁传感器(或霍尔传感器)的剖视图。第二实施例将以比较与第一实施例之间的差异的方式进行说明。
[0067]观察图2，图1的层叠结构相同。即，构成用于形成具有厚的SOI层(thick SOI)的SOI基板100的P型基板101、埋入绝缘层102及SOI层104。并且，Si外延层106选择性地形成于SOI层104，并在上述Si外延层106 上依次形成第一层间绝缘膜108、第二层间绝缘膜110及第三层间绝缘膜112。
[0068]并且，为了形成传感区域而在P型基板101设置形成有高浓度N型掺杂区域122的N型导电层120，在N型导电层120的下部形成有P型下部掺杂区域140。
[0069]并且，在SOI层104及Si外延层106中，在N型导电层120的上方设有电路部150。
[0070]并且，为了与传感区域相接触而形成用于传感器接触及接地的接地接触。这因形成第一深沟区域160、第二深沟区域162及第三深沟区域164而变得可能，且在第一深沟区域160和第二深沟区域162的周围形成有隔离区域170。此时，第一深沟区域160、第二深沟区域162及第三深沟区域164以跨越埋入绝缘层102、SOI层104、Si外延层106及第一间隔绝缘膜108的方式形成，而隔离区域170以跨越SOI层104及Si外延层106的方式形成。换言之，上述传感器接触部160、162贯通上述埋入绝缘层102而形成。即，相当于传感器接触部的第一深沟区域160及第二深沟区域162贯通上述埋入绝缘层102、S0I层104及外延层106。并且，传感器接触部160、162与位于第二层间绝缘膜110的金属线111相连接，并到达传感区域190。
[0071]第二实施例的磁传感器(或霍尔传感器)和第一实施例的磁传感器(或霍尔传感器)之间的差异在于，首先仅在N型导电层120的下部形成P型下部掺杂区域140。P型下部掺杂区域140用于提供电极之间的电流路径，其以使电流与P型基板101的表面平行地流动的方式提供电流路径。即，防止电流向N型导电层120的下方扩散。这种P型下部掺杂区域140，与通过掺杂工序从P型基板101的表面开始形成的N型导电层120相比形成于更深的区域。
[0072]另一方面，与第一实施例的P型下部掺杂区域相比，P型下部掺杂区域140的长度变长。即，P型下部掺杂区域140的长度大约等于或长于N型导电层120的长度。像这样，若使N型导电层120和P型下部掺杂区域140形成相同的长度，则在制造磁传感器(或霍尔传感器)时，不仅能够减少掺杂工序所使用的掩膜数量，而且还能减少制造工序。即，N型导电层120及P型下部掺杂区域140以掺杂方式形成，而在第一实施例的情况下，由于N型导电层的长度与P型上部掺杂区域及P型下部掺杂区域的长度不同，因而需要使用不同的掺杂掩膜。相反，由于第二实施例可以使用一个掩膜来制造磁传感器(或霍尔传感器)，因而与第一实施例相比，可使用相对少的掩膜来制造磁传感器(或霍尔传感器)。
[0073]当然，第二实施例也同样还可以在N型导电层120形成P型上部掺杂区域。S卩，以使电流不受到从P型基板101的表面产生的各种缺陷的影响而从表面更向内侧流动的方式形成电流路径，从而提高性能。
[0074]另一方面，在第二实施例中，第一深沟区域160、第二深沟区域162及第三深沟区域164它们的下部的一部分形成于P型基板101内，而不是P型基板101的表面。S卩，从P型基板101的表面以规定深度形成沟槽区域。并且，在第一深沟区域160、第二深沟区域162及第三深沟区域164的末端，形成有高浓度P型掺杂区域200。像这样，若形成高浓度P型掺杂区域200，则由于能够降低磁传感器(或霍尔传感器)的噪音(noise)而期待性能的提闻。
[0075]图3为本发明第三实施例的磁传感器(或霍尔传感器)的剖视图。
[0076]与上述的第一实施例及第二实施例相同，第三实施例公开基于SOI基板的磁传感器(或霍尔传感器)，而与上述实施例不同的是具有薄的SOI层。
[0077]观察图3，为了形成传感区域而在P型基板101形成N型导电层120，并在上述N型导电层120的下面形成P型下部掺杂区域140。它们的长度相似。并且，在N型导电层120形成有与第一深沟区域160及第二深沟区域162相接的高浓度N型掺杂区域122，而在高浓度N型掺杂区域122的下方形成有高浓度P型掺杂区域200。并且，形成有用于将设在缓冲层112的一部分被蚀刻的部分的焊盘113和P型基板101的第三沟槽区域164，而在第三沟槽区域164的一端也形成有高浓度N型掺杂区域122和高浓度P型掺杂区域200。
[0078]与上述实施例的差异在于，在构成SOI基板100的SOI层104上未形成有Si外延层。即，在第一实施例及第二实施例的情况下，通过在SOI层追加形成Si外延层来形成厚的厚度，但在第三实施例中，由于仅形成SOI层而形成相对薄的厚度。
[0079]与上述实施例相同，上述传感器接触部160、162贯通上述埋入绝缘层102而形成。即，相当于传感器接触部的第一深沟区域160及第二深沟区域162贯通上述埋入绝缘层102和SOI层104。并且，传感器接触部160、162与位于第二层间绝缘膜110的金属线111相连接，并到达传感区域190。
[0080]并且，在SOI层101上直接形成第一层间绝缘膜108和第二层间绝缘膜110来作为层间绝缘膜，并在它们的上方形成有缓冲层112，这与上述内容相同。
[0081]并且，在SOI层104形成有电路部150，此时，电路部150由于厚度相对薄，因而电路部150也与SOI层104相匹配地实现最优化。
[0082]由于上述差异，在第三实施例中，可以通过其他工序形成隔离区域180。
[0083]具体如下，隔离区域180利用如下技术而形成，即，在形成SOI层104时以电方式使元件相互隔离的元件隔离结构的例子即娃的局部氧化(Local Oxidat1n of Silicon ；LOCOS)工序技术,或浅沟槽隔离(STI:Shallow Trench Isolat1n)工序技术。因此,在SOI层104首先形成隔离区域180之后，形成第一深沟区域160及第二深沟区域162。因此，与第一实施例及第二实施例不同，隔离区域180呈与第一深沟区域160和第二深沟区域162的外表面相接的形状。
[0084]像这样，由于第三实施例一边进行硅的局部氧化工序或浅沟槽隔离工序，一边形成SOI层104，因而与上述实施例相比，可以进一步减少工序数量。
[0085]另一方面，在第三实施例的情况下，当然还可以在N型导电层120形成P型上部掺杂区域。
[0086]图4为本发明第四实施例的磁传感器(或霍尔传感器)装置的剖视图。
[0087]第四实施例为同时利用包括薄的SOI层的SOI基板和磁集极来制造的磁传感器(或霍尔传感器)。
[0088]图4与图3所示的第三实施例的结构相似。即，在SOI基板100的SOI层104直接形成第一层间绝缘膜106及第二层间绝缘膜108等层间绝缘膜。
[0089]并且，为了形成传感区域而从P型基板101的表面以预定深度形成有N型导电层120，而在N型导电层120形成有与第一深沟区域160及第二深沟区域162的一端相接的高浓度N型掺杂区域122及高浓度P型掺杂区域200。并且，在N型导电层120的下部形成有P型下部掺杂区域140。
[0090]如同之前的其他实施例，上述传感器接触部160、162贯通上述埋入绝缘层102而形成。即，相当于传感器接触部的第一深沟区域160及第二深沟区域162贯通上述埋入绝缘层102和SOI层104。并且，传感器接触部160、162与位于第二层间绝缘膜110的金属线111相连接，并到达传感区域190。
[0091 ] 并且，第三深沟区域164连接焊盘113和P型基板101，而在上述第三深沟区域164的与P型基板101相连接的一端也形成有高浓度N型掺杂区域122及高浓度P型掺杂区域200。
[0092]并且，仅在SOI层104形成有电路部150，而为了以电方式相互隔离元件，在SOI层104形成有隔离区域180。当然，第四实施例的隔离区域180也借助用于以电方式隔离元件之间的硅的局部氧化工序或浅沟槽隔离工序来形成，而这在形成SOI层104时一同形成。
[0093]另一方面，在第四实施例中在形成于第二层间绝缘膜108的上表面的缓冲层112上还形成有磁集极300。磁集极300可以检测水平磁场，并提供对磁传感器(或霍尔传感器)所存在的区域的磁场进行放大的效果。
[0094]根据实施例，磁集极300的表面形状并不平坦，而是呈具有弯折面的形状。因此，缓冲层112的与磁集极300相接的面也与磁集极300相同，形成弯折面。另一方面，磁集极300的两端部位于与N型导电层120的两端部大致相同的位置，但由于磁集极300具有弯折面，因而整个长度长于N型导电层120。并且，磁集极300由通常的磁性体形成。磁性体由N1、Fe、Co、Mo和Mn中包含两种以上的合金组成，上述磁性体的热膨胀率优选为5?20ppm/°C。在实施例中，磁集极300使用NiFe合金。
[0095]并且，第四实施例也在N型导电层120还形成P型上部掺杂区域，从而能够提供既与P型基板101的表面形成水平，又狭窄的电流路径。
[0096]图5为本发明第五实施例的磁传感器(或霍尔传感器)的剖视图。
[0097]图5所示的第五实施例在基于薄的SOI层(thin SOI layer)及磁集极的方面与第四实施例的结构相 似。
[0098]但SOI层104、第一层间绝缘膜108、第二层间绝缘膜110及缓冲层并非形成于埋入绝缘层102上的整个面积，而是仅形成于上述埋入绝缘层102上的一部分。
[0099]并且，磁集极的形状也不同。即，磁集极能够以焊盘113为中心划分为第一磁通量收束板400a和第二磁通量收束板400b，且其表面不是弯折的面，而是平坦的面。如图所示，第一磁通量收束板400a为包围SOI层104、第一层间绝缘膜108、第二层间绝缘膜110及缓冲层112的左侧面和缓冲层112的上表面的形状，而第二磁通量收束板400b为包围SOI层104、第一层间绝缘膜108、第二层间绝缘膜110及缓冲层112的右侧面的形状。第一磁通量收束板400a和第二磁通量收束板400b均具有与层间绝缘膜108、110或缓冲层112相遇，又与埋入绝缘层102也直接接触的形态。
[0100]即使在这种结构下，也能制造磁传感器(或霍尔传感器)。
[0101]并且，第五实施例也能在N型导电层130形成P型上部掺杂区域。
[0102]图6为本发明第六实施例的磁传感器(或霍尔传感器)的剖视图。
[0103]第六实施例为未使用在上述实施例中所使用的SOI基板的结构。
[0104]若对此进行观察，则首先构成P型基板600。并且，在P型基板600的上表面形成有P型外延层610。P型外延层610以厚度大致与P型基板600的厚度相似的方式成长而形成。
[0105]并且，为了形成传感区域而在P型基板600和P型外延层610之间形成有N型导电层602。当然，如图所示，N型导电层602大部分形成于P型基板600。并且，在N型导电层602的下部形成有P型下部掺杂区域604。这里的N型导电层602用于电流的通过，而P型下部掺杂区域604引导电流路径沿着P型基板600的表面流动。
[0106]像这样，可以视为磁场传感元件(或霍尔元件)形成于P型外延层610和P型基板600之间。
[0107]为了与磁场传感元件(或霍尔元件)之间的接触，在P型外延层610形成有隔开预定间隔的传感器接触部650。传感器接触部650借助离子注入方式形成为高浓度N型区域。
[0108]并且，在传感器接触部650之间的P型外延层610设置电路部660。
[0109]并且，在P型外延层610的上表面形成有第二层间绝缘膜620和第一层间绝缘膜630，并在它们的上方形成有缓冲层640。在第一层间绝缘膜630形成有金属线632，并在第二层间绝缘膜620形成有接触插塞622、624，使得磁场传感元件(或霍尔元件)通过金属线632与电路部660相连接。
[0110]像这样，第六实施例在P型基板600和P型外延层610之间形成磁场传感元件(或霍尔元件)。
[0111]图7为本发明第七实施例的磁传感器(或霍尔传感器)的剖视图。
[0112]第七实施例与上述第六实施例的结构相同，且为不使用SOI基板的结构。只是在形成于P型外延层610的传感器接触部700通过沟槽工序形成方面存在差异。
[0113]此时，传感器接触部700从P型外延层610的表面至N型导电层602为止形成沟槽区域，而在以这种方式构成的沟槽区域内填充多晶硅(polysilicon)，在上述多晶硅中以高浓度掺杂有N型的掺杂剂。
[0114]图8为本发明第八实施例的磁传感器(或霍尔传感器)的剖视图。
[0115]这用于进一步提高图7所示的磁传感器(或霍尔传感器)的隔离性能。并且，也是不使用SOI基板的结构。
[0116]S卩，如图8所示，在由高浓度N型多晶硅填充的传感器接触部700的一侧面形成有深沟区域800。此时，深沟区域800从P型外延层610的表面形成至P型下部掺杂区域604的底面。
[0117]在以这种方式形成的深沟区域800填充有氧化物(oxide)、空气(air)或多晶硅和氧化膜(poly silicon and silicon oxide)中的一种,从而执行作为绝缘体的功能。
[0118]图9为本发明第九实施例的磁传感器(或霍尔传感器)的剖视图。是不使用SOI基板的结构。
[0119]图9为在P型外延层610和P型基板600之间形成磁场传感元件(或霍尔元件)的例。即，在P型基板600上形成有P型外延层610，在P型外延层610上形成有第一层间绝缘膜620。并且，在第一层间绝缘膜620上形成有第二层间绝缘膜630及缓冲层640，而这些层630、640为仅层叠于第一层间绝缘膜620的一部分的形状。
[0120]并且，形成于P型外延层610的传感器接触部650之间设有电路部660。
[0121]另一方面，图9也设有表面以平坦的方式形成的磁集极900。此时，磁集极900以焊盘642为中心,划分为第一磁通量收束板900a和第二磁通量收束板900b。如图所示,第一磁通量收束板900a为包围第二层间绝缘膜630及缓冲层640的左侧面和缓冲层640的上表面的形状，第二磁通量收束板900b为包围第二层间绝缘膜630及缓冲层640的右侧面的形状。因此，第一磁通量收束板900a和第二磁通量收束板900b均具有与第二层间绝缘膜630或缓冲层640相遇，又与第一层间绝缘膜620也直接接触的形态。
[0122]利用这种结构也能制造磁传感器(或霍尔传感器)。
[0123]如上所述，可知本发明的技术要旨在于，提供磁传感器(或霍尔传感器)，上述磁传感器(或霍尔传感器)在半导体基板的内部形成磁场传感元件(或霍尔元件)，并以在磁场传感元件(或霍尔元件)的上方设置模拟数字电路的方式改善结构，从而既能尽可能地确保磁场传感元件(或霍尔元件)或磁传感器(或霍尔传感器)的面积，又能检测磁场。
[0124]因此，传感面积实现最优化，从而具有不会增大半导体芯片或半导体模具的大小的效果。并且，能够独立地调节使用于磁传感器(或霍尔传感器)的半导体层的掺杂分布。这是因为与电路部单独形成。并且，能够更敏感地检测在基板的下方流动的地球磁场。
[0125]如上所述，参照本发明所示的实施例进行了说明，但这仅为例示，只要是本发明所属技术领域的普通技术人员，就能在不脱离本发明的要旨及范围的情况下进行多种变形、变更及等同的其他实施例，这是显而易见的。因此，本发明真正的技术保护范围应根据所附的发明要求保护范围的技术思想而定。
【主权项】
1.一种埋入式磁传感器，其特征在于，包括:绝缘体上娃基板，包括半导体基板、埋入绝缘层及绝缘体上娃层；传感区域，形成于上述半导体基板；传感器接触部，贯通上述埋入绝缘层，并与上述传感区域相连接；以及电路部，形成于上述绝缘体上硅层。2.根据权利要求1所述的埋入式磁传感器，其特征在于，上述传感区域包括:N型掺杂区域；以及P型掺杂区域，比上述N型掺杂区域形成得深。3.根据权利要求1所述的埋入式磁传感器，其特征在于，上述传感器接触部贯通上述绝缘体上硅层而形成。4.根据权利要求1所述的埋入式磁传感器，其特征在于，上述传感器接触部与金属线相连接，上述金属线与上述电路部相连接。5.根据权利要求2所述的埋入式磁传感器，其特征在于，上述P型掺杂区域的长度等于或长于上述N型掺杂区域的长度。6.根据权利要求1所述的埋入式磁传感器，其特征在于，还包括隔离区域，上述隔离区域形成于上述传感器接触部的周边。7.根据权利要求1所述的埋入式磁传感器，其特征在于，还包括:层间绝缘膜，形成于上述绝缘体上硅层上；以及磁集极，形成于上述层间绝缘膜上。8.根据权利要求7所述的埋入式磁传感器，其特征在于，上述磁集极包括表面弯折的面。9.根据权利要求7所述的埋入式磁传感器，其特征在于，上述磁集极与上述层间绝缘膜相接，并与上述埋入绝缘层直接接触。10.一种磁传感器，其特征在于，包括:半导体基板，传感区域，形成于上述半导体基板，多个传感器接触部，与上述传感区域相连接，以及电路部，形成于上述传感区域上；上述传感区域包括:N型掺杂区域，以及P型掺杂区域，比上述N型掺杂区域更深地掺杂而形成。11.根据权利要求10所述的磁传感器，其特征在于，还包括:层间绝缘膜，形成于上述传感器接触部上；以及磁集极，形成于上述层间绝缘膜上。12.根据权利要求10所述的磁传感器，其特征在于，在上述传感器接触部的周边还形成深沟区域。
【专利摘要】本发明涉及埋入式磁传感器，上述埋入式磁传感器在半导体基板的内部以埋设的形态形成磁场传感元件(或霍尔元件)，在上述磁场传感元件(或霍尔元件)的上部以设置模拟及数字电路部的方式设有结构得到改善的磁场传感元件(或霍尔元件)及磁传感器(或霍尔传感器)，由此能够制造尺寸比现有的尺寸更小的磁传感器(或霍尔传感器)。
【IPC分类】H01L43/06, G01R33/07, H01L43/04
【公开号】CN104898074
【申请号】CN201410602530
【发明人】赫伯特·弗朗索瓦, 李性宇, 郑锺烈, 安熙伯, 申讲燮, 崔诚珉, 金荣俊
【申请人】美格纳半导体有限公司
【公开日】2015年9月9日
【申请日】2014年10月31日
【公告号】US20150255709
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