阵列基板母板及其制作方法
阵列基板母板及其制作方法
【技术领域】
[0001]本发明涉及显示领域，尤其涉及一种阵列基板母板及其制作方法。
【背景技术】
[0002]TFT-1XD(薄膜晶体管-液晶显示面板)作为一种平板显示装置，因其具有体积小、功耗低、无福射以及制作成本相对较低等特点，而越来越多地被应用于高性能显示领域当中。
[0003]现有的液晶显示面板主要包括阵列基板、彩膜基板和液晶层，其中，阵列基板上形成有多个薄膜晶体管(TFT)，在制作阵列基板的工艺完成后，通常需要对阵列基板上的薄膜晶体管的特性进行测试，然而，由于阵列基板的薄膜晶体管通常被保护层所覆盖，给其特性的测试带来诸多不便，特别是对于ADS模式的液晶显示面板，在阵列基板工艺完成后，目前暂无有效的方法对显示区域内TFT的特性进行确认，从而不能准确判断显示区域内的薄膜晶体管的特性是否异常，给产品的后续开发工作带来极大的不便，影响开发效率，并且一旦出现问题也不能第一时间得以解决，无形当中增加了生产成本。
【发明内容】
[0004](一 )要解决的技术问题
[0005]本发明要解决的技术问题是:提供一种阵列基板母板及其制作方法，能够便于对其上的薄膜晶体管的特性进行测试。
[0006]( 二 )技术方案
[0007]为解决上述技术问题，本发明的技术方案提供了一种阵列基板母板，包括多个显示区域以及任意相邻两个所述显示区域之间的非显示区域，所述显示区域上设置有用于显示的第一像素单元，所述非显示区域上设置有第二像素单元，所述第二像素单元用于测试所述阵列基板母板上的薄膜晶体管特性。
[0008]优选地，所述第一像素单元包括第一薄膜晶体管以及与所述第一薄膜晶体管相连的第一像素电极，所述第一像素电极上覆盖有绝缘保护层，所述第二像素单元包括第二薄膜晶体管以及所述第二薄膜晶体管相连的第二像素电极，所述第二像素电极暴露出以便能够输入和/或输出测试信号。
[0009]优选地，所述第一薄膜晶体管与所述第二薄膜晶体管同时形成，所述第一像素电极与所述第二像素电极同时形成。
[0010]优选地，所述第二像素电极位于所述第二薄膜晶体管的漏极的下方或上方。
[0011]优选地，所述绝缘保护层上设置有公共电极，所述第一像素电极以及所述第二像素电极均为面状电极，所述公共电极为梳状电极。
[0012]为解决上述技术问题，本发明还提供了一种阵列基板母板的制作方法，包括在衬底基板上的多个显示区域上制作用于显示的第一像素单元，所述方法还包括:在所述衬底基板上任意相邻两个所述显示区域之间的非显示区域上制作第二像素单元，所述第二像素单元用于测试所述阵列基板母板上的薄膜晶体管特性。
[0013]优选地，所述第一像素单元包括第一薄膜晶体管以及与所述第一薄膜晶体管相连的第一像素电极，所述第一像素电极上覆盖有绝缘保护层，所述第二像素单元包括第二薄膜晶体管以及所述第二薄膜晶体管相连的第二像素电极，所述第二像素电极暴露出以便能够输入和/或输出测试信号。
[0014]优选地，所述第一薄膜晶体管与所述第二薄膜晶体管同时形成，所述第一像素电极与所述第二像素电极同时形成。
[0015]优选地，所述第二像素电极位于所述第二薄膜晶体管的漏极的下方或上方。
[0016]优选地，所述绝缘保护层上设置有公共电极，所述第一像素电极以及所述第二像素电极均为面状电极，所述公共电极为梳状电极。
[0017](三)有益效果
[0018]本发明提供的阵列基板母板，在相邻两个显示区域之间的非显示区域设置第二像素单元，通过第二像素单元可以测试该区域上的薄膜晶体管特性，从而能够反映出显示区域上的薄膜晶体管特性，有利于及时发现阵列基板母板上的薄膜晶体管不良，避免后续出现大量不良品，节约材料，并且有利于产品的研发。
【附图说明】
[0019]图1是本发明实施方式提供的一种阵列基板母板的示意图；
[0020]图2是本发明实施方式提供的一种阵列基板母板上显示区域与非显示区域上像素单元的示意图；
[0021]图3是本发明实施方式提供的另一种阵列基板母板上显示区域与非显示区域上像素单元的示意图。
【具体实施方式】
[0022]下面结合附图和实施例，对本发明的【具体实施方式】作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
[0023]本发明实施方式提供了一种阵列基板母板，包括多个显示区域以及任意相邻两个所述显示区域之间的非显示区域，所述显示区域上设置有用于显示的第一像素单元，所述非显示区域上设置有第二像素单元，所述第二像素单元用于测试所述阵列基板母板上的薄膜晶体管特性。
[0024]本发明实施方式提供的阵列基板母板，在相邻两个显示区域之间的非显示区域设置第二像素单元，通过第二像素单元可以测试该区域上的薄膜晶体管特性，从而能够反映出显示区域上的薄膜晶体管特性，有利于及时发现阵列基板母板上的薄膜晶体管不良，避免后续出现大量不良品，节约材料，并且有利于产品的研发。
[0025]本发明中的阵列基板母板，切割后形成多个独立的用于显示装置的阵列基板，每个阵列基板由阵列基板母板上的一个显示区域及周边部分的非显示区域构成，其中，阵列基板的显示区域对应显示装置的显示区域，非显示区域可以对应其边框位置。
[0026]参见图1，图1是本发明实施方式提供的一种阵列基板母板的示意图，该阵列基板母板100包括多个显示区域110以及任意相邻两个所述显示区域之间的非显示区域120 ;
[0027]其中，显示区域110上设置多个相互交错的栅线和数据线，通过该相互交错的栅线和数据线从而划分出多个呈矩阵排布的第一像素单元，每一个第一像素单元用于控制液晶层中对应区域中的液晶分子偏转，从而使得显示装置能够显示出相应的画面；
[0028]非显示区域120同样可以设置多个相互交错的栅线和数据线，从而可以得到多个呈矩阵排布的第二像素单元，该第二像素单元用于测试阵列基板母板上的薄膜晶体管特性(TFT Character)；
[0029]具体地，参见图2，图2是图1中AA’方向的截面示意图，其中，在显示区域110中，每一个第一像素单元包括第一薄膜晶体管以及与第一薄膜晶体管相连的第一像素电极114，第一薄膜晶体管包括设置在衬底130上的栅极111、栅极绝缘层112、有源层113、源极115和漏极116，其中，栅极111与显示区域中的栅线相连，源极115与显示区域中的数据线相连，漏极116与第一像素电极114相连，在源极115、漏极116和第一像素电极114上还形成有绝缘保护层(PVX层)117，通过该绝缘保护层117将第一像素电极114与公共电极118隔呙;
[0030]在非显示区域120中，所述第二像素单元包括第二薄膜晶体管以及所述第二薄膜晶体管相连的第二像素电极124，第二薄膜晶体管包括设置在衬底130上的栅极121、栅极绝缘层122、有源层123、源极125和漏极126，其中，栅极121与该区域中的栅线相连，源极125与该区域中的数据线相连，漏极126与第二像素电极124相连，其中，与显示区域中的第一像素单元不同的是，该区域中的第二像素电极暴露出以便能够输入和/或输出测试信号;
[0031]当对上述的阵列基板母板上的薄膜晶体管特性进行测试时，只需通过对非显示区域中的第二像素电极、数据驱动芯片(1C)、栅极驱动电路(如GOA单元)施加测试信号，就 可以对本区域中薄膜晶体管的特性进行确认，由于本区域位于两个显示区域之间，因此，能够更好的反应出显示区域中的薄膜晶体管特性，从而得出显示区域较为精确薄膜晶体管特性的测试值，进而可以第一时间发现TFT相关不良；
[0032]优选地，为了使上述得到的薄膜晶体管特性的测试值与显示区域中的薄膜晶体管特性更接近，所述第一薄膜晶体管与所述第二薄膜晶体管同时形成，所述第一像素电极与所述第二像素电极同时形成；
[0033]由于在本发明提供的阵列基板母板中，只需将非显示区域中的像素电极暴露出，因此，在制作绝缘保护层(PVX层)中，可以在整个非显示区域都不沉积PVX材料，或者只在第二像素电极的区域不沉积PVX材料，例如，可在现有的阵列基板制造工艺中，将非显示区域的栅线、数据线、薄膜晶体管和像素电极的制作过程与显示区域同步完成，而后续的绝缘保护层和公共电极的制作工艺只针对显示区域，使显示区形成电容，而非显示区域只制作薄膜晶体管和像素电极；
[0034]此外，还可以使非显示区域与显示区域在现有的制作工艺上完全相同，当现有的所有工艺完成后，再除去整个非显示区域上的绝缘保护层和公共电极层，或者仅除去第二像素电极上的绝缘保护层和公共电极层，同样能够得到上述的阵列基板母板。
[0035]此外，在本发明中，可以如图2所示使第一像素电极位于所述第一薄膜晶体管的漏极的下方，第二像素电极位于所述第二薄膜晶体管的漏极的下方，也可以如如图3所示使第一像素电极位于所述第一薄膜晶体管的漏极的上方，第二像素电极位于所述第二薄膜晶体管的漏极的上方，对于图3所示的方式，在制作像素电极时，可以采用不会腐蚀源漏电极层的刻蚀液，防止对源漏极造成损害。
[0036]本发明中的阵列基板母板可以为ADS模式，在该模式的阵列基板母板中，所述第一像素电极以及所述第二像素电极均为面状电极，公共电极为梳状电极。
[0037]本发明实施方式提供的阵列基板母板，在相邻两个显示区域之间的非显示区域设置第二像素单元，并将该第二像素单元的像素电极暴露出，通过该第二像素单元的像素电极可以输入或输出测试信号，进而得到本区域上的薄膜晶体管特性，由于本区域位于两个显示区域之间，因此，能够更好的反应出显示区域中的薄膜晶体管特性，从而得出与显示区域较为接近的薄膜晶体管特性的测试值，有利于及时发现阵列基板母板上的TFT开关不良，避免后续出现大量不良品，节约材料，并且有利于产品的研发。此外，由于在非显示区域设置第二像素单元，因而能够降低非显示区域与显示区域之间的高度差，进而可以在后续的摩擦取向工艺中防止摩擦不良(Rubbing Mura)。
[0038]本发明实施方式还提供了一种阵列基板母板的制作方法，包括在衬底基板上的多个显示区域上制作用于显示的第一像素单元，所述方法还包括:在所述衬底基板上任意相邻两个所述显示区域之间的非显示区域上制作第二像素单元，所述第二像素单元用于测试所述阵列基板母板上的薄膜晶体管特性。
[0039]其中，所述第一像素单元包括第一薄膜晶体管以及与所述第一薄膜晶体管相连的第一像素电极，所述第一像素电极上覆盖有绝缘保护层，所述第二像素单元包括第二薄膜晶体管以及所述第二薄膜晶体管相连的第二像素电极，所述第二像素电极暴露出以便能够输入和/或输出测试信号。
[0040]优选地，为了使上述得到的薄膜晶体管的测试值与显示区域中的薄膜晶体管的特性更接近，所述第一薄膜晶体管与所述第二薄膜晶体管同时形成，所述第一像素电极与所述第二像素电极同时形成。
[0041]其中，所述第二像素电极可以位于所述第二薄膜晶体管的漏极的下方或上方。
[0042]其中，上述方法可以用于ADS模式产品的制作，在该模式的阵列基板母板中，所述第一像素电极以及所述第二像素电极均为面状电极，所述公共电极为梳状电极。
[0043]以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
【主权项】
1.一种阵列基板母板，包括多个显示区域以及任意相邻两个所述显示区域之间的非显示区域，所述显示区域上设置有用于显示的第一像素单元，其特征在于，所述非显示区域上设置有第二像素单元，所述第二像素单元用于测试所述阵列基板母板上的薄膜晶体管特性。2.根据权利要求1所述的阵列基板母板，其特征在于，所述第一像素单元包括第一薄膜晶体管以及与所述第一薄膜晶体管相连的第一像素电极，所述第一像素电极上覆盖有绝缘保护层，所述第二像素单元包括第二薄膜晶体管以及所述第二薄膜晶体管相连的第二像素电极，所述第二像素电极暴露出以便能够输入和/或输出测试信号。3.根据权利要求2所述的阵列基板母板，其特征在于，所述第一薄膜晶体管与所述第二薄膜晶体管同时形成，所述第一像素电极与所述第二像素电极同时形成。4.根据权利要求3所述的阵列基板母板，其特征在于，所述第二像素电极位于所述第二薄膜晶体管的漏极的下方或上方。5.根据权利要求2所述的阵列基板母板，其特征在于，所述绝缘保护层上设置有公共电极，所述第一像素电极以及所述第二像素电极均为面状电极，所述公共电极为梳状电极。6.一种阵列基板母板的制作方法，包括在衬底基板上的多个显示区域上制作用于显示的第一像素单元，其特征在于，所述方法还包括:在所述衬底基板上任意相邻两个所述显示区域之间的非显示区域上制作第二像素单元，所述第二像素单元用于测试所述阵列基板母板上的薄膜晶体管特性。7.根据权利要求6所述的阵列基板母板的制作方法，其特征在于，所述第一像素单元包括第一薄膜晶体管以及与所述第一薄膜晶体管相连的第一像素电极，所述第一像素电极上覆盖有绝缘保护层，所述第二像素单元包括第二薄膜晶体管以及所述第二薄膜晶体管相连的第二像素电极，所述第二像素电极暴露出以便能够输入和/或输出测试信号。8.根据权利要求7所述的阵列基板母板的制作方法，其特征在于，所述第一薄膜晶体管与所述第二薄膜晶体管同时形成，所述第一像素电极与所述第二像素电极同时形成。9.根据权利要求8所述的阵列基板母板的制作方法，其特征在于，所述第二像素电极位于所述第二薄膜晶体管的漏极的下方或上方。10.根据权利要求7所述的阵列基板母板的制作方法，其特征在于，所述绝缘保护层上设置有公共电极，所述第一像素电极以及所述第二像素电极均为面状电极，所述公共电极为梳状电极。
【专利摘要】本发明提供了一种阵列基板母板及其制作方法，该阵列基板母板包括多个显示区域以及任意相邻两个所述显示区域之间的非显示区域，所述显示区域上设置有用于显示的第一像素单元，所述非显示区域上设置有第二像素单元，所述第二像素单元用于测试所述阵列基板母板上的薄膜晶体管特性。本发明提供的阵列基板母板，在相邻两个显示区域之间的非显示区域设置第二像素单元，通过第二像素单元可以测试该区域上的薄膜晶体管特性，从而能够反映出显示区域上的薄膜晶体管特性，有利于及时发现阵列基板母板上的薄膜晶体管不良，避免后续出现大量不良品，节约材料，并且有利于产品的研发。
【IPC分类】G02F1/1362, G02F1/1343
【公开号】CN104898342
【申请号】CN201510335191
【发明人】薛静, 尹岩岩, 赵龙, 王海金
【申请人】京东方科技集团股份有限公司, 北京京东方光电科技有限公司
【公开日】2015年9月9日
【申请日】2015年6月16日
【技术领域】
[0001]本发明涉及显示领域，尤其涉及一种阵列基板母板及其制作方法。
【背景技术】
[0002]TFT-1XD(薄膜晶体管-液晶显示面板)作为一种平板显示装置，因其具有体积小、功耗低、无福射以及制作成本相对较低等特点，而越来越多地被应用于高性能显示领域当中。
[0003]现有的液晶显示面板主要包括阵列基板、彩膜基板和液晶层，其中，阵列基板上形成有多个薄膜晶体管(TFT)，在制作阵列基板的工艺完成后，通常需要对阵列基板上的薄膜晶体管的特性进行测试，然而，由于阵列基板的薄膜晶体管通常被保护层所覆盖，给其特性的测试带来诸多不便，特别是对于ADS模式的液晶显示面板，在阵列基板工艺完成后，目前暂无有效的方法对显示区域内TFT的特性进行确认，从而不能准确判断显示区域内的薄膜晶体管的特性是否异常，给产品的后续开发工作带来极大的不便，影响开发效率，并且一旦出现问题也不能第一时间得以解决，无形当中增加了生产成本。
【发明内容】
[0004](一 )要解决的技术问题
[0005]本发明要解决的技术问题是:提供一种阵列基板母板及其制作方法，能够便于对其上的薄膜晶体管的特性进行测试。
[0006]( 二 )技术方案
[0007]为解决上述技术问题，本发明的技术方案提供了一种阵列基板母板，包括多个显示区域以及任意相邻两个所述显示区域之间的非显示区域，所述显示区域上设置有用于显示的第一像素单元，所述非显示区域上设置有第二像素单元，所述第二像素单元用于测试所述阵列基板母板上的薄膜晶体管特性。
[0008]优选地，所述第一像素单元包括第一薄膜晶体管以及与所述第一薄膜晶体管相连的第一像素电极，所述第一像素电极上覆盖有绝缘保护层，所述第二像素单元包括第二薄膜晶体管以及所述第二薄膜晶体管相连的第二像素电极，所述第二像素电极暴露出以便能够输入和/或输出测试信号。
[0009]优选地，所述第一薄膜晶体管与所述第二薄膜晶体管同时形成，所述第一像素电极与所述第二像素电极同时形成。
[0010]优选地，所述第二像素电极位于所述第二薄膜晶体管的漏极的下方或上方。
[0011]优选地，所述绝缘保护层上设置有公共电极，所述第一像素电极以及所述第二像素电极均为面状电极，所述公共电极为梳状电极。
[0012]为解决上述技术问题，本发明还提供了一种阵列基板母板的制作方法，包括在衬底基板上的多个显示区域上制作用于显示的第一像素单元，所述方法还包括:在所述衬底基板上任意相邻两个所述显示区域之间的非显示区域上制作第二像素单元，所述第二像素单元用于测试所述阵列基板母板上的薄膜晶体管特性。
[0013]优选地，所述第一像素单元包括第一薄膜晶体管以及与所述第一薄膜晶体管相连的第一像素电极，所述第一像素电极上覆盖有绝缘保护层，所述第二像素单元包括第二薄膜晶体管以及所述第二薄膜晶体管相连的第二像素电极，所述第二像素电极暴露出以便能够输入和/或输出测试信号。
[0014]优选地，所述第一薄膜晶体管与所述第二薄膜晶体管同时形成，所述第一像素电极与所述第二像素电极同时形成。
[0015]优选地，所述第二像素电极位于所述第二薄膜晶体管的漏极的下方或上方。
[0016]优选地，所述绝缘保护层上设置有公共电极，所述第一像素电极以及所述第二像素电极均为面状电极，所述公共电极为梳状电极。
[0017](三)有益效果
[0018]本发明提供的阵列基板母板，在相邻两个显示区域之间的非显示区域设置第二像素单元，通过第二像素单元可以测试该区域上的薄膜晶体管特性，从而能够反映出显示区域上的薄膜晶体管特性，有利于及时发现阵列基板母板上的薄膜晶体管不良，避免后续出现大量不良品，节约材料，并且有利于产品的研发。
【附图说明】
[0019]图1是本发明实施方式提供的一种阵列基板母板的示意图；
[0020]图2是本发明实施方式提供的一种阵列基板母板上显示区域与非显示区域上像素单元的示意图；
[0021]图3是本发明实施方式提供的另一种阵列基板母板上显示区域与非显示区域上像素单元的示意图。
【具体实施方式】
[0022]下面结合附图和实施例，对本发明的【具体实施方式】作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
[0023]本发明实施方式提供了一种阵列基板母板，包括多个显示区域以及任意相邻两个所述显示区域之间的非显示区域，所述显示区域上设置有用于显示的第一像素单元，所述非显示区域上设置有第二像素单元，所述第二像素单元用于测试所述阵列基板母板上的薄膜晶体管特性。
[0024]本发明实施方式提供的阵列基板母板，在相邻两个显示区域之间的非显示区域设置第二像素单元，通过第二像素单元可以测试该区域上的薄膜晶体管特性，从而能够反映出显示区域上的薄膜晶体管特性，有利于及时发现阵列基板母板上的薄膜晶体管不良，避免后续出现大量不良品，节约材料，并且有利于产品的研发。
[0025]本发明中的阵列基板母板，切割后形成多个独立的用于显示装置的阵列基板，每个阵列基板由阵列基板母板上的一个显示区域及周边部分的非显示区域构成，其中，阵列基板的显示区域对应显示装置的显示区域，非显示区域可以对应其边框位置。
[0026]参见图1，图1是本发明实施方式提供的一种阵列基板母板的示意图，该阵列基板母板100包括多个显示区域110以及任意相邻两个所述显示区域之间的非显示区域120 ;
[0027]其中，显示区域110上设置多个相互交错的栅线和数据线，通过该相互交错的栅线和数据线从而划分出多个呈矩阵排布的第一像素单元，每一个第一像素单元用于控制液晶层中对应区域中的液晶分子偏转，从而使得显示装置能够显示出相应的画面；
[0028]非显示区域120同样可以设置多个相互交错的栅线和数据线，从而可以得到多个呈矩阵排布的第二像素单元，该第二像素单元用于测试阵列基板母板上的薄膜晶体管特性(TFT Character)；
[0029]具体地，参见图2，图2是图1中AA’方向的截面示意图，其中，在显示区域110中，每一个第一像素单元包括第一薄膜晶体管以及与第一薄膜晶体管相连的第一像素电极114，第一薄膜晶体管包括设置在衬底130上的栅极111、栅极绝缘层112、有源层113、源极115和漏极116，其中，栅极111与显示区域中的栅线相连，源极115与显示区域中的数据线相连，漏极116与第一像素电极114相连，在源极115、漏极116和第一像素电极114上还形成有绝缘保护层(PVX层)117，通过该绝缘保护层117将第一像素电极114与公共电极118隔呙;
[0030]在非显示区域120中，所述第二像素单元包括第二薄膜晶体管以及所述第二薄膜晶体管相连的第二像素电极124，第二薄膜晶体管包括设置在衬底130上的栅极121、栅极绝缘层122、有源层123、源极125和漏极126，其中，栅极121与该区域中的栅线相连，源极125与该区域中的数据线相连，漏极126与第二像素电极124相连，其中，与显示区域中的第一像素单元不同的是，该区域中的第二像素电极暴露出以便能够输入和/或输出测试信号;
[0031]当对上述的阵列基板母板上的薄膜晶体管特性进行测试时，只需通过对非显示区域中的第二像素电极、数据驱动芯片(1C)、栅极驱动电路(如GOA单元)施加测试信号，就 可以对本区域中薄膜晶体管的特性进行确认，由于本区域位于两个显示区域之间，因此，能够更好的反应出显示区域中的薄膜晶体管特性，从而得出显示区域较为精确薄膜晶体管特性的测试值，进而可以第一时间发现TFT相关不良；
[0032]优选地，为了使上述得到的薄膜晶体管特性的测试值与显示区域中的薄膜晶体管特性更接近，所述第一薄膜晶体管与所述第二薄膜晶体管同时形成，所述第一像素电极与所述第二像素电极同时形成；
[0033]由于在本发明提供的阵列基板母板中，只需将非显示区域中的像素电极暴露出，因此，在制作绝缘保护层(PVX层)中，可以在整个非显示区域都不沉积PVX材料，或者只在第二像素电极的区域不沉积PVX材料，例如，可在现有的阵列基板制造工艺中，将非显示区域的栅线、数据线、薄膜晶体管和像素电极的制作过程与显示区域同步完成，而后续的绝缘保护层和公共电极的制作工艺只针对显示区域，使显示区形成电容，而非显示区域只制作薄膜晶体管和像素电极；
[0034]此外，还可以使非显示区域与显示区域在现有的制作工艺上完全相同，当现有的所有工艺完成后，再除去整个非显示区域上的绝缘保护层和公共电极层，或者仅除去第二像素电极上的绝缘保护层和公共电极层，同样能够得到上述的阵列基板母板。
[0035]此外，在本发明中，可以如图2所示使第一像素电极位于所述第一薄膜晶体管的漏极的下方，第二像素电极位于所述第二薄膜晶体管的漏极的下方，也可以如如图3所示使第一像素电极位于所述第一薄膜晶体管的漏极的上方，第二像素电极位于所述第二薄膜晶体管的漏极的上方，对于图3所示的方式，在制作像素电极时，可以采用不会腐蚀源漏电极层的刻蚀液，防止对源漏极造成损害。
[0036]本发明中的阵列基板母板可以为ADS模式，在该模式的阵列基板母板中，所述第一像素电极以及所述第二像素电极均为面状电极，公共电极为梳状电极。
[0037]本发明实施方式提供的阵列基板母板，在相邻两个显示区域之间的非显示区域设置第二像素单元，并将该第二像素单元的像素电极暴露出，通过该第二像素单元的像素电极可以输入或输出测试信号，进而得到本区域上的薄膜晶体管特性，由于本区域位于两个显示区域之间，因此，能够更好的反应出显示区域中的薄膜晶体管特性，从而得出与显示区域较为接近的薄膜晶体管特性的测试值，有利于及时发现阵列基板母板上的TFT开关不良，避免后续出现大量不良品，节约材料，并且有利于产品的研发。此外，由于在非显示区域设置第二像素单元，因而能够降低非显示区域与显示区域之间的高度差，进而可以在后续的摩擦取向工艺中防止摩擦不良(Rubbing Mura)。
[0038]本发明实施方式还提供了一种阵列基板母板的制作方法，包括在衬底基板上的多个显示区域上制作用于显示的第一像素单元，所述方法还包括:在所述衬底基板上任意相邻两个所述显示区域之间的非显示区域上制作第二像素单元，所述第二像素单元用于测试所述阵列基板母板上的薄膜晶体管特性。
[0039]其中，所述第一像素单元包括第一薄膜晶体管以及与所述第一薄膜晶体管相连的第一像素电极，所述第一像素电极上覆盖有绝缘保护层，所述第二像素单元包括第二薄膜晶体管以及所述第二薄膜晶体管相连的第二像素电极，所述第二像素电极暴露出以便能够输入和/或输出测试信号。
[0040]优选地，为了使上述得到的薄膜晶体管的测试值与显示区域中的薄膜晶体管的特性更接近，所述第一薄膜晶体管与所述第二薄膜晶体管同时形成，所述第一像素电极与所述第二像素电极同时形成。
[0041]其中，所述第二像素电极可以位于所述第二薄膜晶体管的漏极的下方或上方。
[0042]其中，上述方法可以用于ADS模式产品的制作，在该模式的阵列基板母板中，所述第一像素电极以及所述第二像素电极均为面状电极，所述公共电极为梳状电极。
[0043]以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
【主权项】
1.一种阵列基板母板，包括多个显示区域以及任意相邻两个所述显示区域之间的非显示区域，所述显示区域上设置有用于显示的第一像素单元，其特征在于，所述非显示区域上设置有第二像素单元，所述第二像素单元用于测试所述阵列基板母板上的薄膜晶体管特性。2.根据权利要求1所述的阵列基板母板，其特征在于，所述第一像素单元包括第一薄膜晶体管以及与所述第一薄膜晶体管相连的第一像素电极，所述第一像素电极上覆盖有绝缘保护层，所述第二像素单元包括第二薄膜晶体管以及所述第二薄膜晶体管相连的第二像素电极，所述第二像素电极暴露出以便能够输入和/或输出测试信号。3.根据权利要求2所述的阵列基板母板，其特征在于，所述第一薄膜晶体管与所述第二薄膜晶体管同时形成，所述第一像素电极与所述第二像素电极同时形成。4.根据权利要求3所述的阵列基板母板，其特征在于，所述第二像素电极位于所述第二薄膜晶体管的漏极的下方或上方。5.根据权利要求2所述的阵列基板母板，其特征在于，所述绝缘保护层上设置有公共电极，所述第一像素电极以及所述第二像素电极均为面状电极，所述公共电极为梳状电极。6.一种阵列基板母板的制作方法，包括在衬底基板上的多个显示区域上制作用于显示的第一像素单元，其特征在于，所述方法还包括:在所述衬底基板上任意相邻两个所述显示区域之间的非显示区域上制作第二像素单元，所述第二像素单元用于测试所述阵列基板母板上的薄膜晶体管特性。7.根据权利要求6所述的阵列基板母板的制作方法，其特征在于，所述第一像素单元包括第一薄膜晶体管以及与所述第一薄膜晶体管相连的第一像素电极，所述第一像素电极上覆盖有绝缘保护层，所述第二像素单元包括第二薄膜晶体管以及所述第二薄膜晶体管相连的第二像素电极，所述第二像素电极暴露出以便能够输入和/或输出测试信号。8.根据权利要求7所述的阵列基板母板的制作方法，其特征在于，所述第一薄膜晶体管与所述第二薄膜晶体管同时形成，所述第一像素电极与所述第二像素电极同时形成。9.根据权利要求8所述的阵列基板母板的制作方法，其特征在于，所述第二像素电极位于所述第二薄膜晶体管的漏极的下方或上方。10.根据权利要求7所述的阵列基板母板的制作方法，其特征在于，所述绝缘保护层上设置有公共电极，所述第一像素电极以及所述第二像素电极均为面状电极，所述公共电极为梳状电极。
【专利摘要】本发明提供了一种阵列基板母板及其制作方法，该阵列基板母板包括多个显示区域以及任意相邻两个所述显示区域之间的非显示区域，所述显示区域上设置有用于显示的第一像素单元，所述非显示区域上设置有第二像素单元，所述第二像素单元用于测试所述阵列基板母板上的薄膜晶体管特性。本发明提供的阵列基板母板，在相邻两个显示区域之间的非显示区域设置第二像素单元，通过第二像素单元可以测试该区域上的薄膜晶体管特性，从而能够反映出显示区域上的薄膜晶体管特性，有利于及时发现阵列基板母板上的薄膜晶体管不良，避免后续出现大量不良品，节约材料，并且有利于产品的研发。
【IPC分类】G02F1/1362, G02F1/1343
【公开号】CN104898342
【申请号】CN201510335191
【发明人】薛静, 尹岩岩, 赵龙, 王海金
【申请人】京东方科技集团股份有限公司, 北京京东方光电科技有限公司
【公开日】2015年9月9日
【申请日】2015年6月16日
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