一种片上安全协处理器的制造方法
一种片上安全协处理器的制造方法
【技术领域】
[0001] 本发明涉及集成电路技术领域，具体涉及一种片上安全协处理器。
【背景技术】
[0002] 随着超大规模集成电路的快速发展，单颗芯片上可以集成越来越多的功能电路， 片上也可以集成各种加解密算法，如DES/3DES/AES对称加密算法、RSA/ECC公钥加密算法。 传统的电路设计方法是分别设计各个加解密电路，再将这些电路连接到总线接口，供芯片 内部调用。这种独立设计电路的方法需要对不同的算法分配不同的寄存器、SRAM、总线接口 等硬件资源，其中占用资源最大的莫过于RSA加解密算法，由于其密钥长度长达2048位甚 至更长，那么处理中间结果就需要占用5倍以上甚至更大的SRAM或者寄存器存储资源。如 果这些寄存器或者SRAM不能应用于别的硬件电路，那么总的加解密协处理器所需的存储 资源将更大，面积和功耗也会越大。近年来安全处理越来越多的应用在无源或者电池供电 的场合，如移动终端、RFID、NFC等。这就需要考虑芯片具有低功耗的优势，因此设计安全协 处理器的时候就要更多的考虑面积和功耗优化策略。而现有的低功耗片上安全协处理无法 满足低功耗和小面积等要求。
【发明内容】
[0003] 针对现有安全协处理器功能性的不足，本发明提供了一种片上安全协处理器，共 享内部存储资源及接口电路，降低芯片面积和功耗开销。
[0004] 本发明提供了一种片上安全协处理器，包括：控制模块、接口模块、SRAM、非对称加 密算法核、对称加密算法核以及真随机数发生器，其中：
[0005] 所述对称加密算法用于访问SRAM;
[0006] 所述SRAM用于存储加解密明文密文，供外部总线读取；
[0007] 所述非对称加密算法用于完成复杂的模幂运算；
[0008] 所述控制模块控制整个片上安全协处理器的数据流，同时完成对命令的解析，操 作相应的算法核进行加解密计算，并将结果发送至外部；
[0009] 所述真随机数产生器可为安全电路提供随机数；
[0010] 所述接口模块用于负责数据的通信，将外部总线上的数据接收至SRAM及控制模 块，并将数据输出至外部总线。
[0011] 所述对称加密算法包括DES加解密算法、3DES加解密算法、AES加解密算法。
[0012] 所述非对称算法包括RSA算法和ECC算法
[0013] 所述非对称加密算法具有点加、倍点、模乘、模加、模减、标量乘功能部件，用于结 合功能部件完成复杂的模幂运算。
[0014] 本发明实施例的片上安全协处理器，能够实现共享内部存储资源及接口电路，从 而降低芯片面积和功耗开销。
【附图说明】
[0015] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以 根据这些附图获得其它的附图。
[0016] 图1是本发明实施例中的片上安全协处理器结构示意图；
[0017] 图2是本发明实施例中的片上安全协处理器总控制状态的状态转换图。
【具体实施方式】
[0018] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它 实施例，都属于本发明保护的范围。
[0019] 本发明实施例的安全协处理器相当于IP核，可集成到芯片中，通过总线接口与芯 片内部控制器相连，进而达到芯片加解密及数据传递目的。该片上安全协处理器包括控制 模块、接口模块、SRAM、RSA/ECC(非对称）加密算法核、对称加密算法核以及真随机数发生 器。该对称加密算法包括DES/3DES/AES加解密算法，该算法可访问SRAM存储器，加解密明 文密文均存在SRAM中，可供外部总线读取。该非对称算法包括RSA及ECC算法，其明文、密 文以及中间运算结果均保存在SRAM中，以节省存储资源。
[0020]RSA/ECC算法核可以完成点加、倍点、模乘、模加、模减、标量乘等功能部件，结合这 些功能部件便可完成复杂的模幂等运算。该片上安全协处理器在控制模块的作用下可以完 成各种加解密功能，控制数据的流进和流出。该真随机数产生器可为安全电路提供随机数。
[0021] 图1示出了本发明实施例中的片上安全协处理器结构示意图，其包括控制模块、 接口模块、SRAM、ECC(非对称）加密算法核、对称加密算法核以及真随机数发生器。
[0022] 这里的控制模块控制整个安全电路的数据流，同时完成对命令的解析。它将输入 至安全电路中的命令进行解析，操作相应的算法核进行加解密计算，并将结果发送至外部。
[0023] 所述接口模块负责数据的通信，将外部总线上的数据接收至SRAM及控制模块，并 将数据输出至外部总线。
[0024] 由于都是大数操作，在加解密过程中，需要及时保存数据，故采用SRAM来存储数 据，相比于直接采用寄存器的方法，使用SRAM可以节省大量的面积。
[0025] 该对称加密算法核及RSA/ECC算法核是安全电路的核心部分，加密算法的各种底 层及顶层操作均在此实现。它能在控制模块的控制下进行，通过计算以及对SRAM的访问， 完成计算任务。
[0026] 真随机数发生器为安全电路提供了可靠的随机数。
[0027] 控制模块的设计与实现
[0028] 控制模块通过控制整个安全电路模块，完成随机数生成、加密、解密等各种安全命 令操作。
[0029] 从外部MCU发送至芯片的数据与命令，在芯片的接口控制器处进行简单的判断与 分析，属于安全电路方面的命令与数据便会被送到安全电路。安全电路接口模块将命令送 至控制模块，控制模块根据命令，对数据进行处理，控制模块包括总控制状态机子模块以及 命令解析子模块。
[0030] 命令解析子模块，对命令进行解析，指导总控制状态机进行命令操作。
[0031] 芯片接收来自外部MCU的芯片命令后，如果判断是安全命令，则将指令及数据传 给安全模块，命令解析模块根据接收到的命令，判断需要进行的操作。根据设计，安全命令 定义如下：
[0032] 表1片上安全协处理器命令定义表
[0034]总控制状态机负责安全模块的所有操作流程。它根据命令解析模块对命令的 判断，启动随机数发生器、对称加密算法核、ECC加密核各模块进行计算，并控制数据流及 SRAM的输入与输出。
[0035] 片上安全协处理器总控制状态的状态转换如图2所示：
[0036] 由于二进制编码在某些状态转换时会导致大量寄存器同时翻转而产生瞬时功耗 尖峰，为了避免在状态转换过程中出现该情况，我们采用了格雷码编码。使用格雷码进行编 码时，状态值的递加只会产生一位的翻转，这可以很好的避免大量寄存器发生同时翻转。 [0037] 综上，本发明实施例的片上安全协处理器，能够实现共享内部存储资源及接口电 路，从而降低芯片面积和功耗开销。
[0038] 本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可 以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存 储介质可以包括：只读存储器（ROM，ReadOnlyMemory)、随机存取存储器（RAM，Random AccessMemory)、磁盘或光盘等。
[0039] 以上对本发明实施例所提供的片上安全协处理器进行了详细介绍，本文中应用了 具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本 发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体 实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的 限制。
【主权项】
1. 一种片上安全协处理器，其特征在于，包括：控制模块、接口模块、SRAM、非对称加密 算法核、对称加密算法核以及真随机数发生器，其中： 所述对称加密算法用于访问SRAM; 所述SRAM用于存储加解密明文密文，供外部总线读取； 所述非对称加密算法用于完成复杂的模幂运算； 所述控制模块控制整个片上安全协处理器的数据流，同时完成对命令的解析，操作相 应的算法核进行加解密计算，并将结果发送至外部； 所述真随机数产生器可为安全电路提供随机数； 所述接口模块用于负责数据的通信，将外部总线上的数据接收至SRAM及控制模块，并 将数据输出至外部总线。2. 如权利要求1所述的片上安全协处理器，其特征在于，所述对称加密算法包括DES加 解密算法、3DES加解密算法、AES加解密算法。3. 如权利要求1所述的片上安全协处理器，其特征在于，所述非对称算法包括RSA算法 和ECC算法。4. 如权利要求1所述的片上安全协处理器，其特征在于，所述非对称加密算法具有点 加、倍点、模乘、模加、模减、标量乘功能部件，用于结合功能部件完成复杂的模幂运算。
【专利摘要】本发明公开了一种片上安全协处理器，包括：控制模块、接口模块、SRAM、非对称加密算法核、对称加密算法核以及真随机数发生器，其中：所述对称加密算法用于访问SRAM；所述SRAM用于存储加解密明文密文，供外部总线读取；所述非对称加密算法用于完成复杂的模幂运算；所述控制模块控制整个片上安全协处理器的数据流，同时完成对命令的解析，操作相应的算法核进行加解密计算，并将结果发送至外部；所述真随机数产生器可为安全电路提供随机数；所述接口模块用于负责数据的通信，将外部总线上的数据接收至SRAM及控制模块，并将数据输出至外部总线。本发明实施例能够实现共享内部存储资源及接口电路，从而降低芯片面积和功耗开销。
【IPC分类】G06F21/72
【公开号】CN104899527
【申请号】CN201510239556
【发明人】王德明, 胡建国, 丁一, 李启文, 段志奎, 吴劲
【申请人】广州中大微电子有限公司, 广州智慧城市发展研究院
【公开日】2015年9月9日
【申请日】2015年5月12日
【技术领域】
[0001] 本发明涉及集成电路技术领域，具体涉及一种片上安全协处理器。
【背景技术】
[0002] 随着超大规模集成电路的快速发展，单颗芯片上可以集成越来越多的功能电路， 片上也可以集成各种加解密算法，如DES/3DES/AES对称加密算法、RSA/ECC公钥加密算法。 传统的电路设计方法是分别设计各个加解密电路，再将这些电路连接到总线接口，供芯片 内部调用。这种独立设计电路的方法需要对不同的算法分配不同的寄存器、SRAM、总线接口 等硬件资源，其中占用资源最大的莫过于RSA加解密算法，由于其密钥长度长达2048位甚 至更长，那么处理中间结果就需要占用5倍以上甚至更大的SRAM或者寄存器存储资源。如 果这些寄存器或者SRAM不能应用于别的硬件电路，那么总的加解密协处理器所需的存储 资源将更大，面积和功耗也会越大。近年来安全处理越来越多的应用在无源或者电池供电 的场合，如移动终端、RFID、NFC等。这就需要考虑芯片具有低功耗的优势，因此设计安全协 处理器的时候就要更多的考虑面积和功耗优化策略。而现有的低功耗片上安全协处理无法 满足低功耗和小面积等要求。
【发明内容】
[0003] 针对现有安全协处理器功能性的不足，本发明提供了一种片上安全协处理器，共 享内部存储资源及接口电路，降低芯片面积和功耗开销。
[0004] 本发明提供了一种片上安全协处理器，包括：控制模块、接口模块、SRAM、非对称加 密算法核、对称加密算法核以及真随机数发生器，其中：
[0005] 所述对称加密算法用于访问SRAM;
[0006] 所述SRAM用于存储加解密明文密文，供外部总线读取；
[0007] 所述非对称加密算法用于完成复杂的模幂运算；
[0008] 所述控制模块控制整个片上安全协处理器的数据流，同时完成对命令的解析，操 作相应的算法核进行加解密计算，并将结果发送至外部；
[0009] 所述真随机数产生器可为安全电路提供随机数；
[0010] 所述接口模块用于负责数据的通信，将外部总线上的数据接收至SRAM及控制模 块，并将数据输出至外部总线。
[0011] 所述对称加密算法包括DES加解密算法、3DES加解密算法、AES加解密算法。
[0012] 所述非对称算法包括RSA算法和ECC算法
[0013] 所述非对称加密算法具有点加、倍点、模乘、模加、模减、标量乘功能部件，用于结 合功能部件完成复杂的模幂运算。
[0014] 本发明实施例的片上安全协处理器，能够实现共享内部存储资源及接口电路，从 而降低芯片面积和功耗开销。
【附图说明】
[0015] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以 根据这些附图获得其它的附图。
[0016] 图1是本发明实施例中的片上安全协处理器结构示意图；
[0017] 图2是本发明实施例中的片上安全协处理器总控制状态的状态转换图。
【具体实施方式】
[0018] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它 实施例，都属于本发明保护的范围。
[0019] 本发明实施例的安全协处理器相当于IP核，可集成到芯片中，通过总线接口与芯 片内部控制器相连，进而达到芯片加解密及数据传递目的。该片上安全协处理器包括控制 模块、接口模块、SRAM、RSA/ECC(非对称）加密算法核、对称加密算法核以及真随机数发生 器。该对称加密算法包括DES/3DES/AES加解密算法，该算法可访问SRAM存储器，加解密明 文密文均存在SRAM中，可供外部总线读取。该非对称算法包括RSA及ECC算法，其明文、密 文以及中间运算结果均保存在SRAM中，以节省存储资源。
[0020]RSA/ECC算法核可以完成点加、倍点、模乘、模加、模减、标量乘等功能部件，结合这 些功能部件便可完成复杂的模幂等运算。该片上安全协处理器在控制模块的作用下可以完 成各种加解密功能，控制数据的流进和流出。该真随机数产生器可为安全电路提供随机数。
[0021] 图1示出了本发明实施例中的片上安全协处理器结构示意图，其包括控制模块、 接口模块、SRAM、ECC(非对称）加密算法核、对称加密算法核以及真随机数发生器。
[0022] 这里的控制模块控制整个安全电路的数据流，同时完成对命令的解析。它将输入 至安全电路中的命令进行解析，操作相应的算法核进行加解密计算，并将结果发送至外部。
[0023] 所述接口模块负责数据的通信，将外部总线上的数据接收至SRAM及控制模块，并 将数据输出至外部总线。
[0024] 由于都是大数操作，在加解密过程中，需要及时保存数据，故采用SRAM来存储数 据，相比于直接采用寄存器的方法，使用SRAM可以节省大量的面积。
[0025] 该对称加密算法核及RSA/ECC算法核是安全电路的核心部分，加密算法的各种底 层及顶层操作均在此实现。它能在控制模块的控制下进行，通过计算以及对SRAM的访问， 完成计算任务。
[0026] 真随机数发生器为安全电路提供了可靠的随机数。
[0027] 控制模块的设计与实现
[0028] 控制模块通过控制整个安全电路模块，完成随机数生成、加密、解密等各种安全命 令操作。
[0029] 从外部MCU发送至芯片的数据与命令，在芯片的接口控制器处进行简单的判断与 分析，属于安全电路方面的命令与数据便会被送到安全电路。安全电路接口模块将命令送 至控制模块，控制模块根据命令，对数据进行处理，控制模块包括总控制状态机子模块以及 命令解析子模块。
[0030] 命令解析子模块，对命令进行解析，指导总控制状态机进行命令操作。
[0031] 芯片接收来自外部MCU的芯片命令后，如果判断是安全命令，则将指令及数据传 给安全模块，命令解析模块根据接收到的命令，判断需要进行的操作。根据设计，安全命令 定义如下：
[0032] 表1片上安全协处理器命令定义表
[0034]总控制状态机负责安全模块的所有操作流程。它根据命令解析模块对命令的 判断，启动随机数发生器、对称加密算法核、ECC加密核各模块进行计算，并控制数据流及 SRAM的输入与输出。
[0035] 片上安全协处理器总控制状态的状态转换如图2所示：
[0036] 由于二进制编码在某些状态转换时会导致大量寄存器同时翻转而产生瞬时功耗 尖峰，为了避免在状态转换过程中出现该情况，我们采用了格雷码编码。使用格雷码进行编 码时，状态值的递加只会产生一位的翻转，这可以很好的避免大量寄存器发生同时翻转。 [0037] 综上，本发明实施例的片上安全协处理器，能够实现共享内部存储资源及接口电 路，从而降低芯片面积和功耗开销。
[0038] 本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可 以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存 储介质可以包括：只读存储器（ROM，ReadOnlyMemory)、随机存取存储器（RAM，Random AccessMemory)、磁盘或光盘等。
[0039] 以上对本发明实施例所提供的片上安全协处理器进行了详细介绍，本文中应用了 具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本 发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体 实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的 限制。
【主权项】
1. 一种片上安全协处理器，其特征在于，包括：控制模块、接口模块、SRAM、非对称加密 算法核、对称加密算法核以及真随机数发生器，其中： 所述对称加密算法用于访问SRAM; 所述SRAM用于存储加解密明文密文，供外部总线读取； 所述非对称加密算法用于完成复杂的模幂运算； 所述控制模块控制整个片上安全协处理器的数据流，同时完成对命令的解析，操作相 应的算法核进行加解密计算，并将结果发送至外部； 所述真随机数产生器可为安全电路提供随机数； 所述接口模块用于负责数据的通信，将外部总线上的数据接收至SRAM及控制模块，并 将数据输出至外部总线。2. 如权利要求1所述的片上安全协处理器，其特征在于，所述对称加密算法包括DES加 解密算法、3DES加解密算法、AES加解密算法。3. 如权利要求1所述的片上安全协处理器，其特征在于，所述非对称算法包括RSA算法 和ECC算法。4. 如权利要求1所述的片上安全协处理器，其特征在于，所述非对称加密算法具有点 加、倍点、模乘、模加、模减、标量乘功能部件，用于结合功能部件完成复杂的模幂运算。
【专利摘要】本发明公开了一种片上安全协处理器，包括：控制模块、接口模块、SRAM、非对称加密算法核、对称加密算法核以及真随机数发生器，其中：所述对称加密算法用于访问SRAM；所述SRAM用于存储加解密明文密文，供外部总线读取；所述非对称加密算法用于完成复杂的模幂运算；所述控制模块控制整个片上安全协处理器的数据流，同时完成对命令的解析，操作相应的算法核进行加解密计算，并将结果发送至外部；所述真随机数产生器可为安全电路提供随机数；所述接口模块用于负责数据的通信，将外部总线上的数据接收至SRAM及控制模块，并将数据输出至外部总线。本发明实施例能够实现共享内部存储资源及接口电路，从而降低芯片面积和功耗开销。
【IPC分类】G06F21/72
【公开号】CN104899527
【申请号】CN201510239556
【发明人】王德明, 胡建国, 丁一, 李启文, 段志奎, 吴劲
【申请人】广州中大微电子有限公司, 广州智慧城市发展研究院
【公开日】2015年9月9日
【申请日】2015年5月12日
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