一种平板显示器的阵列扫描控制电路的制作方法
一种平板显示器的阵列扫描控制电路的制作方法
【技术领域】
[0001]本发明涉及显示装置技术领域，特别是涉及一种阵列扫描控制电路。
【背景技术】
[0002]平板显示器是目前显示装置的主流产品，而阵列扫描控制电路广泛应用于平板显示器的驱动电路中。阵列扫描控制电路具有存储和移位功能，通过扫描线依次产生扫描信号并输出到像素电路的栅极，实现逐行选通的功能。
[0003]现有技术的一种常规驱动电路中的阵列扫描控制电路的电路如图1所示，该阵列扫描控制电路以每四个阵列扫描控制单元为一组，每组结构相同，为了简化结构，该图只画出了该阵列扫描控制电路的第一组的电路图，即前四级阵列扫描控制单元的电路图，包括:第一级阵列扫描控制单元11、第二级阵列扫描控制单元12、第三级阵列扫描控制单元13和第四级阵列扫描控制单元14。从图中可以看出，该阵列扫描控制电路有4个输入时钟信号(电源电压VDD和输入起始脉冲信号Start除外)，使时序比较复杂。第一时钟信号CLKl和第三时钟信号CLK3以交差法的方式连接到第一级阵列扫描控制单元11和第三阵列扫描控制单元13，而第二时钟信号CLK2和第四时钟信号CLK4以交差法的方式连接到第二级阵列扫描控制单元12和第四阵列扫描控制单元14，这样使结构比较复杂，会增加电路在布局布线时的难度。为了增加阵列扫描控制单元输出端的驱动能力，晶体管T5和晶体管T6必须要承受较大的电流，而PMOS (Positivechannel Metal Oxide Semiconductor，P沟道金属氧化物半导体场效应晶体管)的空穴迀移率比电子迀移率低，所以T5和T6的的导电沟道宽度较大，其宽度一般约为数千微米，并且每个阵列扫描控制单元由6个PMOS管组成，而这会使电路面积增大。总的来说，该阵列扫描控制电路会增加成本，成品率低。
[0004]另外，经过分析，该图的阵列扫描控制电路在第4M+1和4M+2单元出现问题(M是正整数)。以第5个阵列扫描控制单元为例，第一时钟信号CLKl第一次为低电平时，该单元的输出端0UT5应为高电平，但实际上不是。因为这时第5单元的T5和T6截止，相当于两个电阻对VDD与CLKl的电势差的分压，导致输出电压被拉低，使该行提前选通，造成数据混舌L。
【发明内容】
[0005]本发明要解决的问题是提供一种阵列扫描控制电路，以克服现有技术中成本高、成品率低、易造成数据混乱的缺陷。
[0006]为达到上述目的，本发明的技术方案提供一种阵列扫描控制电路，所述电路包括多级阵列扫描控制单元，所述的多级阵列扫描控制单元包括:
[0007]一第一晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第一级晶体管的第一源/漏级连接前一级的阵列扫描控制单元的输出信号；
[0008]一第二晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第二晶体管的栅级和该第一晶体管的栅级连接一时钟信号，该第二晶体管的第一源/漏级连接一低电平电压；
[0009]一第三晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第三晶体管的第一源/漏级连接该第二晶体管的第二源/漏级；
[0010]一第四晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第四晶体管的栅级连接该第一晶体管的第二源/漏级，该第四晶体管的第一源/漏级连接另一时钟信号；以及
[0011]一第五晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第五晶体管的栅级连接该第二晶体管的第二源/漏级和第三晶体管的第一源/漏级，该第五晶体管的第一源/漏级、第四晶体管的第二源/漏级和第三晶体管的栅级连接该级阵列扫描控制单元的输出端，该第五晶体管的第二源/漏级和该第三晶体管的第二源/漏级连接一高电平电压。
[0012]其中，在所述多级阵列扫描控制单元的一第奇数级阵列扫描控制单元中，该第二晶体管的栅级和该第一晶体管的栅级连接第一时钟信号，该第四晶体管的第一源/漏级连接第二时钟信号。
[0013]其中，当该阵列扫描控制单元为第一级阵列扫描控制单元时，该级的第一晶体管的第一源/漏极连接一输入起始脉冲信号。
[0014]其中，在所述多级阵列扫描控制单元的一第偶数级阵列扫描控制单元中，该第二晶体管的栅级和该第一晶体管的栅级连接第二时钟信号，该第四晶体管的第一源/漏级连接第一时钟信号。
[0015]其中，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管为PMOS晶体管。
[0016]其中，该电路的每级阵列扫描控制单元由5个PMOS晶体管构成。
[0017]其中，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管为TFT (Thin Film Transistor，薄膜场效应晶体管)。
[0018]其中，该电路制作在玻璃衬底上。
[0019]其中，该电路的输出可扩展为多个阵列扫描控制单元的输出。
[0020]与现有技术相比，本发明的技术方案具有如下优点:
[0021]本发明的阵列扫描控制电路具有多级阵列扫描控制单元，每级阵列扫描控制单元只有五个输入信号、五个晶体管和一个输出信号，本发明利用输出信号为反馈信号，输出信号通过扫描线为像素电路提供扫描信号。本发明的阵列扫描控制电路面积小、结构简单、输出信号稳定，能显著地提高成品率，降低成本。
【附图说明】
[0022]图1为现有技术的一种常规驱动电路中的阵列扫描控制电路的电路图；
[0023]图2为本发明实施例的一种阵列扫描控制单元的电路图；
[0024]图3为图2的第奇数级阵列扫描控制单元的电路图；
[0025]图4为图2的第偶数级阵列扫描控制单元的电路图；
[0026]图5为本发明实施例的一种阵列扫描控制电路的结构图；
[0027]图6为根据图5所示的阵列扫描控制电路的前四级阵列扫描控制单元的电路图；
[0028]图7为根据图6所示电路的时序图。
[0029]上述附图中的附图标记如下:
[0030]11,61第一级阵列扫描控制单元
[0031]12,62第二级阵列扫描控制单元
[0032]13,63第三级阵列扫描控制单元
[0033]14,64第四级阵列扫描控制单元
[0034]21、22、23、G(2n)输入信号
[0035]24,G(2n+l),G(2n+2)输出信号
[0036]Start、SIN输入起始脉冲信号
[0037]CLKl第一时钟信号
[0038]CLK2第二时钟信号
[0039]CLK3第三时钟信号
[0040]CLK4第四时钟信号
[0041]VDD高电平电压
[0042]VSS低电平电压
[0043]OUTUGl第一级阵列扫描控制单元的输出信号
[0044]OUT2、G2第二级阵列扫描控制单元的输出信号
[0045]OUT3、G3第三级阵列扫描控制单元的输出信号
[0046]0UT4、G4第四级阵列扫描控制单元的输出信号
[0047]Gn第N级阵列扫描控制单元的输出信号
[0048]Tl第一晶体管
[0049]T2第二晶体管
[0050]T3第三晶体管
[0051]T4第四晶体管
[0052]T5第五晶体管
[0053]T6第六晶体管
[0054]tl、t2、t3、t4、t5时间段
【具体实施方式】
[0055]下面结合附图和实施例，对本发明的【具体实施方式】作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
[0056]本发明实施例的一种阵列扫描控制单元的电路如图2所示，本实施例中为第N级阵列扫描控制单元的电路。该电路由5个晶体管组成，包括晶体管Tl、晶体管T2、晶体管T3、晶体管T4和晶体管T5，本实施例中晶体管Tl、晶体管T2、晶体管T3、晶体管T4和晶体管T5都为PMOS管；该电路有5个输入端口，包括输入端口 21、输入端口 22、输入端口 23、输入端口 VSS和输入端口 VDD，一个输出端口 24。其中，输入端口 21连接前一级(第(N-1)级)阵列扫描控制单元输出端的输出信号，输入端口 22和输入端口 23分别连接两个相位相反的时钟信号。晶体管Tl的栅级和晶体管T2的栅级连接输入端口 22，该晶体管Tl的第一源/漏极连接输入端口 21。该晶体管T2的第一源/漏极连接一低电平电压VSS，该晶体管T2的第二源/漏极和晶体管Τ3的第一源/漏极连接晶体管Τ5的栅极。该晶体管Τ3的第二源/漏极和该晶体管Τ5的第二源/漏极连接一高电平电压VDD。晶体管Τ4的栅极连接晶体管Tl的第二源/漏极，该晶体管Τ4的第一源/漏极连接输入端口 23，该晶体管Τ4的第二源/漏极和该晶体管Τ5的第一源/漏极连接输出端口 24。输出端口 24反馈连接该晶体管Τ3的栅极。
[0057]本发明为了实现功能在奇偶数级阵列扫描控制单元间采取交差连接方法。下面将详细介绍，请参考图3和图4，图3为图2的第奇数级阵列扫描控制单元的电路图，图4为图2的第偶数级阵列扫描控制单元的电路图，其中η为正整数。在图3中，第奇数(2η+1)级阵列扫描控制单元中晶体管Tl和晶体管Τ2的栅极连接一时钟信号CLK1，晶体管Τ4的第一源/漏极连接一时钟信号CLK2，晶体管Tl的第一源/漏极连接前一级(第G (2η)级)输出端口的输出信号，即第偶数级输出端口的输出信号。当η = 0时，G(2n) =G0，则输入端口 GO为一输入起始脉冲信号。在图4中，第偶数(2n+2)级阵列扫描控制单元中晶体管Tl和晶体管T2的栅极连接该时钟信号CLK2，晶体管T4的第一源/漏极连接该时钟信号CLKl，晶体管Tl的第一源/漏极连接前一级(第G(2n+1)级)输出端口的输出信号，即第奇数级输出端口的输出信号。
[0058]将第奇数级和第偶数级阵列扫描控制单元按照要求依序连接起来 就得到具有多级阵列扫描控制单元的阵列扫描控制电路，为了简化结构及便于理解，本阵列扫描控制电路用结构框图来表示，如图5所示，该图5是具有N级阵列扫描控制单元的阵列扫描控制电路的结构框图，其中N > O。
[0059]为了对本发明的阵列扫描控制电路更进一步理解，请参考图6，该图列出了阵列扫描控制电路的前四级阵列扫描控制单元的电路，包括:第一级阵列扫描控制单元61、第二级阵列扫描控制单元62、第三级阵列扫描控制单元63和第四级阵列扫描控制单元64。在第一级阵列扫描控制单元61中，晶体管Tl的第一级源/漏极连接一输入起始脉冲信号SIN，晶体管Tl的栅极和晶体管T2的栅极连接第一时钟信号CLK1，晶体管T4的第一级源/漏极连接第二时钟信号CLK2。在第二级阵列扫描控制单元62中，晶体管Tl的第一级源/漏极连接第一级阵列扫描控制单元61的输出端G1，晶体管Tl的栅极和晶体管T2的栅极连接第二时钟信号CLK2，晶体管T4的第一级源/漏极连接第一时钟信号CLKl。在第三级阵列扫描控制单元63中，晶体管Tl的第一级源/漏极连接第二级阵列扫描控制单元62的输出端G2，晶体管Tl的栅极和晶体管T2的栅极连接第一时钟信号CLK1，晶体管T4的第一级源/漏极连接第二时钟信号CLK2。在四级阵列扫描控制单元64中，晶体管Tl的第一级源/漏极连接第三级阵列扫描控制单元63的输出端G3，晶体管Tl的栅极和晶体管T2的栅极连接第二时钟信号CLK2，晶体管T4的第一级源/漏极连接第一时钟信号CLKl。
[0060]为了说明图6的电路工作情况，请参考图7，该图7为根据图6所示电路的一时序图。首先分析第一级阵列扫描控制单元61，在时间tl时，输入起始脉冲信号SIN为低电平，第一时钟信号CLKl为低电平，第二时钟信号CLK2为高电平。在第一级阵列扫描控制单元61中，第一晶体管Tl管导通，起始脉冲信号SIN的低电平传输到第四晶体管T4的栅极，则第四晶体管T4导通，第二时钟信号CLK2的高电平传输到输出端G1，则输出端Gl为高电平；同时，第二晶体管T2导通，低电平电压VSS传输到第五晶体管T5的栅极，则第五晶体管T5导通，高电平电压VDD传输到输出端G1，则输出端Gl仍为高电平；输出端Gl的高电平反馈传输到第三晶体管T3的栅极，第三晶体管T3截止。因此，在时间tl期间，输出端Gl保持为高电平。在时间t2时，输入起始脉冲信号SIN变为高电平，第一时钟信号CLKl变为高电平，第二时钟信号CLK2变为低电平。在第一级阵列扫描控制单元61中，第一晶体管Tl管截止，但第四晶体管T4的栅极仍然保持在低电平，所以第四晶体管T4仍然导通，第二时钟信号CLK2的低电平传输到输出端Gl，则输出端Gl被下拉为低电平；同时，第二晶体管T2截止，低电平电压VSS不能传输到第五晶体管T5的栅极，而输出端Gl的低电平反馈传输到第三晶体管T3的栅极，则第三晶体管T3导通，高电平电压VDD传输到第五晶体管T5的栅极，则第五晶体管T5截止；因此，在时间t2期间，输出端Gl被下拉并保持为低电平。在时间t3时，输入起始脉冲信号SIN为高电平，第一时钟信号CLKl为低电平，第二时钟信号CLK2为高电平。在第一级阵列扫描控制单元61中，第一晶体管Tl管导通，起始脉冲信号SIN的高电平传输到第四晶体管T4的栅极，则第四晶体管T4截止；同时，第二晶体管T2导通，低电平电压VSS传输到第五晶体管T5的栅极，则第五晶体管T5导通，高电平电压VDD传输到输出端Gl，则输出端Gl被上拉为高电平；输出端Gl的高电平反馈传输到第三晶体管T3的栅极，第三晶体管T3截止。因此，在时间t3期间，输出端Gl保持为高电平。此后，输出端Gl一直为高电平直到输入起始脉冲信号SIN的下一次低电平到来为止。同理，在分析第二级阵列扫描控制单元62时，将第一级阵列扫描控制单元61的输出端Gl作为第二阵列扫描控制单元的输入起始脉冲信号。在时间t2时，第一级阵列扫描控制单元61的输出端Gl为低电平，第一时钟信号CLKl变为高电平，第二时钟信号CLK2变为低电平。在第二级阵列扫描控制单元62中，第一晶体管Tl管导通，输出端Gl的低电平传输到第四晶体管T4的栅极，则第四晶体管T4导通，第一时钟信号CLKl的高电平传输到输出端G2，则输出端G2为高电平；同时，第二晶体管T2导通，低电平电压VSS传输到第五晶体管T5的栅极，则第五晶体管T5导通，高电平电压VDD传输到输出端G2，则输出端G2仍为高电平；输出端G2的高电平反馈传输到第三晶体管T3的栅极，则第三晶体管T3截止。因此，在时间t2期间，输出端G2保持为高电平。在时间t3时，第一级阵列扫描控制单元61的输出端Gl为高电平，第一时钟信号CLKl变为低电平，第二时钟信号CLK2变为高电平。在第二级阵列扫描控制单元62中，第一晶体管Tl管截止，但第四晶体管T4的栅极仍然保持低电平，所以第四晶体管T4仍然导通，第一时钟信号CLKl的低电平传输到输出端G2，贝Ij输出端G2被下拉为低电平；同时，第二晶体管T2截止，低电平电压VSS不能传输到第五晶体管T5的栅极，而输出端G2的低电平反馈传输到第三晶体管T3的栅极，则第三晶体管T3导通，高电平电压VDD传输到第五晶体管T5的栅极，则第五晶体管T5截止；因此，在时间t3期间，输出端G2被下拉并保持为低电平。在时间t4时，第一级阵列扫描控制单元61的输出端Gl为高电平，第一时钟信号CLKl为高电平，第二时钟信号CLK2为低电平。在第二级阵列扫描控制单元62中，第一晶体管Tl管导通，输出端Gl的高电平传输到第四晶体管T4的栅极，则第四晶体管T4截止；同时，第二晶体管T2导通，低电平电压VSS传输到第五晶体管T5的栅极，则第五晶体管T5导通，高电平电压VDD传输到输出端G2，则输出端G2被上拉为高电平；输出端G2的高电平反馈传输到第三晶体管T3的栅极，则第三晶体管T3截止。因此，在时间t3期间，输出端G2保持为高电平。此后，输出端G2—直为高电平直到输出端Gl的下一次低电平到来为止。在分析第三级阵列扫描控制单元63时，将第二级阵列扫描控制单元62的输出端G2作为第三阵列扫描控制单元的输入起始脉冲信号，工作原理与第一级阵列扫描控制单元61或第二级阵列扫描控制单元62 —样，以此类推。
[0061]本发明的阵列扫描控制电路具有多级阵列扫描控制单元，每级阵列扫描控制单元只有五个输入信号、五个晶体管和一个输出信号，本发明利用输出信号为反馈信号，并且输出信号通过扫描线为像素电路提供扫描信号。相对常规阵列扫描控制电路(请参考图1)，本发明减少了输入时钟信号数目，虽然增加了低电平电压VSS，但总的输入信号还是减少了，并且输入时钟信号减少了一半，就降低了时钟信号间的干扰程度。另外，利用输出端的输出信号作为反馈信号的方法不仅使阵列扫描控制单元的晶体管数目减少，而且使输出信号稳定。因而本发明的阵列扫描控制电路面积小，结构简单，从而降低了生产成本，提高成品率。
[0062]另外，本发明的阵列扫描控制电路除了应用于显示装置驱动电路的栅极驱动电路中，也可以应用于源极驱动电路中。
[0063]以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【主权项】
1.一种阵列扫描控制电路，其特征在于，所述电路包括多级阵列扫描控制单元，所述的多级阵列扫描控制单元包括: 一第一晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第一级晶体管的第一源/漏级连接前一级的阵列扫描控制单元的输出信号； 一第二晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第二晶体管的栅级和该第一晶体管的栅级连接一时钟信号，该第二晶体管的第一源/漏级连接一低电平电压； 一第三晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第三晶体管的第一源/漏级连接该第二晶体管的第二源/漏级； 一第四晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第四晶体管的栅级连接该第一晶体管的第二源/漏级，该第四晶体管的第一源/漏级连接另一时钟信号；以及 一第五晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第五晶体管的栅级连接该第二晶体管的第二源/漏级和第三晶体管的第一源/漏级，该第五晶体管的第一源/漏级、第四晶体管的第二源/漏级和第三晶体管的栅级连接该级阵列扫描控制单元的输出端，该第五晶体管的第二源/漏级和该第三晶体管的第二源/漏级连接一高电平电压。2.如权利要求1所述的阵列扫描控制电路，其特征在于，在所述多级阵列扫描控制单元的一第奇数级阵列扫描控制单元中，该第二晶体管的栅级和该第一晶体管的栅级连接第一时钟信号，该第四晶体管的第一源/漏级连接第二时钟信号。3.如权利要求2所述的阵列扫描控制电路，其特征在于，当该阵列扫描控制单元为第一级阵列扫描控制单元时，该级的第一晶体管的第一源/漏极连接一输入起始脉冲信号。4.如权利要求1所述的阵列扫描控制电路，其特征在于，在所述多级阵列扫描控制单元的一第偶数级阵列扫描控制单元中，该第二晶体管的栅级和该第一晶体管的栅级连接第二时钟信号，该第四晶体管的第一源/漏级连接第一时钟信号。5.如权利要求1所述的阵列扫描控制电路，其特征在于，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管为PMOS晶体管。
【专利摘要】一种平板显示器的阵列扫描控制电路，该阵列扫描控制电路包含多级阵列扫描控制单元，该阵列扫描控制单元利用该阵列扫描控制单元的输出信号为反馈信号。该阵列扫描控制单元由5个晶体管组成，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；由5个输入信号控制，包括一输入激励信号、两个相位相反的时钟信号、一高电平电压和一低电平电压。本发明的阵列扫描控制电路减少了晶体管数目，减少了阵列扫描控制单元的面积，且输出信号稳定。
【IPC分类】G09G3/20
【公开号】CN104900179
【申请号】CN201510364089
【发明人】杨秀莲
【申请人】杨秀莲
【公开日】2015年9月9日
【申请日】2015年6月29日
【技术领域】
[0001]本发明涉及显示装置技术领域，特别是涉及一种阵列扫描控制电路。
【背景技术】
[0002]平板显示器是目前显示装置的主流产品，而阵列扫描控制电路广泛应用于平板显示器的驱动电路中。阵列扫描控制电路具有存储和移位功能，通过扫描线依次产生扫描信号并输出到像素电路的栅极，实现逐行选通的功能。
[0003]现有技术的一种常规驱动电路中的阵列扫描控制电路的电路如图1所示，该阵列扫描控制电路以每四个阵列扫描控制单元为一组，每组结构相同，为了简化结构，该图只画出了该阵列扫描控制电路的第一组的电路图，即前四级阵列扫描控制单元的电路图，包括:第一级阵列扫描控制单元11、第二级阵列扫描控制单元12、第三级阵列扫描控制单元13和第四级阵列扫描控制单元14。从图中可以看出，该阵列扫描控制电路有4个输入时钟信号(电源电压VDD和输入起始脉冲信号Start除外)，使时序比较复杂。第一时钟信号CLKl和第三时钟信号CLK3以交差法的方式连接到第一级阵列扫描控制单元11和第三阵列扫描控制单元13，而第二时钟信号CLK2和第四时钟信号CLK4以交差法的方式连接到第二级阵列扫描控制单元12和第四阵列扫描控制单元14，这样使结构比较复杂，会增加电路在布局布线时的难度。为了增加阵列扫描控制单元输出端的驱动能力，晶体管T5和晶体管T6必须要承受较大的电流，而PMOS (Positivechannel Metal Oxide Semiconductor，P沟道金属氧化物半导体场效应晶体管)的空穴迀移率比电子迀移率低，所以T5和T6的的导电沟道宽度较大，其宽度一般约为数千微米，并且每个阵列扫描控制单元由6个PMOS管组成，而这会使电路面积增大。总的来说，该阵列扫描控制电路会增加成本，成品率低。
[0004]另外，经过分析，该图的阵列扫描控制电路在第4M+1和4M+2单元出现问题(M是正整数)。以第5个阵列扫描控制单元为例，第一时钟信号CLKl第一次为低电平时，该单元的输出端0UT5应为高电平，但实际上不是。因为这时第5单元的T5和T6截止，相当于两个电阻对VDD与CLKl的电势差的分压，导致输出电压被拉低，使该行提前选通，造成数据混舌L。
【发明内容】
[0005]本发明要解决的问题是提供一种阵列扫描控制电路，以克服现有技术中成本高、成品率低、易造成数据混乱的缺陷。
[0006]为达到上述目的，本发明的技术方案提供一种阵列扫描控制电路，所述电路包括多级阵列扫描控制单元，所述的多级阵列扫描控制单元包括:
[0007]一第一晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第一级晶体管的第一源/漏级连接前一级的阵列扫描控制单元的输出信号；
[0008]一第二晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第二晶体管的栅级和该第一晶体管的栅级连接一时钟信号，该第二晶体管的第一源/漏级连接一低电平电压；
[0009]一第三晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第三晶体管的第一源/漏级连接该第二晶体管的第二源/漏级；
[0010]一第四晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第四晶体管的栅级连接该第一晶体管的第二源/漏级，该第四晶体管的第一源/漏级连接另一时钟信号；以及
[0011]一第五晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第五晶体管的栅级连接该第二晶体管的第二源/漏级和第三晶体管的第一源/漏级，该第五晶体管的第一源/漏级、第四晶体管的第二源/漏级和第三晶体管的栅级连接该级阵列扫描控制单元的输出端，该第五晶体管的第二源/漏级和该第三晶体管的第二源/漏级连接一高电平电压。
[0012]其中，在所述多级阵列扫描控制单元的一第奇数级阵列扫描控制单元中，该第二晶体管的栅级和该第一晶体管的栅级连接第一时钟信号，该第四晶体管的第一源/漏级连接第二时钟信号。
[0013]其中，当该阵列扫描控制单元为第一级阵列扫描控制单元时，该级的第一晶体管的第一源/漏极连接一输入起始脉冲信号。
[0014]其中，在所述多级阵列扫描控制单元的一第偶数级阵列扫描控制单元中，该第二晶体管的栅级和该第一晶体管的栅级连接第二时钟信号，该第四晶体管的第一源/漏级连接第一时钟信号。
[0015]其中，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管为PMOS晶体管。
[0016]其中，该电路的每级阵列扫描控制单元由5个PMOS晶体管构成。
[0017]其中，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管为TFT (Thin Film Transistor，薄膜场效应晶体管)。
[0018]其中，该电路制作在玻璃衬底上。
[0019]其中，该电路的输出可扩展为多个阵列扫描控制单元的输出。
[0020]与现有技术相比，本发明的技术方案具有如下优点:
[0021]本发明的阵列扫描控制电路具有多级阵列扫描控制单元，每级阵列扫描控制单元只有五个输入信号、五个晶体管和一个输出信号，本发明利用输出信号为反馈信号，输出信号通过扫描线为像素电路提供扫描信号。本发明的阵列扫描控制电路面积小、结构简单、输出信号稳定，能显著地提高成品率，降低成本。
【附图说明】
[0022]图1为现有技术的一种常规驱动电路中的阵列扫描控制电路的电路图；
[0023]图2为本发明实施例的一种阵列扫描控制单元的电路图；
[0024]图3为图2的第奇数级阵列扫描控制单元的电路图；
[0025]图4为图2的第偶数级阵列扫描控制单元的电路图；
[0026]图5为本发明实施例的一种阵列扫描控制电路的结构图；
[0027]图6为根据图5所示的阵列扫描控制电路的前四级阵列扫描控制单元的电路图；
[0028]图7为根据图6所示电路的时序图。
[0029]上述附图中的附图标记如下:
[0030]11,61第一级阵列扫描控制单元
[0031]12,62第二级阵列扫描控制单元
[0032]13,63第三级阵列扫描控制单元
[0033]14,64第四级阵列扫描控制单元
[0034]21、22、23、G(2n)输入信号
[0035]24,G(2n+l),G(2n+2)输出信号
[0036]Start、SIN输入起始脉冲信号
[0037]CLKl第一时钟信号
[0038]CLK2第二时钟信号
[0039]CLK3第三时钟信号
[0040]CLK4第四时钟信号
[0041]VDD高电平电压
[0042]VSS低电平电压
[0043]OUTUGl第一级阵列扫描控制单元的输出信号
[0044]OUT2、G2第二级阵列扫描控制单元的输出信号
[0045]OUT3、G3第三级阵列扫描控制单元的输出信号
[0046]0UT4、G4第四级阵列扫描控制单元的输出信号
[0047]Gn第N级阵列扫描控制单元的输出信号
[0048]Tl第一晶体管
[0049]T2第二晶体管
[0050]T3第三晶体管
[0051]T4第四晶体管
[0052]T5第五晶体管
[0053]T6第六晶体管
[0054]tl、t2、t3、t4、t5时间段
【具体实施方式】
[0055]下面结合附图和实施例，对本发明的【具体实施方式】作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
[0056]本发明实施例的一种阵列扫描控制单元的电路如图2所示，本实施例中为第N级阵列扫描控制单元的电路。该电路由5个晶体管组成，包括晶体管Tl、晶体管T2、晶体管T3、晶体管T4和晶体管T5，本实施例中晶体管Tl、晶体管T2、晶体管T3、晶体管T4和晶体管T5都为PMOS管；该电路有5个输入端口，包括输入端口 21、输入端口 22、输入端口 23、输入端口 VSS和输入端口 VDD，一个输出端口 24。其中，输入端口 21连接前一级(第(N-1)级)阵列扫描控制单元输出端的输出信号，输入端口 22和输入端口 23分别连接两个相位相反的时钟信号。晶体管Tl的栅级和晶体管T2的栅级连接输入端口 22，该晶体管Tl的第一源/漏极连接输入端口 21。该晶体管T2的第一源/漏极连接一低电平电压VSS，该晶体管T2的第二源/漏极和晶体管Τ3的第一源/漏极连接晶体管Τ5的栅极。该晶体管Τ3的第二源/漏极和该晶体管Τ5的第二源/漏极连接一高电平电压VDD。晶体管Τ4的栅极连接晶体管Tl的第二源/漏极，该晶体管Τ4的第一源/漏极连接输入端口 23，该晶体管Τ4的第二源/漏极和该晶体管Τ5的第一源/漏极连接输出端口 24。输出端口 24反馈连接该晶体管Τ3的栅极。
[0057]本发明为了实现功能在奇偶数级阵列扫描控制单元间采取交差连接方法。下面将详细介绍，请参考图3和图4，图3为图2的第奇数级阵列扫描控制单元的电路图，图4为图2的第偶数级阵列扫描控制单元的电路图，其中η为正整数。在图3中，第奇数(2η+1)级阵列扫描控制单元中晶体管Tl和晶体管Τ2的栅极连接一时钟信号CLK1，晶体管Τ4的第一源/漏极连接一时钟信号CLK2，晶体管Tl的第一源/漏极连接前一级(第G (2η)级)输出端口的输出信号，即第偶数级输出端口的输出信号。当η = 0时，G(2n) =G0，则输入端口 GO为一输入起始脉冲信号。在图4中，第偶数(2n+2)级阵列扫描控制单元中晶体管Tl和晶体管T2的栅极连接该时钟信号CLK2，晶体管T4的第一源/漏极连接该时钟信号CLKl，晶体管Tl的第一源/漏极连接前一级(第G(2n+1)级)输出端口的输出信号，即第奇数级输出端口的输出信号。
[0058]将第奇数级和第偶数级阵列扫描控制单元按照要求依序连接起来 就得到具有多级阵列扫描控制单元的阵列扫描控制电路，为了简化结构及便于理解，本阵列扫描控制电路用结构框图来表示，如图5所示，该图5是具有N级阵列扫描控制单元的阵列扫描控制电路的结构框图，其中N > O。
[0059]为了对本发明的阵列扫描控制电路更进一步理解，请参考图6，该图列出了阵列扫描控制电路的前四级阵列扫描控制单元的电路，包括:第一级阵列扫描控制单元61、第二级阵列扫描控制单元62、第三级阵列扫描控制单元63和第四级阵列扫描控制单元64。在第一级阵列扫描控制单元61中，晶体管Tl的第一级源/漏极连接一输入起始脉冲信号SIN，晶体管Tl的栅极和晶体管T2的栅极连接第一时钟信号CLK1，晶体管T4的第一级源/漏极连接第二时钟信号CLK2。在第二级阵列扫描控制单元62中，晶体管Tl的第一级源/漏极连接第一级阵列扫描控制单元61的输出端G1，晶体管Tl的栅极和晶体管T2的栅极连接第二时钟信号CLK2，晶体管T4的第一级源/漏极连接第一时钟信号CLKl。在第三级阵列扫描控制单元63中，晶体管Tl的第一级源/漏极连接第二级阵列扫描控制单元62的输出端G2，晶体管Tl的栅极和晶体管T2的栅极连接第一时钟信号CLK1，晶体管T4的第一级源/漏极连接第二时钟信号CLK2。在四级阵列扫描控制单元64中，晶体管Tl的第一级源/漏极连接第三级阵列扫描控制单元63的输出端G3，晶体管Tl的栅极和晶体管T2的栅极连接第二时钟信号CLK2，晶体管T4的第一级源/漏极连接第一时钟信号CLKl。
[0060]为了说明图6的电路工作情况，请参考图7，该图7为根据图6所示电路的一时序图。首先分析第一级阵列扫描控制单元61，在时间tl时，输入起始脉冲信号SIN为低电平，第一时钟信号CLKl为低电平，第二时钟信号CLK2为高电平。在第一级阵列扫描控制单元61中，第一晶体管Tl管导通，起始脉冲信号SIN的低电平传输到第四晶体管T4的栅极，则第四晶体管T4导通，第二时钟信号CLK2的高电平传输到输出端G1，则输出端Gl为高电平；同时，第二晶体管T2导通，低电平电压VSS传输到第五晶体管T5的栅极，则第五晶体管T5导通，高电平电压VDD传输到输出端G1，则输出端Gl仍为高电平；输出端Gl的高电平反馈传输到第三晶体管T3的栅极，第三晶体管T3截止。因此，在时间tl期间，输出端Gl保持为高电平。在时间t2时，输入起始脉冲信号SIN变为高电平，第一时钟信号CLKl变为高电平，第二时钟信号CLK2变为低电平。在第一级阵列扫描控制单元61中，第一晶体管Tl管截止，但第四晶体管T4的栅极仍然保持在低电平，所以第四晶体管T4仍然导通，第二时钟信号CLK2的低电平传输到输出端Gl，则输出端Gl被下拉为低电平；同时，第二晶体管T2截止，低电平电压VSS不能传输到第五晶体管T5的栅极，而输出端Gl的低电平反馈传输到第三晶体管T3的栅极，则第三晶体管T3导通，高电平电压VDD传输到第五晶体管T5的栅极，则第五晶体管T5截止；因此，在时间t2期间，输出端Gl被下拉并保持为低电平。在时间t3时，输入起始脉冲信号SIN为高电平，第一时钟信号CLKl为低电平，第二时钟信号CLK2为高电平。在第一级阵列扫描控制单元61中，第一晶体管Tl管导通，起始脉冲信号SIN的高电平传输到第四晶体管T4的栅极，则第四晶体管T4截止；同时，第二晶体管T2导通，低电平电压VSS传输到第五晶体管T5的栅极，则第五晶体管T5导通，高电平电压VDD传输到输出端Gl，则输出端Gl被上拉为高电平；输出端Gl的高电平反馈传输到第三晶体管T3的栅极，第三晶体管T3截止。因此，在时间t3期间，输出端Gl保持为高电平。此后，输出端Gl一直为高电平直到输入起始脉冲信号SIN的下一次低电平到来为止。同理，在分析第二级阵列扫描控制单元62时，将第一级阵列扫描控制单元61的输出端Gl作为第二阵列扫描控制单元的输入起始脉冲信号。在时间t2时，第一级阵列扫描控制单元61的输出端Gl为低电平，第一时钟信号CLKl变为高电平，第二时钟信号CLK2变为低电平。在第二级阵列扫描控制单元62中，第一晶体管Tl管导通，输出端Gl的低电平传输到第四晶体管T4的栅极，则第四晶体管T4导通，第一时钟信号CLKl的高电平传输到输出端G2，则输出端G2为高电平；同时，第二晶体管T2导通，低电平电压VSS传输到第五晶体管T5的栅极，则第五晶体管T5导通，高电平电压VDD传输到输出端G2，则输出端G2仍为高电平；输出端G2的高电平反馈传输到第三晶体管T3的栅极，则第三晶体管T3截止。因此，在时间t2期间，输出端G2保持为高电平。在时间t3时，第一级阵列扫描控制单元61的输出端Gl为高电平，第一时钟信号CLKl变为低电平，第二时钟信号CLK2变为高电平。在第二级阵列扫描控制单元62中，第一晶体管Tl管截止，但第四晶体管T4的栅极仍然保持低电平，所以第四晶体管T4仍然导通，第一时钟信号CLKl的低电平传输到输出端G2，贝Ij输出端G2被下拉为低电平；同时，第二晶体管T2截止，低电平电压VSS不能传输到第五晶体管T5的栅极，而输出端G2的低电平反馈传输到第三晶体管T3的栅极，则第三晶体管T3导通，高电平电压VDD传输到第五晶体管T5的栅极，则第五晶体管T5截止；因此，在时间t3期间，输出端G2被下拉并保持为低电平。在时间t4时，第一级阵列扫描控制单元61的输出端Gl为高电平，第一时钟信号CLKl为高电平，第二时钟信号CLK2为低电平。在第二级阵列扫描控制单元62中，第一晶体管Tl管导通，输出端Gl的高电平传输到第四晶体管T4的栅极，则第四晶体管T4截止；同时，第二晶体管T2导通，低电平电压VSS传输到第五晶体管T5的栅极，则第五晶体管T5导通，高电平电压VDD传输到输出端G2，则输出端G2被上拉为高电平；输出端G2的高电平反馈传输到第三晶体管T3的栅极，则第三晶体管T3截止。因此，在时间t3期间，输出端G2保持为高电平。此后，输出端G2—直为高电平直到输出端Gl的下一次低电平到来为止。在分析第三级阵列扫描控制单元63时，将第二级阵列扫描控制单元62的输出端G2作为第三阵列扫描控制单元的输入起始脉冲信号，工作原理与第一级阵列扫描控制单元61或第二级阵列扫描控制单元62 —样，以此类推。
[0061]本发明的阵列扫描控制电路具有多级阵列扫描控制单元，每级阵列扫描控制单元只有五个输入信号、五个晶体管和一个输出信号，本发明利用输出信号为反馈信号，并且输出信号通过扫描线为像素电路提供扫描信号。相对常规阵列扫描控制电路(请参考图1)，本发明减少了输入时钟信号数目，虽然增加了低电平电压VSS，但总的输入信号还是减少了，并且输入时钟信号减少了一半，就降低了时钟信号间的干扰程度。另外，利用输出端的输出信号作为反馈信号的方法不仅使阵列扫描控制单元的晶体管数目减少，而且使输出信号稳定。因而本发明的阵列扫描控制电路面积小，结构简单，从而降低了生产成本，提高成品率。
[0062]另外，本发明的阵列扫描控制电路除了应用于显示装置驱动电路的栅极驱动电路中，也可以应用于源极驱动电路中。
[0063]以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【主权项】
1.一种阵列扫描控制电路，其特征在于，所述电路包括多级阵列扫描控制单元，所述的多级阵列扫描控制单元包括: 一第一晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第一级晶体管的第一源/漏级连接前一级的阵列扫描控制单元的输出信号； 一第二晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第二晶体管的栅级和该第一晶体管的栅级连接一时钟信号，该第二晶体管的第一源/漏级连接一低电平电压； 一第三晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第三晶体管的第一源/漏级连接该第二晶体管的第二源/漏级； 一第四晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第四晶体管的栅级连接该第一晶体管的第二源/漏级，该第四晶体管的第一源/漏级连接另一时钟信号；以及 一第五晶体管，具有一栅级、一第一源/漏极以及一第二源/漏级，其中，该第五晶体管的栅级连接该第二晶体管的第二源/漏级和第三晶体管的第一源/漏级，该第五晶体管的第一源/漏级、第四晶体管的第二源/漏级和第三晶体管的栅级连接该级阵列扫描控制单元的输出端，该第五晶体管的第二源/漏级和该第三晶体管的第二源/漏级连接一高电平电压。2.如权利要求1所述的阵列扫描控制电路，其特征在于，在所述多级阵列扫描控制单元的一第奇数级阵列扫描控制单元中，该第二晶体管的栅级和该第一晶体管的栅级连接第一时钟信号，该第四晶体管的第一源/漏级连接第二时钟信号。3.如权利要求2所述的阵列扫描控制电路，其特征在于，当该阵列扫描控制单元为第一级阵列扫描控制单元时，该级的第一晶体管的第一源/漏极连接一输入起始脉冲信号。4.如权利要求1所述的阵列扫描控制电路，其特征在于，在所述多级阵列扫描控制单元的一第偶数级阵列扫描控制单元中，该第二晶体管的栅级和该第一晶体管的栅级连接第二时钟信号，该第四晶体管的第一源/漏级连接第一时钟信号。5.如权利要求1所述的阵列扫描控制电路，其特征在于，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管为PMOS晶体管。
【专利摘要】一种平板显示器的阵列扫描控制电路，该阵列扫描控制电路包含多级阵列扫描控制单元，该阵列扫描控制单元利用该阵列扫描控制单元的输出信号为反馈信号。该阵列扫描控制单元由5个晶体管组成，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；由5个输入信号控制，包括一输入激励信号、两个相位相反的时钟信号、一高电平电压和一低电平电压。本发明的阵列扫描控制电路减少了晶体管数目，减少了阵列扫描控制单元的面积，且输出信号稳定。
【IPC分类】G09G3/20
【公开号】CN104900179
【申请号】CN201510364089
【发明人】杨秀莲
【申请人】杨秀莲
【公开日】2015年9月9日
【申请日】2015年6月29日
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