移位寄存器单元及其驱动方法、移位寄存器和显示装置的制造方法
移位寄存器单元及其驱动方法、移位寄存器和显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、移位寄存器和显示装置。
【背景技术】
[0002]针对OLED(Organic Light-Emitting D1de，有机发光二极管)显示器的特殊时序需求，需要其在像素发光阶段设置一个常开型移位寄存器(发光控制移位寄存器)来控制像素发光处于常开状态。目前使用的发光型移位寄存器结构比较复杂，需要很多管子结构，不利于窄边框型显示器设计需求。
【发明内容】
[0003]本发明的主要目的在于提供一种移位寄存器单元及其驱动方法、移位寄存器和显示装置，以减少晶体管的个数，利于实现窄边框。
[0004]为了达到上述目的，本发明提供了一种移位寄存器单元，包括第一移位寄存模块和第二移位寄存模块；所述第一移位寄存模块包括:
[0005]起始信号输入端和第一输出端；
[0006]第一输入模块，与所述起始信号输入端连接，用于在第一时钟信号的控制下将起始信号输入到第一控制节点；
[0007]第二输入模块，用于在所述第一时钟信号的控制下将第一电平输入到第二控制节占.V，
[0008]第一输出控制模块，用于在第二时钟信号和所述第二控制节点的控制下，将第二电平输入到所述第一控制节点；
[0009]第二输出控制模块，用于在所述第一控制节点的控制下，将所述第一时钟信号输入到所述第二控制节点；
[0010]第一输出模块，用于在所述第一控制节点的控制下，将所述第一时钟信号输入到所述第一输出端；以及，
[0011]第二输出模块，用于在所述第二控制节点的控制下，将所述第一电平输入到所述第一输出端；
[0012]所述第二移位寄存模块包括:
[0013]第二输出端；
[0014]第三输入模块，与所述第一控制节点连接，用于在所述第二时钟信号的控制下，控制将所述第一控制节点的信号输入到第三控制节点；
[0015]第四输入模块，用于在所述第二时钟信号的控制下将第一电平输入到第四控制节占.V，
[0016]第三输出控制模块，用于在第一时钟信号和所述第四控制节点的控制下，将所述第二电平输入到所述第三控制节点；
[0017]第四输出控制模块，用于在所述第三控制节点的控制下，将所述第二时钟信号输入到所述第四控制节点；
[0018]第三输出模块，用于在所述第三控制节点的控制下，将所述第二时钟信号输入到所述第二输出端；以及，
[0019]第四输出模块，用于在所述第四控制节点的控制下，将所述第一电平输入到所述第二输出端；
[0020]所述第一时钟信号和所述第二时钟信号反相。
[0021]实施时，所述第一输入模块，接入所述第一时钟信号和所述起始信号，与所述第一控制节点连接，具体用于在所述第一时钟信号的控制下，在第一起始阶段和第一维持阶段控制所述第一控制节点接入所述起始信号，在第一维持阶段控制所述第一控制节点的电位维持无效；
[0022]所述第二输入模块，接入所述第一时钟信号和所述第一电平，与第二控制节点连接，具体用于在第一起始阶段和第一维持阶段控制所述第二控制节点接入所述第一电平；
[0023]所述第一输出控制模块，分别接入所述第二电平和所述第二时钟信号，并分别与所述第一控制节点和所述第二控制节点连接，具体用于在所述第二时钟信号和所述第二控制节点的控制下，在第一维持阶段进一步控制所述第一控制节点接入所述第二电平；
[0024]所述第二输出控制模块，接入所述第一时钟信号，并分别与所述第一控制节点和所述第二控制节点连接，用于在所述第一控制节点的控制下在第一输出阶段控制将所述第一时钟信号输入到所述第二控制节点；
[0025]所述第一输出模块，接入所述第一时钟信号，分别与所述第一控制节点和所述第一输出端连接，具体用于在所述第一控制节点的控制下，控制将所述第一时钟信号输出至所述第一输出端；
[0026]所述第二输出模块，接入所述第一电平，分别与所述第二控制节点和所述第一输出端连接，具体用于在所述第二控制节点的控制下，控制所述第一输出端输出所述第一电平。
[0027]实施时，所述第三输入模块，接入所述第二时钟信号，并分别与所述第一控制节点和所述第三控制节点连接，具体用于在第一输出阶段通过所述第二时钟信号下拉所述第一控制节点的电位，并在所述第二时钟信号的控制下在第二起始阶段控制将所述第一控制节点的信号输入到第三控制节点，在第二维持阶段控制所述第三控制节点的电位维持无效；
[0028]所述第四输入模块，接入所述第二时钟信号和所述第一电平，与第四控制节点连接，具体用于在第二起始阶段和第二维持阶段控制所述第四控制节点接入所述第一电平；
[0029]所述第三输出控制模块，分别接入所述第二电平和所述第一时钟信号，并分别与所述第三控制节点和所述第四控制节点连接，具体用于在所述第一时钟信号和所述第四控制节点的控制下，在第二维持阶段进一步控制所述第三控制节点接入所述第二电平；
[0030]所述第四输出控制模块，接入所述第二时钟信号，并分别与所述第三控制节点和所述第四控制节点连接，用于在所述第三控制节点的控制下在第二输出阶段控制将所述第二时钟信号输入到所述第四控制节点接入；
[0031]所述第三输出模块，接入所述第二时钟信号，分别与所述第三控制节点和所述第二输出端连接，具体用于在所述第三控制节点的控制下，控制将所述第二时钟信号输出至所述第二输出端；
[0032]所述第四输出模块，接入所述第一电平，分别与所述第四控制节点和所述第二输出端连接，具体用于在所述第四控制节点的控制下，控制所述第二输出端输出所述第一电平;
[0033]所述第一输出阶段为所述第二起始阶段；
[0034]所述第二输出阶段比所述第一输出阶段延迟半个时钟周期；
[0035]所述第二维持阶段比所述第一维持阶段延迟半个时钟周期。
[0036]实施时，所述第一输入模块包括:第一输入晶体管，栅极接入所述第一时钟信号，第一极接入所述起始信号，第二极与所述第一控制节点连接；以及，
[0037]第一电容，第一端与所述输入晶体管的第一极连接，第二端接入所述第一时钟信号。
[0038]实施时，所述第二输入模块包括:第二输入晶体管，栅极接入所述第一时钟信号，第一极接入所述第一电平，第二极与所述第二控制节点连接。
[0039]实施时，所述第一输出控制模块包括:
[0040]第一控制晶体管，栅极与第二控制节点连接，第一极接入所述第二电平；以及，
[0041]第二控制晶体管，栅极接入所述第二时钟信号，第一极与所述第一控制晶体管的第二极连接，第二极与所述第一控制节点连接。
[0042]实施时，所述第二输出控制模块包括:第三控制晶体管，栅极与所述第一控制节点连接，第一极与所述第二控制节点连接，第二极接入所述第一时钟信号。
[0043]实施时，所述第一输出模块包括:第一输出晶体管，栅极与所述第一控制节点连接，第一极与所述第一输出端连接，第二极接入所述第一时钟信号。
[0044]实施时，所述第二输出模块包括:第二输出晶体管，栅极与所述第二控制节点连接，第一极接入所述第一电平，第二极与所述第一输出端连接；以及，
[0045]第二电容，第一端接入所述第一电平，第二端与所述第二控制节点连接。
[0046]实施时，所述第三输入模块包括:第三输入晶体管，栅极接入所述第二时钟信号，第一极与所述第一控制节点连接，第二极与所述第三控制节点连接；以及，
[0047]第三电容，第一极接入所述第二时钟信号，第二极与所述第一控制节点连接。
[0048]实施时，所述第四输入模块包括:第四输入晶体管，栅极接入所述第二时钟信号，第一极接入所述第一电平，第二极与所述第四控制节点连接。
[0049]实施时，所述第三输出控制模块包括:
[0050]第四控制晶体管，栅极与所述第四控制节点连接，第一极接入第二电平；以及，
[0051]第五控制晶体管，栅极接入所述第二时钟信号，第一极与所述第四控制晶体管的第二极连接，第二极与所述第三控制节点连接。
[0052]实施时，所述第四输出控制模块包括:第六控制晶体管，栅极与所述第三控制节点连接，第一极与所述第四控制节点连接，第二极接入所述第二时钟信号。
[0053]实施时，所述第三输出模块包括:第三输出晶体管，栅极与所述第三控制节点连接，第一极与所述第二输出端连接，第二极接入所述第二时钟信号。
[0054]实施时，所述第四输出模块包括:栅极与所述第四控制节点连接，第一极接入所述第一电平，第二极与所述第二输出端连接；以及，
[0055]第四电容，第一端接入所述第一电平，第二端与所述第四控制节点连接。
[0056]本发明还提供了一 种移位寄存器单元的驱动方法，包括:
[0057]在第一时钟信号的控制下，第一输入模块将起始信号输入到第一控制节点；
[0058]在所述第一时钟信号的控制下，第二输入模块将第一电平输入到第二控制节点；
[0059]在第二时钟信号和所述第二控制节点的控制下，第一输出控制模块将第二电平输入到所述第一控制节点；
[0060]在所述第一控制节点的控制下，第二输出控制模块所述第一时钟信号输入到所述第二控制节点；
[0061]在所述第一控制节点的控制下，第一输出模块将所述第一时钟信号输入到所述第一输出端；
[0062]在所述第二控制节点的控制下，第二输出模块将所述第一电平输入到所述第一输出立而;
[0063]在所述第二时钟信号的控制下，第三输入模块控制将所述第一控制节点的信号输入到第三控制节点；
[0064]在所述第二时钟信号的控制下，第四输入模块将第一电平输入到第四控制节点；
[0065]在第一时钟信号和所述第四控制节点的控制下，第三输出控制模块将所述第二电平输入到所述第三控制节点；
[0066]在所述第三控制节点的控制下，第四输出控制模块将所述第二时钟信号输入到所述第四控制节点；
[0067]在所述第三控制节点的控制下，第三输出模块将所述第二时钟信号输入到所述第二输出端；以及，
[0068]在所述第四控制节点的控制下，第四输出模块将所述第一电平输入到所述第二输出端。
[0069]本发明还提供了一种移位寄存器，包括多级上述的移位寄存器单元；
[0070]除了第一级移位寄存器单元之外，每一级移位寄存器单元包括的起始信号输入端与相邻上一级移位寄存器单元的第三控制节点连接。
[0071]本发明还提供了一种显示装置，其特征在于，包括上述的移位寄存器。
[0072]与现有技术相比，本发明所述的移位寄存器单元及其驱动方法、移位寄存器和显示装置，控制由一级移位寄存器单元的第三控制节点提供相邻下一级移位寄存器单元的起始信号，保证行间信号传递效果不受显示区影响，输出效果更好，产品良率会更高，同时本申请移位寄存器单元使用的晶体管的个数较小，利于实现窄边框。
【附图说明】
[0073]图1是本发明实施例所述的移位寄存器单元的结构图；
[0074]图2是本发明实施例所述的移位寄存器的工作时序图；
[0075]图3是本发明一具体实施例所述的移位寄存器单元的电路图。
【具体实施方式】
[0076]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0077]如图1所示，本发明实施例所述的移位寄存器单元，包括第一移位寄存模块和第二移位寄存模块；所述第一移位寄存模块包括:
[0078]输入起始信号STV的起始信号输入端；
[0079]第一输出端Output_l ;
[0080]第一输入模块11，与所述起始信号输入端连接，用于在第一时钟信号CLK的控制下将起始信号STV输入到第一控制节点A ;
[0081]第二输入模块12，用于在所述第一时钟信号CK的控制下将第一电平Vl输入到第二控制节点B ；
[0082]第一输出控制模块21，用于在第二时钟信号CKB和所述第二控制节点B的控制下，将第二电平V2输入到所述第一控制节点A ;
[0083]第二输出控制模块22，用于在所述第一控制节点A的控制下，将所述第一时钟信号CK输入到所述第二控制节点B ；
[0084]第一输出模块31，用于在所述第一控制节点A的控制下，将所述第一时钟信号CK输入到所述第一输出端OutputJ ;以及，
[0085]第二输出模块32，用于在所述第二控制节点B的控制下，将所述第一电平Vl输入到所述第一输出端Output_l ；
[0086]所述第二移位寄存模块包括:
[0087]第二输出端Output_2 ;
[0088]第三输入模块13，与所述第一控制节点A连接，用于在所述第二时钟信号CKB的控制下，控制将所述第一控制节点A的信号输入到第三控制节点C ;
[0089]第四输入模块14，用于在所述第二时钟信号的控制下将第一电平Vl输入到第四控制节点D ；
[0090]第三输出控制模块23，用于在第一时钟信号CK和所述第四控制节点D的控制下，将所述第二电平V2输入到所述第三控制节点C ;
[0091]第四输出控制模块24，用于在所述第三控制节点C的控制下，将所述第二时钟信号CKB输入到所述第四控制节点D ;
[0092]第三输出模块33，用于在所述第三控制节点C的控制下，将所述第二时钟信号CKB输入到所述第二输出端Output_2 ;以及，
[0093]第四输出模块34，用于在所述第四控制节点D的控制下，将所述第一电平Vl输入到所述第二输出端Output_2 ；
[0094]所述第一时钟信号CK和所述第二时钟信号CKB反相。
[0095]在本发明实施例所述的移位寄存器单元中，由所述第一控制节点为相邻下一级移位寄存模块提供起始信号，保证行间信号传递效果不受显示区影响，输出效果更好，产品良率会更高。
[0096]具体的，所述第一输入模块，接入所述第一时钟信号和所述起始信号，与所述第一控制节点连接，具体用于在所述第一时钟信号的控制下，在第一起始阶段控制所述第一控制节点接入所述起始信号，在第一维持阶段控制所述第一控制节点的电位维持无效；
[0097]所述第二输入模块，接入所述第一时钟信号和所述第一电平，与第二控制节点连接，具体用于在第一起始阶段和第一维持阶段控制所述第二控制节点接入所述第一电平；
[0098]所述第一输出控制模块，分别接入所述第二电平和所述第二时钟信号，并分别与所述第一控制节点和所述第二控制节点连接，具体用于在所述第二时钟信号和所述第二控制节点的控制下，在第一维持阶段进一步控制所述第一控制节点接入所述第二电平；
[0099]所述第二输出控制模块，接入所述第一时钟信号，并分别与所述第一控制节点和所述第二控制节点连接，用于在所述第一控制节点的控制下在第一输出阶段控制将所述第一时钟信号输入到第二控制节点；
[0100]所述第一输出模块，接入所述第一时钟信号，分别与所述第一控制节点和所述第一输出端连接，具体用于在所述第一控制节点的控制下，控制所述第一输出端输出所述第一时钟信号；
[0101]所述第二输出模块，接入所述第一电平，分别与所述第二控制节点和所述第一输出端连接，具体用于在所述第二控制节点的的控制下，控制所述第一输出端输出所述第一电平。
[0102]具体的，所述第三输入模块，接入所述第二时钟信号，并分别与所述第一控制节点和所述第三控制节点连接，具体用于在第一输出阶段通过所述第二时钟信号下拉所述第一控制节点的电位，并在所述第二时钟信号的控制下在第二起始阶段控制将所述第一控制节点的信号输入到第三控制节点，在第二维持阶段控制所述第三控制节点的电位维持无效；
[0103]所述第四输入模块，接入所述第二时钟信号和所述第一电平，与第四控制节点连接，具体用于在第二起始阶段和第二维持阶段控制所述第四控制节点接入所述第一电平；
[0104]所述第三输出控制模块，分别接入所述第二电平和所述第一时钟信号，并分别与所述第三控制节点和所述第四控制节点连接，具体用于在所述第一时钟信号和所述第四控制节点的控制下，在第二维持阶段进一步控制所述第三控制节点接入所述第二电平；
[0105]所述第四输出控制模块，接入所述第二时钟信号，并分别与所述第三控制节点和所述第四控制节点连接，用于在所述第三控制节点的控制下，在第二输出阶段控制将所述第二时钟信号输入到所述第四控制节点；
[0106]所述第三输出模块，接入所述第二时钟信号，分别与所述第三控制节点和所述第二输出端连接，具体用于当所述第三控制节点的电位有效时控制将所述第二时钟信号输出至所述第二输出端；
[0107]所述第四输出模块，接入所述第一电平，分别与所述第四控制节点和所述第二输出端连接，具体用于在所述第四控制节点的控制下，控制所述第二输出端输出所述第二电平；
[0108]所述第一输出阶段为所述第二起始阶段；
[0109]所述第二输出阶段比所述第一输出阶段延迟半个时钟周期；
[0110]所述第二维持阶段比所述第一维持阶段延迟半个时钟周期。
[0111]在具体操作时，当本发明实施例所述的移位寄存器单元包括的晶体管是P型晶体管时，所述第一电平Vl可以是低电平VGL，所述第二电平V2可以是高电平VGH。
[0112]具体的，如图2所示，当所述第一电平Vl为低电平VGL，所述第 二电平V2为高电平VGH 时，
[0113]所述第一输入模块11，接入所述第一时钟信号CK和所述起始信号STV，与所述第一控制节点A连接，具体用于在所述第一时钟信号CK的控制下，在第一起始阶段a控制所述第一控制节点接入所述起始信号(在第一起始阶段a所述起始信号为低电平)，在第一维持阶段(所述第一维持阶段包括图2中的阶段C、阶段d、阶段e、阶段f及阶段f之后至下一帧开始前的时间段)控制所述第一控制节点A的电位维持为高电平；
[0114]所述第二输入模块12，接入所述第一时钟信号CK和所述低电平VGL，与第二控制节点B连接，具体用于在第一起始阶段a和第一维持阶段控制所述第二控制节点B接入低电平VGL ；
[0115]所述第一输出控制模块21，分别接入所述高电平VGH和所述第二时钟信号CKB，并分别与所述第一控制节点A和所述第二控制节点B连接，具体用于在所述第二时钟信号CKB和所述第二控制节点B的控制下，在第一维持阶段包括的阶段d进一步控制所述第一控制节点A接入所述高电平VGH ；
[0116]所述第二输出控制模块22，接入所述第一时钟信号CK，并分别与所述第一控制节点A和所述第二控制节点B连接，用于在所述第一控制节点A的控制下在第一输出阶段b控制将所述第一时钟信号CK输入到所述第二控制节点B ;
[0117]所述第一输出模块31，接入所述第一时钟信号CK，分别与所述第一控制节点A和所述第一输出端Output_l连接，具体用于在所述第一控制节点A的控制下，控制将所述第一时钟信号CK输出至所述第一输出端Outputj ;
[0118]所述第二输出模块32，接入所述低电平VGL，分别与所述第二控制节点B和所述第一输出端0utput_l连接，具体用于在所述第二控制节点B的控制下，控制将低电平VGL输出至所述第一输出端0utput_l ；
[0119]所述第三输入模块13，接入所述第二时钟信号CKB，并分别与所述第一控制节点A和所述第三控制节点C连接，具体用于在所述第二时钟信号CKB的控制下在第一输出阶段b控制将所述第二时钟信号CKB输入到所述第一控制节点A所述第二时钟信号CKB，在第二起始阶段控制将所述第三控制节点A的信号输入到所述第三控制节点C，在第二维持阶段控制所述第三控制节点C的电位维持为高电平；所述第二起始阶段即为第一输出阶段b，也可以理解为第二起始阶段比第一起始阶段a延迟半个时钟周期；所述第二维持阶段比所述第一维持阶段延迟半个时钟周期；
[0120]所述第四输入模块14，接入所述第二时钟信号CKB和所述低电平VGL，与第四控制节点D连接，具体用于在第二起始阶段和第二维持阶段控制所述第四控制节点D接入所述低电平VGL ；
[0121]所述第三输出控制模块23，分别接入所述高电平VGH和所述第一时钟信号CK，并分别与所述第三控制节点C和所述第四控制节点D连接，具体用于在所述第一时钟信号CK和所述第四控制节点D的控制下，在第二维持阶段包括的阶段e进一步控制所述第三控制节点C接入所述高电平VGH ；
[0122]所述第四输出控制模块24，接入所述第二时钟信号CKB，并分别与所述第三控制节点C和所述第四控制节点D连接，用于在所述第三控制节点C的控制下在第二输出阶段控制将所述第二时钟信号CKB输入到所述第四控制节点D ;所述第二输出阶段比所述第一输出阶段b延迟半个时钟周期；
[0123]所述第三输出模块33，接入所述第二时钟信号CKB，分别与所述第三控制节点C和所述第二输出端Output_2连接，具体用于在所述第三控制节点C的控制下，控制将所述第二时钟信号CKB输出至所述第二输出端Output_2 ；
[0124]所述第四输出模块34，接入所述低电平VGL，分别与所述第四控制节点D和所述第二输出端Output_2连接，具体用于在所述第四控制节点D的控制下，控制所述第二输出端Output_2输出所述低电平VGL。
[0125]具体的，所述第一输入模块包括:第一输入晶体管，栅极接入所述第一时钟信号，第一极接入所述起始信号，第二极与所述第一控制节点连接；以及，
[0126]第一电容，第一端与所述输入晶体管的第一极连接，第二端接入所述第一时钟信号。
[0127]在实际操作时，当所述第一输入模块包含于一移位寄存器包括的第一行移位寄存器单元时，由于不需要在特定的阶段由时钟信号通过电容改变相邻上一级移位寄存器单元的控制节点的电位，因此该第一输入模块可以不包括第一电容。
[0128]具体的，所述第二输入模块包括:第二输入晶体管，栅极接入所述第一时钟信号，第一极接入所述第一电平，第二极与所述第二控制节点连接。
[0129]具体的，所述第一输出控制模块包括:
[0130]第一控制晶体管，栅极与第二控制节点连接，第一极接入所述第二电平；以及，
[0131]第二控制晶体管，栅极接入所述第二时钟信号，第一极与所述第一控制晶体管的第二极连接，第二极与所述第一控制节点连接。
[0132]具体的，所述第二输出控制模块包括:第三控制晶体管，栅极与所述第一控制节点连接，第一极与所述第二控制节点连接，第二极接入所述第一时钟信号。
[0133]具体的，所述第一输出模块包括:第一输出晶体管，栅极与所述第一控制节点连接，第一极与所述第一输出端连接，第二极接入所述第一时钟信号。
[0134]具体的，所述第二输出模块包括:第二输出晶体管，栅极与所述第二控制节点连接，第一极接入所述第一电平，第二极与所述第一输出端连接；以及，
[0135]第二电容，第一端接入所述第一电平，第二端与所述第二控制节点连接。
[0136]具体的，所述第三输入模块包括:第三输入晶体管，栅极接入所述第二时钟信号，第一极与所述第一控制节点连接，第二极与所述第三控制节点连接；以及，
[0137]第三电容，第一极接入所述第二时钟信号，第二极与所述第一控制节点连接。
[0138]具体的，所述第四输入模块包括:第四输入晶体管，栅极接入所述第二时钟信号，第一极接入所述第一电平，第二极与所述第四控制节点连接。
[0139]具体的，所述第三输出控制模块包括:
[0140]第四控制晶体管，栅极与所述第四控制节点连接，第一极接入第二电平；以及，
[0141]第五控制晶体管，栅极接入所述第二时钟信号，第一极与所述第四控制晶体管的第二极连接，第二极与所述第三控制节点连接。
[0142]具体的，所述第四输出控制模块包括:第六控制晶体管，栅极与所述第三控制节点连接，第一极与所述第四控制节点连接，第二极接入所述第二时钟信号。
[0143]具体的，所述第三输出模块包括:第三输出晶体管，栅极与所述第三控制节点连接，第一极与所述第二输出端连接，第二极接入所述第二时钟信号。
[0144]具体的，所述第四输出模块包括:栅极与所述第四控制节点连接，第一极接入所述第一电平，第二极与所述第二输出端连接；以及，
[0145]第四电容，第一端接入所述第一电平，第二端与所述第四控制节点连接。
[0146]本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中第一极可以为源极或漏极，第二极可以为漏极或源极。此外，按照晶体管的特性区分可以将晶体管分为η型晶体管或P型晶体管。在本发明实施例提供的驱动电路中，所有晶体管均是以P型晶体管为例进行的说明，可以想到的是在采用η型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。
[0147]具体的，如图3所示，所述第一输入模块包括:第一输入晶体管Μ1，栅极接入所述第一时钟信号CK，源极接入所述起始信号STV，漏极与所述第一控制节点A连接；
[0148]所述第二输入模块包括:第二输入晶体管M2，栅极接入所述第一时钟信号CK，源极接入低电平VGL，漏极与所述第二控制节点B连接；
[0149]所述第一输出控制模块包括:
[0150]第一控制晶体管M3，栅极与第二控制节点B连接，源极接入高电平VGH ;以及，
[0151]第二控制晶体管Μ4，栅极接入所述第二时钟信号CKB，源极与所述第一控制晶体管M3的漏极连接，漏极与所述第一控制节点A连接；
[0152]所述第二输出控制模块包括:第三控制晶体管Μ5，栅极与所述第一控制节点A连接，源极与所述第二控制节点B连接，漏极接入所述第一时钟信号CK ;
[0153]具体的，述第一输出模块包括:第一输出晶体管Μ6，栅极与所述第一控制节点A连接，源极与所述第一输出端Output_l连接，漏极接入所述第一时钟信号CK ;
[0154]所述第二输出模块包括:第二输出晶体管Μ7，栅极与所述第二控制节点B连接，源极接入所述低电平VGL，漏极与所述第一输出端OutputJ连接；以及，
[0155]第一存储电容Cl，第一 端接入所述低电平VGL，第二端与所述第二控制节点B连接;
[0156]所述第三输入模块包括:第三输入晶体管Μ8，栅极接入所述第二时钟信号CKB，源极与所述第一控制节点A连接，漏极与所述第三控制节点C连接；以及，
[0157]输入电容C2，源极接入所述第二时钟信号CKB，漏极与所述第一控制节点A连接；
[0158]所述第四输入模块包括:第四输入晶体管Μ9，栅极接入所述第二时钟信号CKB，源极接入所述低电平VGL，漏极与所述第四控制节点D连接；
[0159]所述第三输出控制模块包括:
[0160]第四控制晶体管Μ10，栅极与所述第四控制节点D连接，源极接入高电平VGH;以及，
[0161]第五控制晶体管Μ11，栅极接入所述第二时钟信号CKB，源极与所述第四控制晶体管MlO的漏极连接，漏极与所述第三控制节点C连接；
[0162]所述第四输出控制模块包括:第六控制晶体管Μ12，栅极与所述第三控制节点C连接，源极与所述第四控制节点D连接，漏极接入所述第二时钟信号CKB ;
[0163]所述第三输出模块包括:第三输出晶体管Μ13，栅极与所述第三控制节点C连接，源极与所述第二输出端Output_2连接，漏极接入所述第二时钟信号CKB ;
[0164]所述第四输出模块包括:第四输出晶体管M14，栅极与所述第四控制节点D连接，源极接入所述低电平VGL，漏极与所述第二输出端Output_2连接；以及，
[0165]第二存储电容C3，第一端接入所述低电平VGL，第二端与所述第四控制节点D连接；
[0166]在图3中，所用的晶体管都为P型TFT。
[0167]如图2所示，如图3所示的移位寄存器单元的工作过程如下:
[0168]在阶段a:STV接入低压开启信号，CK为低压开启信号，CKB为高压关闭信号，当CK为低压开启信号时，CK所控制的M1、M2和M5打开，当Ml打开时，STV接入的低压开启信号写入到第一控制节点A，并存储在C2上；此时由第一控制节点A控制的M6打开，将CK的低压开启信号输入到Output_l ;同时CK控制的M2也开启，将VGL输入到第二控制节点B，同时给Cl充电；同时第一控制节点A控制的M6开启，将CK的低压开启信号也传输给第二控制节点B，CK的低压开启信号和VGL相同，因此不会影响第二控制节点B的电位；此时第二控制节点B控制的M7打开，将VGL也输出到Output_l，增强输出效果；
[0169]此时第一控制节点A的电位是低压信号，该电压信号会传输到M8的源极，但是此时M8由CKB的高压关闭信号控制，不会影响第二移位寄存模块的状态；
[0170]在阶段b:CKB为低压开启信号，CK变成高压关闭信号；在第一移位寄存模块中的第一控制节点A会通过C2的作用，受到第二移位寄存模块中CKB的低压开启信号的影响，导致第一控制节点A的电位也下拉，增强M6的输出，同时也加强了第二移位寄存模块中CKB控制的M8的输出；M6的加强输出将此时CK的高压关闭信号输出到第一移位寄存模块的输出端Output_l，使Output_l上为高压关闭信号；同时第二移位寄存模块中的MlO开启，将第一控制节点A的低压信号写入到第三控制节点C ;此时在第一移位寄存模块中，第一控制节点A的低压信号同时将M5打开，将CK的高压关闭信号输入到第二控制节点B，同时给Cl充电，使得M7关闭；在第二移位寄存模块中，第三控制节点C的电位为低电平，使得M13开启，将CKB的低压开启信号输出到第二移位寄存模块的输出端Output_2上；同时第三控制节点C控制的Ml2开启，将CKB的低压开启信号写入到第四控制节点D ;同时CKB控制的M9也开启，将VGL也输出到第四控制节点D，增强第四控制节点D的输出；由第四控制节点D控制的晶体管M14开启，将VGL也输出到第二移位寄存模块的输出端Output_2，加强其输出效果O
[0171]在阶段c:STV接入高压关闭信号，CKB为高压关闭信号，CK为低压开启信号，此时在第一移位寄存模块中，CK控制的晶体管将打开;M1的开启，将STV接入的高压关闭信号写入到第一控制节点A，使得晶体管M6和M5关闭；M2的开启，将VGL写入到第二控制节点B，使M7开启，将VGL写入到第一移位寄存模块的输出端Output_l ；
[0172]此时第二移位寄存模块将完阶段b动作，即通过第二级移位寄存器单元中与起始信号输入端连接的电容和CK进行第三控制节点C的下拉，将M13的源极的CKB的高压关闭信号进行传输，完成第二移位寄存模块的VGH输出动作；
[0173]在阶段d:STV接入高压关闭信号，CK为高压关闭信号，CKB为低压开启信号。在第一移位寄存模块中，第二控制节点B保存阶段c的VGL，将M7和M3打开，M7的开启，将持续将VGL输入到第一移位寄存模块的输出端Output_l ；M3的开启将VGH传输到M4的源极，此时CKB控制的M4也打开，便将VGH通过M4传输到第一控制节点A，稳定第一控制节点A的电位，稳定M6的关闭，稳定Output_l的输出；
[0174]此时第二移位寄存模块中CKB控制的M8打开，将第一控制节点A的VGH写入到第三控制节点C，完成第一移位寄存模块的阶段c ；
[0175]第一移位寄存模块在阶段e的工作过程与在阶段c的工作过程相同，第一移位寄存模块在阶段f的时序与阶段d的时序相同。
[0176]本发明实施例所述的移位寄存器单元的驱动方法包括:
[0177]在第一时钟信号的控制下，第一输入模块将起始信号输入到第一控制节点；
[0178]在所述第一时钟信号的控制下，第二输入模块将第一电平输入到第二控制节点；
[0179]在第二时钟信号和所述第二控制节点的控制下，第一输出控制模块将第二电平输入到所述第一控制节点；
[0180]在所述第一控制节点的控制下，第二输出控制模块所述第一时钟信号输入到所述第二控制节点；
[0181]在所述第一控制节点的控制下，第一输出模块将所述第一时钟信号输入到所述第一输出端；
[0182]在所述第二控制节点的控制下，第二输出模块将所述第一电平输入到所述第一输出立而;
[0183]在所述第二时钟信号的控制下，第三输入模块控制所述第一控制节点与第三控制节点连接；
[0184]在所述第二时钟信号的控制下，第四输入模块将第一电平输入到第四控制节点；
[0185]在第一时钟信号和所述第四控制节点的控制下，第三输出控制模块将所述第二电平输入到所述第三控制节点；
[0186]在所述第三控制节点的控制下，第四输出控制模块将所述第二时钟信号输入到所述第四控制节点；
[0187]在所述第三控制节点的控制下，第三输出模块将所述第二时钟信号输入到所述第二输出端；以及，
[0188]在所述第四控制节点的控制下，第四输出模块将所述第一电平输入到所述第二输出端。
[0189]本发明实施例所述的移位寄存器，包括多级上述的移位寄存器单元；
[0190]除了第一级移位寄存器单元之外，每一级移位寄存器单元包括的起始信号输入端与相邻上一级移位寄存器单元的第三控制节点连接。
[0191]本发明实施例所述的显示装置包括上述的移位寄存器。
[0192]所述显不装置可以包括液晶显不装置，例如液晶面板、液晶电视、手机、液晶显不器。除了液晶显示装置外，所述显示装置还可以包括有机发光显示器或者其他类型的显示装置，比如电子阅读器等。
[0193]以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【主权项】
1.一种移位寄存器单元，其特征在于，包括第一移位寄存模块和第二移位寄存模块；所述第一移位寄存模块包括: 起始信号输入端和第一输出端； 第一输入模块，与所述起始信号输入端连接，用于在第一时钟信号的控制下将起始信号输入到第一控制节点； 第二输入模块，用于在所述第一时钟信号的控制下将第一电平输入到第二控制节点；第一输出控制模块，用于在第二时钟信号和所述第二控制节点的控制下，将第二电平输入到所述第一控制节点； 第二输出控制模块，用于在所述第一控制节点的控制下，将所述第一时钟信号输入到所述第二控制节点； 第一输出模块，用于在所述第一控制节点的控制下，将所述第一时钟信号输入到所述第一输出端；以及， 第二输出模块，用于在所述第二控制节点的控制下，将所述第一电平输入到所述第一输出端； 所述第二移位寄存模块包括: 第二输出端； 第三输入模块，与所述第一控制节点连接，用于在所述第二时钟信号的控制下，控制将所述第一控制节点的信号输入到第三控制节点； 第四输入模块，用于在所述第二时钟信号的控制下将第一电平输入到第四控制节点；第三输出控制模块，用于在第一时钟信号和所述第四控制节点的控制下，将所述第二电平输入到所述第三控制节点； 第四输出控制模块，用于在所述第三控制节点的控制下，将所述第二时钟信号输入到所述第四控制节点； 第三输出模块，用于在所述第三控制节点的控制下，将所述第二时钟信号输入到所述第二输出端；以及， 第四输出模块，用于在所述第四控制节点的控制下，将所述第一电平输入到所述第二输出端； 所述第一时钟信号和所述第二时钟信号反相。2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一输入模块，接入所述第一时钟信号和所述起始信号，与所述第一控制节点连接，具体用于在所述第一时钟信号的控制下，在第一起始阶段和第一维持阶段控制所述第一控制节点接入所述起始信号，在第一维持阶段控制所述第一控制节点的电位维持无效；所述第二输入模块，接入所述第一时钟信号和所述第一电平，与第二控制节点连接，具体用于在第一起始阶段和第一维持阶段控制所述第二控制节点接入所述第一电平； 所述第一输出控制模块，分别接入所述第二电平和所述第二时钟信号，并分别与所述第一控制节点和所述第二控制节点连接，具体用于在所述第二时钟信号和所述第二控制节点的控制下，在第一维持阶段进一步控制所述第一控制节点接入所述第二电平； 所述第二输出控制模块，接入所述第一时钟信号，并分别与所述第一控制节点和所述第二控制节点连接，用于在所述第一控制节点的控制下在第一输出阶段控制将所述第一时钟信号输入到所述第二控制节点； 所述第一输出模块，接入所述第一时钟信号，分别与所述第一控制节点和所述第一输出端连接，具体用于在所述第一控制节点的控制下，控制将所述第一时钟信号输出至所述第一输出端； 所述第二输出模块，接入所述第一电平，分别与所述第二控制节点和所述第一输出端连接，具体用于在所述第二控制节点的控制下，控制所述第一输出端输出所述第一电平。3.如权利要求2所述的移位寄存器单元，其特征在于， 所述第三输入模块，接入所述第二时钟信号，并分别与所述第一控制节点和所述第三控制节点连接，具体用于在第一输出阶段通过所述第二时钟信号下拉所述第一控制节点的电位，并在所述第二时钟信号的控制下在第二起始阶段控制将所述第一控制节点的信号输入到第三控制节点，在第二维持阶段控制所述第三控制节点的电位维持无效； 所述第四输入模块，接入所述第二时钟信号和所述第一电平，与第四控制节点连接，具体用于在第二起始阶段和第二维持阶段控制所述第四控制节点接入所述第一电平； 所述第三输出控制模块，分别接入所述第二电平和所述第一时钟信号，并分别与所述第三控制节点和所述第四控制节点连接，具体用于在所述第一时钟信号和所述第四控制节点的控制下，在第二维持阶段进一步控制所述第三控制节点接入所述第二电平； 所述第四输出控制模块，接入所述第二时钟信号，并分别与所述第三控制节点和所述第四控制节点连接，用于在所述第三控制节点的控制下在第二输出阶段控制将所述第二时钟信号输入到所述第四控制节点接入； 所述第三输出模块，接入所述第二时钟信号，分别与所述第三控制节点和所述第二输出端连接，具体用于在所述第三控制节点的控制下，控制将所述第二时钟信号输出至所述第二输出端； 所述第四输出模块，接入所述第一电平，分别与所述第四控制节点和所述第二输出端连接，具体用于在所述第四控制节点的控制下，控制所述第二输出端输出所述第一电平；所述第一输出阶段为所述第二起始阶段； 所述第二输出阶段比所述第一输出阶段延迟半个时钟周期； 所述第二维持阶段比所述第一维持阶段延迟半个时钟周期。4.如权利要求3所述的移位寄存器单元，其特征在于，所述第一输入模块包括:第一输入晶体管，栅极接入所述第一时钟信号，第一极接入所述起始信号，第二极与所述第一控制节点连接；以及， 第一电容，第一端与所述输入晶体管的第一极连接，第二端接入所述第一时钟信号。5.如权利要求3所述的移位寄存器单元，其特征在于，所述第二输入模块包括:第二输入晶体管，栅极接入所述第一时钟信号，第一极接入所述第一电平，第二极与所述第二控制节点连接。6.如权利要求3所述的移位寄存器单元，其特征在于，所述第一输出控制模块包括: 第一控制晶体管，栅极与第二控制节点连接，第一极接入所述第二电平；以及， 第二控制晶体管，栅极接入所述第二时钟信号，第一极与所述第一控制晶体管的第二极连接，第二极与所述第一控制节点连接。7.如权利要求3所述的移位寄存器单元，其特征在于，所述第二输出控制模块包括:第三控制晶体管，栅极与所述第一控制节点连接，第一极与所述第二控制节点连接，第二极接入所述第一时钟信号。8.如权利要求3所述的移位寄存器单元，其特征在于，所述第一输出模块包括:第一输出晶体管，栅极与所述第一控制节点连接，第一极与所述第一输出端连接，第二极接入所述第一时钟信号。9.如权利要求3所述的移位寄存器单元，其特征在于，所述第二输出模块包括:第二输出晶体管，栅极与所述第二控制节点连接，第一极接入所述第一电平，第二极与所述第一输出端连接；以及， 第二电容，第一端接入所述第一电平，第二端与所述第二控制节点连接。10.如权利要求3所述的移位寄存器单元，其特征在于，所述第三输入模块包括:第三输入晶体管，栅极接入所述第二时钟信号，第一极与所述第一控制节点连接，第二极与所述第三控制节点连接；以及， 第三电容，第一极接入所述第二时钟信号，第二极与所述第一控制节点连接。11.如权利要求3所述的移位寄存器单元，其特征在于，所述第四输入模块包括:第四输入晶体管，栅极接入所述第二时钟信号，第一极接入所述第一电平，第二极与所述第四控制节点连接。12.如权利要求3所述的移位寄存器单元，其特征在于，所述第三输出控制模块包括: 第四控制晶体管，栅极与所述第四控制节点连接，第一极接入第二电平；以及， 第五控制晶体管，栅极接入所述第二时钟信号，第一极与所述第四控制晶体管的第二极连接，第二极与所述第三控制节点连接。13.如权利要求3所述的移位寄存器单元，其特征在于，所述第四输出控制模块包括:第六控制晶体管，栅极与所述第三控制节点连接，第一极与所述第四控制节点连接，第二极接入所述第二时钟信号。14.如权利要求3所述的移位寄存器单元，其特征在于，所述第三输出模块包括:第三输出晶体管，栅极与所述第三控制节点连接，第一极与所述第二输出端连接，第二极接入所述第二时钟信号。15.如权利要求3所述的移位寄存器单元，其特征在于，所述第四输出模块包括:栅极与所述第四控制节点连接，第一极接入所述第一电平，第二极与所述第二输出端连接；以及， 第四电容，第一端接入所述第一电平，第二端与所述第四控制节点连接。16.一种移位寄存器单元的驱动方法，其特征在于，包括: 在第一时钟信号的控制下，第一输入模块将起始信号输入到第一控制节点； 在所述第一时钟信号的控制下，第二输入模块将第一电平输入到第二控制节点； 在第二时钟信号和所述第二控制节点的控制下，第一输出控制模块将第二电平输入到所述第一控制节点； 在所述第一控制节点的控制下，第二输出控制模块将所述第一时钟信号输入到所述第二控制节点； 在所述第一控制节点的控制下，第一输出模块将所述第一时钟信号输入到所述第一输出立而; 在所述第二控制节点的控制下，第二输出模块将所述第一电平输入到所述第一输出端; 在所述第二时钟信号的控制下，第三输入模块控制将所述第一控制节点的信号输入到第三控制节点； 在所述第二时钟信号的控制下，第四输入模块将第一电平输入到第四控制节点； 在第一时钟信号和所述第四控制节点的控制下，第三输出控制模块将所述第二电平输入到所述第三控制节点； 在所述第三控制节点的控制下，第四输出控制模块将所述第二时钟信号输入到所述第四控制节点； 在所述第三控制节点的控制下，第三输出模块所述第二时钟信号输入到所述第二输出端；以及， 在所述第四控制节点的控制下，第四输出模块将所述第一电平输入到所述第二输出端。17.一种移位寄存器，其特征在于，包括多级如权利要求1至15中任一权利要求所述的移位寄存器单元； 除了第一级移位寄存器单元之外，每一级移位寄存器单元包括的起始信号输入端与相邻上一级移位寄存器单元的第三控制节点连接。18.—种显示装置，其特征在于，包括权利要求17所述的移位寄存器。
【专利摘要】本发明提供一种移位寄存器单元及其驱动方法、移位寄存器和显示装置。移位寄存器单元包括第一移位寄存模块和第二移位寄存模块；第一移位寄存模块包括：第一输入模块，将起始信号输入到第一控制节点；第二输入模块，将第一电平输入到第二控制节点；第一输出控制模块，将第二电平输入到第一控制节点；第二输出控制模块，将第一时钟信号输入到第二控制节点；第一输出模块，将第一时钟信号输入到第一输出端；以及，第二输出模块，将第一电平输入到第一输出端；所述第二移位寄存模块包括第二输出端、第三输入模块、第四输入模块、第三输出控制模块、第四输出控制模块、第三输出模块以及第四输出模块。本发明可以减少晶体管的个数，利于实现窄边框。
【IPC分类】G11C19/28, G09G3/32
【公开号】CN104900189
【申请号】CN201510346044
【发明人】马占洁
【申请人】京东方科技集团股份有限公司
【公开日】2015年9月9日
【申请日】2015年6月19日
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、移位寄存器和显示装置。
【背景技术】
[0002]针对OLED(Organic Light-Emitting D1de，有机发光二极管)显示器的特殊时序需求，需要其在像素发光阶段设置一个常开型移位寄存器(发光控制移位寄存器)来控制像素发光处于常开状态。目前使用的发光型移位寄存器结构比较复杂，需要很多管子结构，不利于窄边框型显示器设计需求。
【发明内容】
[0003]本发明的主要目的在于提供一种移位寄存器单元及其驱动方法、移位寄存器和显示装置，以减少晶体管的个数，利于实现窄边框。
[0004]为了达到上述目的，本发明提供了一种移位寄存器单元，包括第一移位寄存模块和第二移位寄存模块；所述第一移位寄存模块包括:
[0005]起始信号输入端和第一输出端；
[0006]第一输入模块，与所述起始信号输入端连接，用于在第一时钟信号的控制下将起始信号输入到第一控制节点；
[0007]第二输入模块，用于在所述第一时钟信号的控制下将第一电平输入到第二控制节占.V，
[0008]第一输出控制模块，用于在第二时钟信号和所述第二控制节点的控制下，将第二电平输入到所述第一控制节点；
[0009]第二输出控制模块，用于在所述第一控制节点的控制下，将所述第一时钟信号输入到所述第二控制节点；
[0010]第一输出模块，用于在所述第一控制节点的控制下，将所述第一时钟信号输入到所述第一输出端；以及，
[0011]第二输出模块，用于在所述第二控制节点的控制下，将所述第一电平输入到所述第一输出端；
[0012]所述第二移位寄存模块包括:
[0013]第二输出端；
[0014]第三输入模块，与所述第一控制节点连接，用于在所述第二时钟信号的控制下，控制将所述第一控制节点的信号输入到第三控制节点；
[0015]第四输入模块，用于在所述第二时钟信号的控制下将第一电平输入到第四控制节占.V，
[0016]第三输出控制模块，用于在第一时钟信号和所述第四控制节点的控制下，将所述第二电平输入到所述第三控制节点；
[0017]第四输出控制模块，用于在所述第三控制节点的控制下，将所述第二时钟信号输入到所述第四控制节点；
[0018]第三输出模块，用于在所述第三控制节点的控制下，将所述第二时钟信号输入到所述第二输出端；以及，
[0019]第四输出模块，用于在所述第四控制节点的控制下，将所述第一电平输入到所述第二输出端；
[0020]所述第一时钟信号和所述第二时钟信号反相。
[0021]实施时，所述第一输入模块，接入所述第一时钟信号和所述起始信号，与所述第一控制节点连接，具体用于在所述第一时钟信号的控制下，在第一起始阶段和第一维持阶段控制所述第一控制节点接入所述起始信号，在第一维持阶段控制所述第一控制节点的电位维持无效；
[0022]所述第二输入模块，接入所述第一时钟信号和所述第一电平，与第二控制节点连接，具体用于在第一起始阶段和第一维持阶段控制所述第二控制节点接入所述第一电平；
[0023]所述第一输出控制模块，分别接入所述第二电平和所述第二时钟信号，并分别与所述第一控制节点和所述第二控制节点连接，具体用于在所述第二时钟信号和所述第二控制节点的控制下，在第一维持阶段进一步控制所述第一控制节点接入所述第二电平；
[0024]所述第二输出控制模块，接入所述第一时钟信号，并分别与所述第一控制节点和所述第二控制节点连接，用于在所述第一控制节点的控制下在第一输出阶段控制将所述第一时钟信号输入到所述第二控制节点；
[0025]所述第一输出模块，接入所述第一时钟信号，分别与所述第一控制节点和所述第一输出端连接，具体用于在所述第一控制节点的控制下，控制将所述第一时钟信号输出至所述第一输出端；
[0026]所述第二输出模块，接入所述第一电平，分别与所述第二控制节点和所述第一输出端连接，具体用于在所述第二控制节点的控制下，控制所述第一输出端输出所述第一电平。
[0027]实施时，所述第三输入模块，接入所述第二时钟信号，并分别与所述第一控制节点和所述第三控制节点连接，具体用于在第一输出阶段通过所述第二时钟信号下拉所述第一控制节点的电位，并在所述第二时钟信号的控制下在第二起始阶段控制将所述第一控制节点的信号输入到第三控制节点，在第二维持阶段控制所述第三控制节点的电位维持无效；
[0028]所述第四输入模块，接入所述第二时钟信号和所述第一电平，与第四控制节点连接，具体用于在第二起始阶段和第二维持阶段控制所述第四控制节点接入所述第一电平；
[0029]所述第三输出控制模块，分别接入所述第二电平和所述第一时钟信号，并分别与所述第三控制节点和所述第四控制节点连接，具体用于在所述第一时钟信号和所述第四控制节点的控制下，在第二维持阶段进一步控制所述第三控制节点接入所述第二电平；
[0030]所述第四输出控制模块，接入所述第二时钟信号，并分别与所述第三控制节点和所述第四控制节点连接，用于在所述第三控制节点的控制下在第二输出阶段控制将所述第二时钟信号输入到所述第四控制节点接入；
[0031]所述第三输出模块，接入所述第二时钟信号，分别与所述第三控制节点和所述第二输出端连接，具体用于在所述第三控制节点的控制下，控制将所述第二时钟信号输出至所述第二输出端；
[0032]所述第四输出模块，接入所述第一电平，分别与所述第四控制节点和所述第二输出端连接，具体用于在所述第四控制节点的控制下，控制所述第二输出端输出所述第一电平;
[0033]所述第一输出阶段为所述第二起始阶段；
[0034]所述第二输出阶段比所述第一输出阶段延迟半个时钟周期；
[0035]所述第二维持阶段比所述第一维持阶段延迟半个时钟周期。
[0036]实施时，所述第一输入模块包括:第一输入晶体管，栅极接入所述第一时钟信号，第一极接入所述起始信号，第二极与所述第一控制节点连接；以及，
[0037]第一电容，第一端与所述输入晶体管的第一极连接，第二端接入所述第一时钟信号。
[0038]实施时，所述第二输入模块包括:第二输入晶体管，栅极接入所述第一时钟信号，第一极接入所述第一电平，第二极与所述第二控制节点连接。
[0039]实施时，所述第一输出控制模块包括:
[0040]第一控制晶体管，栅极与第二控制节点连接，第一极接入所述第二电平；以及，
[0041]第二控制晶体管，栅极接入所述第二时钟信号，第一极与所述第一控制晶体管的第二极连接，第二极与所述第一控制节点连接。
[0042]实施时，所述第二输出控制模块包括:第三控制晶体管，栅极与所述第一控制节点连接，第一极与所述第二控制节点连接，第二极接入所述第一时钟信号。
[0043]实施时，所述第一输出模块包括:第一输出晶体管，栅极与所述第一控制节点连接，第一极与所述第一输出端连接，第二极接入所述第一时钟信号。
[0044]实施时，所述第二输出模块包括:第二输出晶体管，栅极与所述第二控制节点连接，第一极接入所述第一电平，第二极与所述第一输出端连接；以及，
[0045]第二电容，第一端接入所述第一电平，第二端与所述第二控制节点连接。
[0046]实施时，所述第三输入模块包括:第三输入晶体管，栅极接入所述第二时钟信号，第一极与所述第一控制节点连接，第二极与所述第三控制节点连接；以及，
[0047]第三电容，第一极接入所述第二时钟信号，第二极与所述第一控制节点连接。
[0048]实施时，所述第四输入模块包括:第四输入晶体管，栅极接入所述第二时钟信号，第一极接入所述第一电平，第二极与所述第四控制节点连接。
[0049]实施时，所述第三输出控制模块包括:
[0050]第四控制晶体管，栅极与所述第四控制节点连接，第一极接入第二电平；以及，
[0051]第五控制晶体管，栅极接入所述第二时钟信号，第一极与所述第四控制晶体管的第二极连接，第二极与所述第三控制节点连接。
[0052]实施时，所述第四输出控制模块包括:第六控制晶体管，栅极与所述第三控制节点连接，第一极与所述第四控制节点连接，第二极接入所述第二时钟信号。
[0053]实施时，所述第三输出模块包括:第三输出晶体管，栅极与所述第三控制节点连接，第一极与所述第二输出端连接，第二极接入所述第二时钟信号。
[0054]实施时，所述第四输出模块包括:栅极与所述第四控制节点连接，第一极接入所述第一电平，第二极与所述第二输出端连接；以及，
[0055]第四电容，第一端接入所述第一电平，第二端与所述第四控制节点连接。
[0056]本发明还提供了一 种移位寄存器单元的驱动方法，包括:
[0057]在第一时钟信号的控制下，第一输入模块将起始信号输入到第一控制节点；
[0058]在所述第一时钟信号的控制下，第二输入模块将第一电平输入到第二控制节点；
[0059]在第二时钟信号和所述第二控制节点的控制下，第一输出控制模块将第二电平输入到所述第一控制节点；
[0060]在所述第一控制节点的控制下，第二输出控制模块所述第一时钟信号输入到所述第二控制节点；
[0061]在所述第一控制节点的控制下，第一输出模块将所述第一时钟信号输入到所述第一输出端；
[0062]在所述第二控制节点的控制下，第二输出模块将所述第一电平输入到所述第一输出立而;
[0063]在所述第二时钟信号的控制下，第三输入模块控制将所述第一控制节点的信号输入到第三控制节点；
[0064]在所述第二时钟信号的控制下，第四输入模块将第一电平输入到第四控制节点；
[0065]在第一时钟信号和所述第四控制节点的控制下，第三输出控制模块将所述第二电平输入到所述第三控制节点；
[0066]在所述第三控制节点的控制下，第四输出控制模块将所述第二时钟信号输入到所述第四控制节点；
[0067]在所述第三控制节点的控制下，第三输出模块将所述第二时钟信号输入到所述第二输出端；以及，
[0068]在所述第四控制节点的控制下，第四输出模块将所述第一电平输入到所述第二输出端。
[0069]本发明还提供了一种移位寄存器，包括多级上述的移位寄存器单元；
[0070]除了第一级移位寄存器单元之外，每一级移位寄存器单元包括的起始信号输入端与相邻上一级移位寄存器单元的第三控制节点连接。
[0071]本发明还提供了一种显示装置，其特征在于，包括上述的移位寄存器。
[0072]与现有技术相比，本发明所述的移位寄存器单元及其驱动方法、移位寄存器和显示装置，控制由一级移位寄存器单元的第三控制节点提供相邻下一级移位寄存器单元的起始信号，保证行间信号传递效果不受显示区影响，输出效果更好，产品良率会更高，同时本申请移位寄存器单元使用的晶体管的个数较小，利于实现窄边框。
【附图说明】
[0073]图1是本发明实施例所述的移位寄存器单元的结构图；
[0074]图2是本发明实施例所述的移位寄存器的工作时序图；
[0075]图3是本发明一具体实施例所述的移位寄存器单元的电路图。
【具体实施方式】
[0076]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0077]如图1所示，本发明实施例所述的移位寄存器单元，包括第一移位寄存模块和第二移位寄存模块；所述第一移位寄存模块包括:
[0078]输入起始信号STV的起始信号输入端；
[0079]第一输出端Output_l ;
[0080]第一输入模块11，与所述起始信号输入端连接，用于在第一时钟信号CLK的控制下将起始信号STV输入到第一控制节点A ;
[0081]第二输入模块12，用于在所述第一时钟信号CK的控制下将第一电平Vl输入到第二控制节点B ；
[0082]第一输出控制模块21，用于在第二时钟信号CKB和所述第二控制节点B的控制下，将第二电平V2输入到所述第一控制节点A ;
[0083]第二输出控制模块22，用于在所述第一控制节点A的控制下，将所述第一时钟信号CK输入到所述第二控制节点B ；
[0084]第一输出模块31，用于在所述第一控制节点A的控制下，将所述第一时钟信号CK输入到所述第一输出端OutputJ ;以及，
[0085]第二输出模块32，用于在所述第二控制节点B的控制下，将所述第一电平Vl输入到所述第一输出端Output_l ；
[0086]所述第二移位寄存模块包括:
[0087]第二输出端Output_2 ;
[0088]第三输入模块13，与所述第一控制节点A连接，用于在所述第二时钟信号CKB的控制下，控制将所述第一控制节点A的信号输入到第三控制节点C ;
[0089]第四输入模块14，用于在所述第二时钟信号的控制下将第一电平Vl输入到第四控制节点D ；
[0090]第三输出控制模块23，用于在第一时钟信号CK和所述第四控制节点D的控制下，将所述第二电平V2输入到所述第三控制节点C ;
[0091]第四输出控制模块24，用于在所述第三控制节点C的控制下，将所述第二时钟信号CKB输入到所述第四控制节点D ;
[0092]第三输出模块33，用于在所述第三控制节点C的控制下，将所述第二时钟信号CKB输入到所述第二输出端Output_2 ;以及，
[0093]第四输出模块34，用于在所述第四控制节点D的控制下，将所述第一电平Vl输入到所述第二输出端Output_2 ；
[0094]所述第一时钟信号CK和所述第二时钟信号CKB反相。
[0095]在本发明实施例所述的移位寄存器单元中，由所述第一控制节点为相邻下一级移位寄存模块提供起始信号，保证行间信号传递效果不受显示区影响，输出效果更好，产品良率会更高。
[0096]具体的，所述第一输入模块，接入所述第一时钟信号和所述起始信号，与所述第一控制节点连接，具体用于在所述第一时钟信号的控制下，在第一起始阶段控制所述第一控制节点接入所述起始信号，在第一维持阶段控制所述第一控制节点的电位维持无效；
[0097]所述第二输入模块，接入所述第一时钟信号和所述第一电平，与第二控制节点连接，具体用于在第一起始阶段和第一维持阶段控制所述第二控制节点接入所述第一电平；
[0098]所述第一输出控制模块，分别接入所述第二电平和所述第二时钟信号，并分别与所述第一控制节点和所述第二控制节点连接，具体用于在所述第二时钟信号和所述第二控制节点的控制下，在第一维持阶段进一步控制所述第一控制节点接入所述第二电平；
[0099]所述第二输出控制模块，接入所述第一时钟信号，并分别与所述第一控制节点和所述第二控制节点连接，用于在所述第一控制节点的控制下在第一输出阶段控制将所述第一时钟信号输入到第二控制节点；
[0100]所述第一输出模块，接入所述第一时钟信号，分别与所述第一控制节点和所述第一输出端连接，具体用于在所述第一控制节点的控制下，控制所述第一输出端输出所述第一时钟信号；
[0101]所述第二输出模块，接入所述第一电平，分别与所述第二控制节点和所述第一输出端连接，具体用于在所述第二控制节点的的控制下，控制所述第一输出端输出所述第一电平。
[0102]具体的，所述第三输入模块，接入所述第二时钟信号，并分别与所述第一控制节点和所述第三控制节点连接，具体用于在第一输出阶段通过所述第二时钟信号下拉所述第一控制节点的电位，并在所述第二时钟信号的控制下在第二起始阶段控制将所述第一控制节点的信号输入到第三控制节点，在第二维持阶段控制所述第三控制节点的电位维持无效；
[0103]所述第四输入模块，接入所述第二时钟信号和所述第一电平，与第四控制节点连接，具体用于在第二起始阶段和第二维持阶段控制所述第四控制节点接入所述第一电平；
[0104]所述第三输出控制模块，分别接入所述第二电平和所述第一时钟信号，并分别与所述第三控制节点和所述第四控制节点连接，具体用于在所述第一时钟信号和所述第四控制节点的控制下，在第二维持阶段进一步控制所述第三控制节点接入所述第二电平；
[0105]所述第四输出控制模块，接入所述第二时钟信号，并分别与所述第三控制节点和所述第四控制节点连接，用于在所述第三控制节点的控制下，在第二输出阶段控制将所述第二时钟信号输入到所述第四控制节点；
[0106]所述第三输出模块，接入所述第二时钟信号，分别与所述第三控制节点和所述第二输出端连接，具体用于当所述第三控制节点的电位有效时控制将所述第二时钟信号输出至所述第二输出端；
[0107]所述第四输出模块，接入所述第一电平，分别与所述第四控制节点和所述第二输出端连接，具体用于在所述第四控制节点的控制下，控制所述第二输出端输出所述第二电平；
[0108]所述第一输出阶段为所述第二起始阶段；
[0109]所述第二输出阶段比所述第一输出阶段延迟半个时钟周期；
[0110]所述第二维持阶段比所述第一维持阶段延迟半个时钟周期。
[0111]在具体操作时，当本发明实施例所述的移位寄存器单元包括的晶体管是P型晶体管时，所述第一电平Vl可以是低电平VGL，所述第二电平V2可以是高电平VGH。
[0112]具体的，如图2所示，当所述第一电平Vl为低电平VGL，所述第 二电平V2为高电平VGH 时，
[0113]所述第一输入模块11，接入所述第一时钟信号CK和所述起始信号STV，与所述第一控制节点A连接，具体用于在所述第一时钟信号CK的控制下，在第一起始阶段a控制所述第一控制节点接入所述起始信号(在第一起始阶段a所述起始信号为低电平)，在第一维持阶段(所述第一维持阶段包括图2中的阶段C、阶段d、阶段e、阶段f及阶段f之后至下一帧开始前的时间段)控制所述第一控制节点A的电位维持为高电平；
[0114]所述第二输入模块12，接入所述第一时钟信号CK和所述低电平VGL，与第二控制节点B连接，具体用于在第一起始阶段a和第一维持阶段控制所述第二控制节点B接入低电平VGL ；
[0115]所述第一输出控制模块21，分别接入所述高电平VGH和所述第二时钟信号CKB，并分别与所述第一控制节点A和所述第二控制节点B连接，具体用于在所述第二时钟信号CKB和所述第二控制节点B的控制下，在第一维持阶段包括的阶段d进一步控制所述第一控制节点A接入所述高电平VGH ；
[0116]所述第二输出控制模块22，接入所述第一时钟信号CK，并分别与所述第一控制节点A和所述第二控制节点B连接，用于在所述第一控制节点A的控制下在第一输出阶段b控制将所述第一时钟信号CK输入到所述第二控制节点B ;
[0117]所述第一输出模块31，接入所述第一时钟信号CK，分别与所述第一控制节点A和所述第一输出端Output_l连接，具体用于在所述第一控制节点A的控制下，控制将所述第一时钟信号CK输出至所述第一输出端Outputj ;
[0118]所述第二输出模块32，接入所述低电平VGL，分别与所述第二控制节点B和所述第一输出端0utput_l连接，具体用于在所述第二控制节点B的控制下，控制将低电平VGL输出至所述第一输出端0utput_l ；
[0119]所述第三输入模块13，接入所述第二时钟信号CKB，并分别与所述第一控制节点A和所述第三控制节点C连接，具体用于在所述第二时钟信号CKB的控制下在第一输出阶段b控制将所述第二时钟信号CKB输入到所述第一控制节点A所述第二时钟信号CKB，在第二起始阶段控制将所述第三控制节点A的信号输入到所述第三控制节点C，在第二维持阶段控制所述第三控制节点C的电位维持为高电平；所述第二起始阶段即为第一输出阶段b，也可以理解为第二起始阶段比第一起始阶段a延迟半个时钟周期；所述第二维持阶段比所述第一维持阶段延迟半个时钟周期；
[0120]所述第四输入模块14，接入所述第二时钟信号CKB和所述低电平VGL，与第四控制节点D连接，具体用于在第二起始阶段和第二维持阶段控制所述第四控制节点D接入所述低电平VGL ；
[0121]所述第三输出控制模块23，分别接入所述高电平VGH和所述第一时钟信号CK，并分别与所述第三控制节点C和所述第四控制节点D连接，具体用于在所述第一时钟信号CK和所述第四控制节点D的控制下，在第二维持阶段包括的阶段e进一步控制所述第三控制节点C接入所述高电平VGH ；
[0122]所述第四输出控制模块24，接入所述第二时钟信号CKB，并分别与所述第三控制节点C和所述第四控制节点D连接，用于在所述第三控制节点C的控制下在第二输出阶段控制将所述第二时钟信号CKB输入到所述第四控制节点D ;所述第二输出阶段比所述第一输出阶段b延迟半个时钟周期；
[0123]所述第三输出模块33，接入所述第二时钟信号CKB，分别与所述第三控制节点C和所述第二输出端Output_2连接，具体用于在所述第三控制节点C的控制下，控制将所述第二时钟信号CKB输出至所述第二输出端Output_2 ；
[0124]所述第四输出模块34，接入所述低电平VGL，分别与所述第四控制节点D和所述第二输出端Output_2连接，具体用于在所述第四控制节点D的控制下，控制所述第二输出端Output_2输出所述低电平VGL。
[0125]具体的，所述第一输入模块包括:第一输入晶体管，栅极接入所述第一时钟信号，第一极接入所述起始信号，第二极与所述第一控制节点连接；以及，
[0126]第一电容，第一端与所述输入晶体管的第一极连接，第二端接入所述第一时钟信号。
[0127]在实际操作时，当所述第一输入模块包含于一移位寄存器包括的第一行移位寄存器单元时，由于不需要在特定的阶段由时钟信号通过电容改变相邻上一级移位寄存器单元的控制节点的电位，因此该第一输入模块可以不包括第一电容。
[0128]具体的，所述第二输入模块包括:第二输入晶体管，栅极接入所述第一时钟信号，第一极接入所述第一电平，第二极与所述第二控制节点连接。
[0129]具体的，所述第一输出控制模块包括:
[0130]第一控制晶体管，栅极与第二控制节点连接，第一极接入所述第二电平；以及，
[0131]第二控制晶体管，栅极接入所述第二时钟信号，第一极与所述第一控制晶体管的第二极连接，第二极与所述第一控制节点连接。
[0132]具体的，所述第二输出控制模块包括:第三控制晶体管，栅极与所述第一控制节点连接，第一极与所述第二控制节点连接，第二极接入所述第一时钟信号。
[0133]具体的，所述第一输出模块包括:第一输出晶体管，栅极与所述第一控制节点连接，第一极与所述第一输出端连接，第二极接入所述第一时钟信号。
[0134]具体的，所述第二输出模块包括:第二输出晶体管，栅极与所述第二控制节点连接，第一极接入所述第一电平，第二极与所述第一输出端连接；以及，
[0135]第二电容，第一端接入所述第一电平，第二端与所述第二控制节点连接。
[0136]具体的，所述第三输入模块包括:第三输入晶体管，栅极接入所述第二时钟信号，第一极与所述第一控制节点连接，第二极与所述第三控制节点连接；以及，
[0137]第三电容，第一极接入所述第二时钟信号，第二极与所述第一控制节点连接。
[0138]具体的，所述第四输入模块包括:第四输入晶体管，栅极接入所述第二时钟信号，第一极接入所述第一电平，第二极与所述第四控制节点连接。
[0139]具体的，所述第三输出控制模块包括:
[0140]第四控制晶体管，栅极与所述第四控制节点连接，第一极接入第二电平；以及，
[0141]第五控制晶体管，栅极接入所述第二时钟信号，第一极与所述第四控制晶体管的第二极连接，第二极与所述第三控制节点连接。
[0142]具体的，所述第四输出控制模块包括:第六控制晶体管，栅极与所述第三控制节点连接，第一极与所述第四控制节点连接，第二极接入所述第二时钟信号。
[0143]具体的，所述第三输出模块包括:第三输出晶体管，栅极与所述第三控制节点连接，第一极与所述第二输出端连接，第二极接入所述第二时钟信号。
[0144]具体的，所述第四输出模块包括:栅极与所述第四控制节点连接，第一极接入所述第一电平，第二极与所述第二输出端连接；以及，
[0145]第四电容，第一端接入所述第一电平，第二端与所述第四控制节点连接。
[0146]本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中第一极可以为源极或漏极，第二极可以为漏极或源极。此外，按照晶体管的特性区分可以将晶体管分为η型晶体管或P型晶体管。在本发明实施例提供的驱动电路中，所有晶体管均是以P型晶体管为例进行的说明，可以想到的是在采用η型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。
[0147]具体的，如图3所示，所述第一输入模块包括:第一输入晶体管Μ1，栅极接入所述第一时钟信号CK，源极接入所述起始信号STV，漏极与所述第一控制节点A连接；
[0148]所述第二输入模块包括:第二输入晶体管M2，栅极接入所述第一时钟信号CK，源极接入低电平VGL，漏极与所述第二控制节点B连接；
[0149]所述第一输出控制模块包括:
[0150]第一控制晶体管M3，栅极与第二控制节点B连接，源极接入高电平VGH ;以及，
[0151]第二控制晶体管Μ4，栅极接入所述第二时钟信号CKB，源极与所述第一控制晶体管M3的漏极连接，漏极与所述第一控制节点A连接；
[0152]所述第二输出控制模块包括:第三控制晶体管Μ5，栅极与所述第一控制节点A连接，源极与所述第二控制节点B连接，漏极接入所述第一时钟信号CK ;
[0153]具体的，述第一输出模块包括:第一输出晶体管Μ6，栅极与所述第一控制节点A连接，源极与所述第一输出端Output_l连接，漏极接入所述第一时钟信号CK ;
[0154]所述第二输出模块包括:第二输出晶体管Μ7，栅极与所述第二控制节点B连接，源极接入所述低电平VGL，漏极与所述第一输出端OutputJ连接；以及，
[0155]第一存储电容Cl，第一 端接入所述低电平VGL，第二端与所述第二控制节点B连接;
[0156]所述第三输入模块包括:第三输入晶体管Μ8，栅极接入所述第二时钟信号CKB，源极与所述第一控制节点A连接，漏极与所述第三控制节点C连接；以及，
[0157]输入电容C2，源极接入所述第二时钟信号CKB，漏极与所述第一控制节点A连接；
[0158]所述第四输入模块包括:第四输入晶体管Μ9，栅极接入所述第二时钟信号CKB，源极接入所述低电平VGL，漏极与所述第四控制节点D连接；
[0159]所述第三输出控制模块包括:
[0160]第四控制晶体管Μ10，栅极与所述第四控制节点D连接，源极接入高电平VGH;以及，
[0161]第五控制晶体管Μ11，栅极接入所述第二时钟信号CKB，源极与所述第四控制晶体管MlO的漏极连接，漏极与所述第三控制节点C连接；
[0162]所述第四输出控制模块包括:第六控制晶体管Μ12，栅极与所述第三控制节点C连接，源极与所述第四控制节点D连接，漏极接入所述第二时钟信号CKB ;
[0163]所述第三输出模块包括:第三输出晶体管Μ13，栅极与所述第三控制节点C连接，源极与所述第二输出端Output_2连接，漏极接入所述第二时钟信号CKB ;
[0164]所述第四输出模块包括:第四输出晶体管M14，栅极与所述第四控制节点D连接，源极接入所述低电平VGL，漏极与所述第二输出端Output_2连接；以及，
[0165]第二存储电容C3，第一端接入所述低电平VGL，第二端与所述第四控制节点D连接；
[0166]在图3中，所用的晶体管都为P型TFT。
[0167]如图2所示，如图3所示的移位寄存器单元的工作过程如下:
[0168]在阶段a:STV接入低压开启信号，CK为低压开启信号，CKB为高压关闭信号，当CK为低压开启信号时，CK所控制的M1、M2和M5打开，当Ml打开时，STV接入的低压开启信号写入到第一控制节点A，并存储在C2上；此时由第一控制节点A控制的M6打开，将CK的低压开启信号输入到Output_l ;同时CK控制的M2也开启，将VGL输入到第二控制节点B，同时给Cl充电；同时第一控制节点A控制的M6开启，将CK的低压开启信号也传输给第二控制节点B，CK的低压开启信号和VGL相同，因此不会影响第二控制节点B的电位；此时第二控制节点B控制的M7打开，将VGL也输出到Output_l，增强输出效果；
[0169]此时第一控制节点A的电位是低压信号，该电压信号会传输到M8的源极，但是此时M8由CKB的高压关闭信号控制，不会影响第二移位寄存模块的状态；
[0170]在阶段b:CKB为低压开启信号，CK变成高压关闭信号；在第一移位寄存模块中的第一控制节点A会通过C2的作用，受到第二移位寄存模块中CKB的低压开启信号的影响，导致第一控制节点A的电位也下拉，增强M6的输出，同时也加强了第二移位寄存模块中CKB控制的M8的输出；M6的加强输出将此时CK的高压关闭信号输出到第一移位寄存模块的输出端Output_l，使Output_l上为高压关闭信号；同时第二移位寄存模块中的MlO开启，将第一控制节点A的低压信号写入到第三控制节点C ;此时在第一移位寄存模块中，第一控制节点A的低压信号同时将M5打开，将CK的高压关闭信号输入到第二控制节点B，同时给Cl充电，使得M7关闭；在第二移位寄存模块中，第三控制节点C的电位为低电平，使得M13开启，将CKB的低压开启信号输出到第二移位寄存模块的输出端Output_2上；同时第三控制节点C控制的Ml2开启，将CKB的低压开启信号写入到第四控制节点D ;同时CKB控制的M9也开启，将VGL也输出到第四控制节点D，增强第四控制节点D的输出；由第四控制节点D控制的晶体管M14开启，将VGL也输出到第二移位寄存模块的输出端Output_2，加强其输出效果O
[0171]在阶段c:STV接入高压关闭信号，CKB为高压关闭信号，CK为低压开启信号，此时在第一移位寄存模块中，CK控制的晶体管将打开;M1的开启，将STV接入的高压关闭信号写入到第一控制节点A，使得晶体管M6和M5关闭；M2的开启，将VGL写入到第二控制节点B，使M7开启，将VGL写入到第一移位寄存模块的输出端Output_l ；
[0172]此时第二移位寄存模块将完阶段b动作，即通过第二级移位寄存器单元中与起始信号输入端连接的电容和CK进行第三控制节点C的下拉，将M13的源极的CKB的高压关闭信号进行传输，完成第二移位寄存模块的VGH输出动作；
[0173]在阶段d:STV接入高压关闭信号，CK为高压关闭信号，CKB为低压开启信号。在第一移位寄存模块中，第二控制节点B保存阶段c的VGL，将M7和M3打开，M7的开启，将持续将VGL输入到第一移位寄存模块的输出端Output_l ；M3的开启将VGH传输到M4的源极，此时CKB控制的M4也打开，便将VGH通过M4传输到第一控制节点A，稳定第一控制节点A的电位，稳定M6的关闭，稳定Output_l的输出；
[0174]此时第二移位寄存模块中CKB控制的M8打开，将第一控制节点A的VGH写入到第三控制节点C，完成第一移位寄存模块的阶段c ；
[0175]第一移位寄存模块在阶段e的工作过程与在阶段c的工作过程相同，第一移位寄存模块在阶段f的时序与阶段d的时序相同。
[0176]本发明实施例所述的移位寄存器单元的驱动方法包括:
[0177]在第一时钟信号的控制下，第一输入模块将起始信号输入到第一控制节点；
[0178]在所述第一时钟信号的控制下，第二输入模块将第一电平输入到第二控制节点；
[0179]在第二时钟信号和所述第二控制节点的控制下，第一输出控制模块将第二电平输入到所述第一控制节点；
[0180]在所述第一控制节点的控制下，第二输出控制模块所述第一时钟信号输入到所述第二控制节点；
[0181]在所述第一控制节点的控制下，第一输出模块将所述第一时钟信号输入到所述第一输出端；
[0182]在所述第二控制节点的控制下，第二输出模块将所述第一电平输入到所述第一输出立而;
[0183]在所述第二时钟信号的控制下，第三输入模块控制所述第一控制节点与第三控制节点连接；
[0184]在所述第二时钟信号的控制下，第四输入模块将第一电平输入到第四控制节点；
[0185]在第一时钟信号和所述第四控制节点的控制下，第三输出控制模块将所述第二电平输入到所述第三控制节点；
[0186]在所述第三控制节点的控制下，第四输出控制模块将所述第二时钟信号输入到所述第四控制节点；
[0187]在所述第三控制节点的控制下，第三输出模块将所述第二时钟信号输入到所述第二输出端；以及，
[0188]在所述第四控制节点的控制下，第四输出模块将所述第一电平输入到所述第二输出端。
[0189]本发明实施例所述的移位寄存器，包括多级上述的移位寄存器单元；
[0190]除了第一级移位寄存器单元之外，每一级移位寄存器单元包括的起始信号输入端与相邻上一级移位寄存器单元的第三控制节点连接。
[0191]本发明实施例所述的显示装置包括上述的移位寄存器。
[0192]所述显不装置可以包括液晶显不装置，例如液晶面板、液晶电视、手机、液晶显不器。除了液晶显示装置外，所述显示装置还可以包括有机发光显示器或者其他类型的显示装置，比如电子阅读器等。
[0193]以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【主权项】
1.一种移位寄存器单元，其特征在于，包括第一移位寄存模块和第二移位寄存模块；所述第一移位寄存模块包括: 起始信号输入端和第一输出端； 第一输入模块，与所述起始信号输入端连接，用于在第一时钟信号的控制下将起始信号输入到第一控制节点； 第二输入模块，用于在所述第一时钟信号的控制下将第一电平输入到第二控制节点；第一输出控制模块，用于在第二时钟信号和所述第二控制节点的控制下，将第二电平输入到所述第一控制节点； 第二输出控制模块，用于在所述第一控制节点的控制下，将所述第一时钟信号输入到所述第二控制节点； 第一输出模块，用于在所述第一控制节点的控制下，将所述第一时钟信号输入到所述第一输出端；以及， 第二输出模块，用于在所述第二控制节点的控制下，将所述第一电平输入到所述第一输出端； 所述第二移位寄存模块包括: 第二输出端； 第三输入模块，与所述第一控制节点连接，用于在所述第二时钟信号的控制下，控制将所述第一控制节点的信号输入到第三控制节点； 第四输入模块，用于在所述第二时钟信号的控制下将第一电平输入到第四控制节点；第三输出控制模块，用于在第一时钟信号和所述第四控制节点的控制下，将所述第二电平输入到所述第三控制节点； 第四输出控制模块，用于在所述第三控制节点的控制下，将所述第二时钟信号输入到所述第四控制节点； 第三输出模块，用于在所述第三控制节点的控制下，将所述第二时钟信号输入到所述第二输出端；以及， 第四输出模块，用于在所述第四控制节点的控制下，将所述第一电平输入到所述第二输出端； 所述第一时钟信号和所述第二时钟信号反相。2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一输入模块，接入所述第一时钟信号和所述起始信号，与所述第一控制节点连接，具体用于在所述第一时钟信号的控制下，在第一起始阶段和第一维持阶段控制所述第一控制节点接入所述起始信号，在第一维持阶段控制所述第一控制节点的电位维持无效；所述第二输入模块，接入所述第一时钟信号和所述第一电平，与第二控制节点连接，具体用于在第一起始阶段和第一维持阶段控制所述第二控制节点接入所述第一电平； 所述第一输出控制模块，分别接入所述第二电平和所述第二时钟信号，并分别与所述第一控制节点和所述第二控制节点连接，具体用于在所述第二时钟信号和所述第二控制节点的控制下，在第一维持阶段进一步控制所述第一控制节点接入所述第二电平； 所述第二输出控制模块，接入所述第一时钟信号，并分别与所述第一控制节点和所述第二控制节点连接，用于在所述第一控制节点的控制下在第一输出阶段控制将所述第一时钟信号输入到所述第二控制节点； 所述第一输出模块，接入所述第一时钟信号，分别与所述第一控制节点和所述第一输出端连接，具体用于在所述第一控制节点的控制下，控制将所述第一时钟信号输出至所述第一输出端； 所述第二输出模块，接入所述第一电平，分别与所述第二控制节点和所述第一输出端连接，具体用于在所述第二控制节点的控制下，控制所述第一输出端输出所述第一电平。3.如权利要求2所述的移位寄存器单元，其特征在于， 所述第三输入模块，接入所述第二时钟信号，并分别与所述第一控制节点和所述第三控制节点连接，具体用于在第一输出阶段通过所述第二时钟信号下拉所述第一控制节点的电位，并在所述第二时钟信号的控制下在第二起始阶段控制将所述第一控制节点的信号输入到第三控制节点，在第二维持阶段控制所述第三控制节点的电位维持无效； 所述第四输入模块，接入所述第二时钟信号和所述第一电平，与第四控制节点连接，具体用于在第二起始阶段和第二维持阶段控制所述第四控制节点接入所述第一电平； 所述第三输出控制模块，分别接入所述第二电平和所述第一时钟信号，并分别与所述第三控制节点和所述第四控制节点连接，具体用于在所述第一时钟信号和所述第四控制节点的控制下，在第二维持阶段进一步控制所述第三控制节点接入所述第二电平； 所述第四输出控制模块，接入所述第二时钟信号，并分别与所述第三控制节点和所述第四控制节点连接，用于在所述第三控制节点的控制下在第二输出阶段控制将所述第二时钟信号输入到所述第四控制节点接入； 所述第三输出模块，接入所述第二时钟信号，分别与所述第三控制节点和所述第二输出端连接，具体用于在所述第三控制节点的控制下，控制将所述第二时钟信号输出至所述第二输出端； 所述第四输出模块，接入所述第一电平，分别与所述第四控制节点和所述第二输出端连接，具体用于在所述第四控制节点的控制下，控制所述第二输出端输出所述第一电平；所述第一输出阶段为所述第二起始阶段； 所述第二输出阶段比所述第一输出阶段延迟半个时钟周期； 所述第二维持阶段比所述第一维持阶段延迟半个时钟周期。4.如权利要求3所述的移位寄存器单元，其特征在于，所述第一输入模块包括:第一输入晶体管，栅极接入所述第一时钟信号，第一极接入所述起始信号，第二极与所述第一控制节点连接；以及， 第一电容，第一端与所述输入晶体管的第一极连接，第二端接入所述第一时钟信号。5.如权利要求3所述的移位寄存器单元，其特征在于，所述第二输入模块包括:第二输入晶体管，栅极接入所述第一时钟信号，第一极接入所述第一电平，第二极与所述第二控制节点连接。6.如权利要求3所述的移位寄存器单元，其特征在于，所述第一输出控制模块包括: 第一控制晶体管，栅极与第二控制节点连接，第一极接入所述第二电平；以及， 第二控制晶体管，栅极接入所述第二时钟信号，第一极与所述第一控制晶体管的第二极连接，第二极与所述第一控制节点连接。7.如权利要求3所述的移位寄存器单元，其特征在于，所述第二输出控制模块包括:第三控制晶体管，栅极与所述第一控制节点连接，第一极与所述第二控制节点连接，第二极接入所述第一时钟信号。8.如权利要求3所述的移位寄存器单元，其特征在于，所述第一输出模块包括:第一输出晶体管，栅极与所述第一控制节点连接，第一极与所述第一输出端连接，第二极接入所述第一时钟信号。9.如权利要求3所述的移位寄存器单元，其特征在于，所述第二输出模块包括:第二输出晶体管，栅极与所述第二控制节点连接，第一极接入所述第一电平，第二极与所述第一输出端连接；以及， 第二电容，第一端接入所述第一电平，第二端与所述第二控制节点连接。10.如权利要求3所述的移位寄存器单元，其特征在于，所述第三输入模块包括:第三输入晶体管，栅极接入所述第二时钟信号，第一极与所述第一控制节点连接，第二极与所述第三控制节点连接；以及， 第三电容，第一极接入所述第二时钟信号，第二极与所述第一控制节点连接。11.如权利要求3所述的移位寄存器单元，其特征在于，所述第四输入模块包括:第四输入晶体管，栅极接入所述第二时钟信号，第一极接入所述第一电平，第二极与所述第四控制节点连接。12.如权利要求3所述的移位寄存器单元，其特征在于，所述第三输出控制模块包括: 第四控制晶体管，栅极与所述第四控制节点连接，第一极接入第二电平；以及， 第五控制晶体管，栅极接入所述第二时钟信号，第一极与所述第四控制晶体管的第二极连接，第二极与所述第三控制节点连接。13.如权利要求3所述的移位寄存器单元，其特征在于，所述第四输出控制模块包括:第六控制晶体管，栅极与所述第三控制节点连接，第一极与所述第四控制节点连接，第二极接入所述第二时钟信号。14.如权利要求3所述的移位寄存器单元，其特征在于，所述第三输出模块包括:第三输出晶体管，栅极与所述第三控制节点连接，第一极与所述第二输出端连接，第二极接入所述第二时钟信号。15.如权利要求3所述的移位寄存器单元，其特征在于，所述第四输出模块包括:栅极与所述第四控制节点连接，第一极接入所述第一电平，第二极与所述第二输出端连接；以及， 第四电容，第一端接入所述第一电平，第二端与所述第四控制节点连接。16.一种移位寄存器单元的驱动方法，其特征在于，包括: 在第一时钟信号的控制下，第一输入模块将起始信号输入到第一控制节点； 在所述第一时钟信号的控制下，第二输入模块将第一电平输入到第二控制节点； 在第二时钟信号和所述第二控制节点的控制下，第一输出控制模块将第二电平输入到所述第一控制节点； 在所述第一控制节点的控制下，第二输出控制模块将所述第一时钟信号输入到所述第二控制节点； 在所述第一控制节点的控制下，第一输出模块将所述第一时钟信号输入到所述第一输出立而; 在所述第二控制节点的控制下，第二输出模块将所述第一电平输入到所述第一输出端; 在所述第二时钟信号的控制下，第三输入模块控制将所述第一控制节点的信号输入到第三控制节点； 在所述第二时钟信号的控制下，第四输入模块将第一电平输入到第四控制节点； 在第一时钟信号和所述第四控制节点的控制下，第三输出控制模块将所述第二电平输入到所述第三控制节点； 在所述第三控制节点的控制下，第四输出控制模块将所述第二时钟信号输入到所述第四控制节点； 在所述第三控制节点的控制下，第三输出模块所述第二时钟信号输入到所述第二输出端；以及， 在所述第四控制节点的控制下，第四输出模块将所述第一电平输入到所述第二输出端。17.一种移位寄存器，其特征在于，包括多级如权利要求1至15中任一权利要求所述的移位寄存器单元； 除了第一级移位寄存器单元之外，每一级移位寄存器单元包括的起始信号输入端与相邻上一级移位寄存器单元的第三控制节点连接。18.—种显示装置，其特征在于，包括权利要求17所述的移位寄存器。
【专利摘要】本发明提供一种移位寄存器单元及其驱动方法、移位寄存器和显示装置。移位寄存器单元包括第一移位寄存模块和第二移位寄存模块；第一移位寄存模块包括：第一输入模块，将起始信号输入到第一控制节点；第二输入模块，将第一电平输入到第二控制节点；第一输出控制模块，将第二电平输入到第一控制节点；第二输出控制模块，将第一时钟信号输入到第二控制节点；第一输出模块，将第一时钟信号输入到第一输出端；以及，第二输出模块，将第一电平输入到第一输出端；所述第二移位寄存模块包括第二输出端、第三输入模块、第四输入模块、第三输出控制模块、第四输出控制模块、第三输出模块以及第四输出模块。本发明可以减少晶体管的个数，利于实现窄边框。
【IPC分类】G11C19/28, G09G3/32
【公开号】CN104900189
【申请号】CN201510346044
【发明人】马占洁
【申请人】京东方科技集团股份有限公司
【公开日】2015年9月9日
【申请日】2015年6月19日
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