阵列基板及其驱动方法及显示装置的制造方法
阵列基板及其驱动方法及显示装置的制造方法
【技术领域】
[0001]本发明的实施例涉及一种阵列基板及其驱动方法及显示装置。
【背景技术】
[0002]TFT-LCD (Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)作为一种平板显示装置，因其具有体积小、无辐射以及制作成本相对较低等特点，越来越多地被应用于高性能显示领域当中。
[0003]TFT-LCD面板一般包括对盒的阵列基板和彩膜基板。在阵列基板和彩膜基板之间设置有液晶层。
【发明内容】
[0004]本发明的实施例提供一种阵列基板及其驱动方法及显示装置。通过全显示下，减少施加信号的扫描信号线或减少施加信号的扫描信号线和数据信号线进而降低功耗。
[0005]本发明的至少一个实施例提供一种阵列基板，其包括:衬底基板以及设置在所述衬底基板上的多条数据信号线、与所述多条数据信号线交叉且相互绝缘的多条第一扫描信号线、与所述多条数据信号线交叉且相互绝缘的多条第二扫描信号线、多个第一开关元件、以及多个第二开关元件。所述多条数据信号线和所述多条第一扫描信号线交叉界定按阵列排列的多个子像素，每个所述子像素包含有像素电极；对应第2N+1行子像素或第2N+2行子像素设置一条所述第二扫描信号线，或者，对应第N+1行子像素设置一条所述第二扫描信号线，其中，N选自大于等于零的整数；每个所述第一开关元件设置在相应的子像素中，用于控制该相应的子像素的开与关；每个所述第二开关元件设置在相应的子像素组中，用于同时控制该相应的子像素组中的多个子像素的开与关；每个所述第二开关元件均与其所在子像素组中的一条所述数据线、一条所述第二扫描信号线和多个所述像素电极相连；每条所述第一扫描信号线设置来控制一行子像素中的多个第一开关元件，每条所述第二扫描信号线设置来控制一行子像素组中的多个第二开关元件。
[0006]首先，对应第2N+1行子像素或第2N+2行子像素设置一条所述第二扫描信号线的情况下:
[0007]例如，一个所述子像素组包括属于第M+1列且位于第2N+1行和第2N+2行子像素中的两个子像素，或属于第2M+1列和第2M+2列且位于第2N+1行和第2N+2行子像素中的四个子像素，其中，M选自大于等于零的整数。
[0008]例如，每个所述第一开关元件包括一个第一薄膜晶体管，每个所述第二开关元件包括一个或多个第二薄膜晶体管。
[0009]例如，对于每个子像素组，在每列子像素中，在第2N+1行子像素或第2N+2行子像素中设置一个所述第二薄膜晶体管；所述第二薄膜晶体管包括第一漏极和第二漏极，所述第一漏极和第二漏极彼此间隔开，分别连接第2N+1行子像素的像素电极和第2N+2行子像素的像素电极，所述第二薄膜晶体管的源极与所述数据信号线之一相连，所述第二薄膜晶体管的栅极与对应于所述第2N+1行子像素或第2N+2行子像素设置的所述第二扫描信号线相连。
[0010]例如，第2N+1行子像素或第2N+2行子像素的像素电极具有与所述第二薄膜晶体管相连的连接部，或者设置有连接电极，所述连接电极用以连接第2N+1行子像素或第2N+2行子像素的像素电极和所述第二薄膜晶体管。
[0011]例如，对于每个子像素组，在每列子像素中，在第2N+1行子像素或第2N+2行子像素中设置两个第二薄膜晶体管；该两个第二薄膜晶体管的栅极均与对应于第2N+1行子像素或第2N+2行子像素设置的第二扫描信号线相连，该两个第二薄膜晶体管的源极均与同一条数据信号线相连，该两个第二薄膜晶体管的漏极分别与第2N+1行子像素的像素电极和第2N+2行子像素的像素电极相连。
[0012]例如，对于每个子像素组，远离所述第二扫描信号线的像素电极具有与所述第二薄膜晶体管相连的连接部，或者设置有连接电极，所述连接电极用以连接远离所述第二扫描信号线的像素电极和其中一个所述第二薄膜晶体管。
[0013]例如，对于每个子像素组，每列子像素中，同时控制第2N+1行子像素和第2N+2行子像素中多个子像素的开与关的多个第二薄膜晶体管具有相同的栅极。
[0014]例如，对于每个子像素组，每列子像素的多个所述第二薄膜晶体管的源极均与界定该列子像素的同一侧的数据信号线相连。
[0015]例如，对于每个子像素组，第2M+1列和第2M+2列子像素的多个所述第二薄膜晶体管的源极均与设置于该两列子像素之间的数据信号线相连。
[0016]例如，所述第二扫描信号线在所述衬底基板上的投影位于第2N+1行子像素的像素电极和第2N+2行子像素的像素电极在所述衬底基板上的投影之间的位置处。
[0017]其次，对应第N+1行子像素设置一条所述第二扫描信号线的情况下:
[0018]例如，对应第N+1行子像素设置一条所述第二扫描信号线的情况下，一个所述子像素组包括属于第N+1行且位于第2M+1列和第2M+2列子像素中的两个子像素，其中，M选自大于等于零的整数。
[0019]例如，对应第N+1行子像素设置一条所述第二扫描信号线的情况下，每个所述第一开关元件包括一个第一薄膜晶体管，每个所述第二开关元件包括一个或多个第二薄膜晶体管。
[0020]例如，对应第N+1行子像素设置一条所述第二扫描信号线的情况下，对于每个子像素组，在第2M+1列子像素或第2M+2列子像素中设置一个所述第二薄膜晶体管；
[0021]所述第二薄膜晶体管包括第一漏极和第二漏极，所述第一漏极和第二漏极彼此间隔开，分别连接第2M+1列子像素的像素电极和第2M+2列子像素的像素电极，所述第二薄膜晶体管的源极与第2M+1列子像素和第2M+2列子像素之间的数据信号线相连，所述第二薄膜晶体管的栅极与对应第N+1行子像素设置的一条所述第二扫描信号线相连。
[0022]例如，上述两种情况下，所述第一薄膜晶体管为N型薄膜晶体管或P型薄膜晶体管，所述第二薄膜晶体管为N型薄膜晶体管或P型薄膜晶体管。
[0023]例如，上述两种情况下，每个子像素的像素电极均经一个所述第一薄膜晶体管与所述第一扫描信号线和所述数据信号线相连。
[0024]本发明的实施例还提供一种阵列基板的驱动方法，包括:第一模式下，对所述第一扫描信号线施加扫描开启信号，对所述第二扫描信号线施加扫描关闭信号；第二模式下，对所述第一扫描信号线施加扫描关闭信号，对所述第二扫描信号线施加扫描开启信号，对与所述第二开关元件相连的数据信号线施加数据信号。
[0025]例如，所述第一薄膜晶体管为N型薄膜晶体管，所述第二薄膜晶体管为P型薄膜晶体管的情况下，所述第一模式下，对所述第一扫描信号线施加高电平信号，所述第二模式下，对所述第二扫描信号线施加低电平信号。
[0026]本发明的实施例还提供一种显示装置，包括上述任一阵列基板。
【附图说明】
[0027]为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
[0028]图1为一种显不面板子像素不意图；
[0029]图2为一个子像素示意图；
[0030]图3为本发明一实施例提供的阵列基板示意图；
[0031]图4为本发明一实施例提供的阵列基板中第二开关元件及一个像素组示意图；
[0032]图5为本发明另一实施例提供的阵列基板中第二开关元件及一个子像素组示意图；
[0033]图6为本发明一实施例提供的阵列基板中第二薄膜晶体管设置方式示意图；
[0034]图7为本发明另一实施例提供的阵列基板中第二薄膜晶体管设置方式示意图；
[0035]图8为本发明另一实施例提供的阵列基板中第二薄膜晶体管设置方式示意图；
[0036]图9为本发明另一实施例提供的阵列基板中第二薄膜晶体管设置方式示意图；
[0037]图10为图6中A-A，向视图；
[0038]图11为图6中B-B，向视图；
[0039]图12为本发明另一实施例提供的阵列基板示意图；
[0040]图13为本发明另一实施例提供的阵列基板中第二薄膜晶体管设置方式示意图；
[0041]图14为图13中C-C’向剖视图。
[0042]附图标记:
[0043 ]10-阵列基板；101-衬底基板；102_数据信号线；103’ -扫描信号线；103_第一扫描信号线；104_第二扫描信号线；105_ —个子像素；106_像素电极；1061_连接电极或像素电极具有的连接部；107’ -开关元件；107_第一开关元件；117_第一薄膜晶体管；1171-第一薄膜晶体管的漏极；1172_第一薄膜晶体管的源极；1173_第一薄膜晶体管的栅极；1174_第一薄膜晶体管的有源层；108_第二开关元件；118_第二薄膜晶体管；1181_第二薄膜晶体管的漏极第二薄膜晶体管的第一漏极；11812_第二薄膜晶体管的第二漏极；1182-第二薄膜晶体管的源极；1183-第二薄膜晶体管的栅极；1184-第二薄膜晶体管的有源层；109-—个子像素组；111-连接线；123-缓冲层；124-第一绝缘层；125-第二绝缘层；126-平坦层；127_钝化层。
【具体实施方式】
[0044]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0045]例如，如图1所示，阵列基板可包括多条扫描信号线103’和多条数据信号线102，这些扫描信号线103’和数据信号线102交叉界定按阵列排列的多个子像素105。例如，这些子像素105可以矩阵形式排列。例如，如图2所示，子像素105可对应一条数据信号线102和一条扫描信号线103’，包括一个像素电极106和一个开关元件107’。开关元件107’连接到扫描信号线和数据信号线。开关元件107’例如可以为薄膜晶体管。例如，开关元件107’可采用N型薄膜晶体管，也可以采用P型薄膜晶体管。
[0046]随着技术的进步，显示面板分辨率得到提高，但也因此造成功耗的增加，功耗的瓶颈在显示产品上也越来越突出，尤其对于移动产品而言。通常降低功耗都通过部分显示。但部分显示易给用户造成不便，带来不良的客户体验。
[0047]本发明一实施例提供一种阵列基板10，如图3所不，包括:衬底基板101 (参见图10)以及设置在衬底基板101上的多条数据信号线102、与多条数据信号线102交叉且相互绝缘的多条第一扫描信号线103、与多条数据信号线102交叉且相互绝缘的多条第二扫描信号线104、多个第一开关元件107、以及多个第二开关元件108，其中，多条数据信号线102和多条第一扫描信号线103交叉界定按阵列排列的多个子像素105，每个子像素105包含有像素电极106。
[0048]对应第2N+1行子像素或第2N+2行子像素设置一条第二扫描信号线104其中，N选自大于等于零的整数。
[0049]每个第一开关元件107设置在相应的子像素中，用于控制该相应的子像素的开与关，即对该子像素的像素电极是否充电进行控制。
[0050]每个第二开关元件108则设置在相应的子像素组109中，用于同时控制该相应的子像素组109中的多个子像素的开与关。每个所述第二开关元件均与其所在子像素组中的一条数据线、一条第二扫描信号线和多个像素电极相连。即，每个第二开关元件108对这些子像素的像素电极是否充电进行控制。
[0051]—个子像素组109例如包括属于第M+1列且位于第2N+1行和第2N+2行子像素中的两个子像素(如图4所示)，或包括属于第2M+1列和第2M+2列且位于第2N+1行和第2N+2行子像素中的四个子像素(如图5所示)；其中，M选自大于等于零的整数。
[0052]每条第一扫描信号线103设置来控制一行子像素中的多个第一开关元件107，每条第二扫描信号线104设置来控制一行子像素组中的多个第二开关元件108。
[0053]例如，每个所述第一开关元件均与一个子像素中的数据线、第一扫描信号线和像素电极相连。
[0054]每个第一开关元件107例如包括一个第一薄膜晶体管117。每个第二开关元件108例如包括至少一个第二薄膜晶体管118。
[0055]即，在本发明中，阵列基板上由多条数据信号线102和多条第一扫描信号线103交叉界定按阵列排列的多个子像素105 ;再根据多条第二扫描信号线104划分为子像素组，例如，子像素组可依次排列。每个子像素组包括属于第M+1列且位于第2N+1行和第2N+2行子像素中的两个子像素，或属于第2M+1列和第2M+2列且位于第2N+1行和第2N+2行子像素中的四个子像素。例如，一个子像素组包括对应第二扫描信号线104的两行子像素中位于同一列中的两个子像素，或相邻两列中的四个子像素。
[0056]需要说明的是，“对应第2N+1行或第2N+2行子像素设置一条所述第二扫描信号线”中的N的取值对应于“所述一个子像素组包括属于第M+1列且位于第2N+1行和第2N+2行子像素中的两个子像素，或属于第2M+1列和第2M+2列且位于第2N+1行和第2N+2行子像素中的四个子像素”中的N的取值。
[0057]例如，每个子像素组包括属于第M+1列且位于第2N+1行和第2N+2行子像素中的两个子像素，可如图4所示。例如，每个子像素组可包括属于第2M+1列和第2M+2列且位于第2N+1行和第2N+2行子像素中的四个子像素，可如图5所示。
[0058]例如，当N为0，M为O时，即为每个子像素组包括属于第I列且位于第I行和第2行子像素中的两个子像素，可如图4所示。例如，每个子像素组包括属于第I列和第2列且位于第I行和第2行子像素中的四个子像素，可如图5所示。
[0059]例如，同时控制一个子像素组109中的多个子像素的开与关的第二开关元件108可以包括一个或多个第二薄膜晶体管118。
[0060]例如，对于每个子像素组，在每列子像素中，可在第2N+1行或第2N+2行子像素的每个子像素中设置一个第二薄膜晶体管118 ;
[0061 ] 该第二薄膜晶体管118包括第一漏极11811和第二漏极11812，第一漏极11811和第二漏极11812均与第二薄膜晶体管118的有源层1184相连。第一漏极11811和第二漏极11812彼此间隔开，分别连接第2N+1行子像素的像素电极和第2N+2行子像素的像素电极106，该第二薄膜晶体管118的源极1082与数据信号线102相连，第二薄膜晶体管118的栅极1183与对应于第2N+1行子像素或第2N+2行子像素设置的第二扫描信号线104相连，可如图6所示。
[0062]例如，当N为O时，那么对于每个子像素组，每列子像素中，可在第I行子像素或第2行子像素的每个子像素中设置一个第二薄膜晶体管118 ;该第二薄膜晶体管118的包括第一漏极11811和第二漏极11812，第一漏极11811和第二漏极11812彼此间隔开，分别连接第I行子像素的像素电极和第2行子像素的像素电极106相连，该第二薄膜晶体管118的源极1082与数据信号线112相连，第二薄膜晶体管118的栅极1183与对应于第I行子像素或第2行子像素设置的第二扫描信号线104相连。
[0063]例如，如图6所示，第2N+1行子像素或第2N+2行子像素的像素电极106具有与第二薄膜晶体管118相连的连接部1061，或者设置有连接电极1061，连接电极1061用以连接第2N+1行子像素或第2N+2行子像素的像素电极106和第二薄膜晶体管118，例如，连接第二薄膜晶体管118的第二漏极11812。
[0064]例如，当N为O时，那么第I行子像素或第2行子像素的像素电极具有与第二薄膜晶体管118相连的连接部1061，或者设置有连接电极1061，连接电极用以连接第I行子像素或第2行子像素的像素电极106和第二薄膜晶体管118。
[0065]例如，连接部1061可与像素电极同层形成。为方便制备，数据信号线、连接部或连接电极1061、以及像素电极可同层形成。连接电极亦可经过过孔与像素电极和第二薄膜晶体管的漏极相连。连接电极亦可与像素电极及数据线不同层。在此不作具体限定。
[0066]例如，如图6所示，对于每个子像素组，每列子像素的多个第二薄膜晶体管118的源极1182均与界定该列子像素的同一侧的数据信号线102相连。例如，同一侧包括左侧或右侧。
[0067]又例如，如图7所示，第2M+ 1列和第2M+2列子像素的多个第二薄膜晶体管的源极均与设置于该两列子像素之间的数据信号线102相连。
[0068]例如，对于子像素阵列，第二扫描信号线104可设置于第2N+1行中，也可设置在第2N+2行中。例如，第二扫描信号线在衬底基板上的投影位于第2N+1行子像素的像素电极和第2N+2行子像素的像素电极在衬底基板上的投影之间的位置处。亦可设置在第2N+1行子像素或第2N+2行子像素的其他位置处，在此不作具体限定。
[0069]需要说明的是，第二薄膜晶体管118不限于上述形式。例如，如图8或图9所示，对于每个子像素组，在每列子像素中，可在第2N+1行子像素或第2N+2行子像素中设置两个第二薄膜晶体管118，该两个第二薄膜晶体管的栅极1183 (可共用同一个栅极)均与对应于第2N+1行子像素或第2N+2行子像素设置的第二扫描信号线104相连，该两个第二薄膜晶体管的源极1182均与同一条数据信号线102相连，该两个第二薄膜晶体管118的漏极1181分别与第2N+1行子像素的像素电极106和第2N+2行子像素的像素电极106相连。
[0070]例如，如图8或图9所示，对于每个子像素组，远离第二扫描信号线104的像素电极106具有与第二薄膜晶体管的漏极1181相连的连接部1061，或者设置有连接电极1061，连接电极1061用以连接远离第二扫描信号线104的像素电极106和第二薄膜晶体管的其中一个漏极1181。
[0071]例如，如图8所示，对于每个子像素组，每列子像素的第二薄膜晶体管118的源极1182与界定该列子像素105的同一侧的数据信号线102相连。例如，同一侧包括左侧或右侧。
[0072]又例如，如图9所示，对于每个子像素组，第2M+1列和第2M+2列子像素的多个第二薄膜晶体管118的源极1182均与设置于该两列子像素之间的数据信号线102相连。
[0073]例如，对于每个子像素组，每列子像素中，同时控制第2N+1行子像素和第2N+2行子像素中多个子像素的开与关的多个第二薄膜晶体管具有相同的栅极。
[0074]如图6和图8所示，一个子像素组包括同一列中上下两行相邻子像素中的两个子像素，每个第二开关元件108设置在相应的子像素组109中。每个第二开关元件108包括一个第二薄膜晶体管118 (如图6所示)或两个第二薄膜晶体管118(如图8所示)。
[0075]如图7和图9所示，一个子像素组包括相邻两列中上下两行相邻子像素中的四个子像素，每个第二开关元件108设置在相应的子像素组109中。每个第二开关元件108包括两个第二薄膜晶体管118 (如图7所示)或四个第二薄膜晶体管118(如图9所示)。
[0076]需要说明的是，第二开关元件108也可采用其他形式，在此不作具体限定。
[0077]例如，每个子像素105的像素电极106均可经一个第一薄膜晶体管117与第一扫描信号线103和数据信号线102相连。
[0078]例如，第一薄膜晶体管可为N型薄膜晶体管或P型薄膜晶体管，第二薄膜晶体管可为N型薄膜晶体管或P型薄膜晶体管。例如，第一薄膜晶体管为N型薄膜晶体管，第二薄膜晶体管为P型薄膜晶体管。亦可第一薄膜晶体管为P型薄膜晶体管，第二薄膜晶体管为N型薄膜晶体管。或者，第一薄膜晶体管和第二薄膜晶体管均为N型薄膜晶体管。或者，第一薄膜晶体管和第二薄膜晶体管均为P型薄膜晶体管。本发明对此不作具体限定。
[0079]例如，N型薄膜晶体管可为NMOS薄膜晶体管，P型薄膜晶体管可为PMOS薄膜晶体管。但不限于此。
[0080]例如，本发明实施例中的第一薄膜晶体管可采用通常方法制备，例如可为多晶硅薄膜晶体管。例如可为N型薄膜晶体管，重掺P+离子(磷离子)。本发明实施例中的第二薄膜晶体管可采用通常方法制备，例如可为多晶硅薄膜晶体管。例如可为P型薄膜晶体管，重掺B+离子(硼离子)。但不限于此。
[0081]图10示出了图6中的A-A’方向剖视图，在衬底基板101上设置有缓冲层123。缓冲层123上设置有第一薄膜晶体管117的有源层1174。第一薄膜晶体管117的栅极1173和有源层1174之间设置有第一绝缘层124。栅极1173之上设置有第二绝缘层125。第一薄膜晶体管117的源极1172和漏极1171经过孔与有源层1174相连。源极1172和漏极1171之上设置平坦层126及钝化层127。像素电极106经过孔与第一薄膜晶体管117的漏极1171相连。
[0082]图11示出了图6中的B-B’方向剖视图。在衬底基板101上设置有缓冲层123。缓冲层123上设置有第二薄膜晶体管118的有源层1184。第二薄膜晶体管的栅极1183和有源层1184之间设置有第一绝缘层124。栅极1183之上设置有第二绝缘层125。第二薄膜晶体管的源极1182和漏极1181经过孔与有源层1184相连。源极1182和漏极1181之上设置平坦层126及钝化层127。像素电极106经过孔与第二薄膜晶体管的漏极1181相连。
[0083]图10和图11只是给出了一种示例，本发明实施例提供的阵列基板的层结构不限于此。
[0084]例如，当N选取大于等于零的整数中的可选数值时，即适合的N的数值均被选取，当M选取大于等于零的整数中的可选数值时，即适合的M的数值均被选取，阵列基板的重复单元可如图6、图7、图8或图9中虚线框内的子像素组所示。例如图6、图7、图8或图9中虚线框内的子像素组在水平方向和竖直方向不断重复形成阵列基板的阵列。
[0085]本发明的实施例还提供上述任一阵列基板的驱动方法，包括:
[0086]第一模式(正常模式)下，对第一扫描信号线103施加扫描开启信号，对第二扫描信号线104施加扫描关闭信号；
[0087]第二模式(省电模式)下，对第一扫描信号线103施加扫描关闭信号，对第二扫描信号线104施加扫描开启信号，对与第二开关元件相连的数据信号线施加数据信号。
[0088]例如，第二模式(省电模式)下，对全部的数据信号线102施加数据信号。该数据信号线与第二开关元件例如第二薄膜晶体管相连。即对与第二开关元件相连的数据信号线施加数据信号。采用如图4、6、8所示的子像素组作为阵列基板的重复单元的情况下，栅极驱动信号线可减半(施加信号的扫描信号线可减半)，即全屏显示但分辨率可减半。
[0089]或者，也可以对第2M+1列和第2M+2列子像素105之间的与第二开关元件相连的数据信号线102施加数据信号。该数据信号线与第二开关元件例如第二薄膜晶体管相连。即对与第二开关元件相连的数据信号线施加数据信号。采用如图5、7、9所示的子像素组作为阵列基板的重复单元时，栅极驱动信号线可减半(施加信号的扫描信号线可减半)，施加信号的数据信号线减半，即全屏显示但分辨率可减四分之三。
[0090]例如，第一薄膜晶体管为N型薄膜晶体管，第二薄膜晶体管为P型薄膜晶体管的情况下，第一模式(正常模式)下，对第一扫描信号线103施加高电平信号，第二模式(省电模式)下，对第二扫描信号线104施加低电平信号。
[0091]以上以对应第2N+1行子像素或第2N+2行子像素设置一条所述第二扫描信号线为例，下面以对应第N+1行子像素设置一条所述第二扫描信号线为例进行说明。
[0092]本发明的实施例还提供一种阵列基板10，如图12所示，包括:衬底基板101 (参见图14)以及设置在衬底基板101上的多条数据信号线102、与多条数据信号线102交叉且相互绝缘的多条第一扫描信号线103、与多条数据信号线102交叉且相互绝缘的多条第二扫描信号线104、多个第一开关元件107、以及多个第二开关元件108，其中，多条数据信号线102和多条第一扫描信号线103交叉界定按阵列排列的多个子像素105，每个子像素105包含有像素电极106。
[0093]对应第N+1行子像素(例如每行子像素)设置一条第二扫描信号线104，其中，N选自大于等于零的整数。
[0094]每个第一开关元件107设置在相应的子像素中，用于控制该相应的子像素的开与关，即对该子像素的像素电极是否充电进行控制。
[0095]每个第二开关元件108则设置在相应的子像素组109中，用于同时控制该相应的子像素组109中的多个子像素的开与关。每个所述第二开关元件均与其所在子像素组中的一条数据线、一条第二扫描信号线和多个像素电 极相连。即，每个第二开关元件108对这些子像素的像素电极是否充电进行控制。
[0096]一个子像素组109例如包括属于第N+1行且位于第2M+1列和第2M+2列子像素中的两个子像素(如图12、13所示)；其中，M选自大于等于零的整数。
[0097]每条第一扫描信号线103设置来控制一行子像素中的多个第一开关元件107，每条第二扫描信号线104设置来控制一行子像素组中的多个第二开关元件108。
[0098]例如，每个所述第一开关元件均与一个子像素中的数据线、第一扫描信号线和像素电极相连。
[0099]每个第一开关元件107例如包括一个第一薄膜晶体管117。每个第二开关元件108例如包括至少一个第二薄膜晶体管118。
[0100]例如，对于每个子像素组，属于第N+1行且位于第2M+1列和第2M+2列子像素中的两个子像素可设置一个第二薄膜晶体管118，如图13所示。
[0101]例如，如图13所示，该第二薄膜晶体管118包括第一漏极11811和第二漏极11812，第一漏极11811和第二漏极11812均与第二薄膜晶体管118的有源层1184相连。第一漏极11811和第二漏极11812彼此间隔开，第一漏极11811连接第N+1行中第2M+1列子像素的像素电极，第二漏极11812经过孔与连接电极1061相连，连接电极1061经过孔与连接线111相连，连接线111经过孔与第2M+2列子像素的像素电极106相连，该第二薄膜晶体管118的源极1082与第N+1行中位于第2M+1列和第2M+2列子像素之间的数据信号线102相连，第二薄膜晶体管118的栅极1183与对应于第N+1行子像素设置的第二扫描信号线104相连。例如，本实施例中的第一漏极11811和第二漏极11812与阵列基板上其他部件的同层设置方式可如前所述，在此不再赘述。
[0102]图14为图13中C-C’向剖视图。在衬底基板101上设置有缓冲层123。缓冲层123上设置有第一绝缘层124。第一绝缘层124上设置有连接线111，连接线111之上设置有第二绝缘层125。连接电极1061经过孔与连接线111相连。连接电极1061和数据信号线102之上设置平坦层126及钝化层127。像素电极106设置在钝化层127上，并经过孔与连接线111相连。例如，本实施例中，连接线111可与栅极、第一扫描信号线以及第二扫描信号线同层形成。连接电极1061可与数据信号线102同层形成。
[0103]例如，本发明实施例提供的同一行中相邻两个子像素构成子像素组的阵列基板的驱动方法，包括:
[0104]第一模式(正常模式)下，对第一扫描信号线103施加扫描开启信号，对第二扫描信号线104施加扫描关闭信号；
[0105]第二模式(省电模式)下，对第一扫描信号线103施加扫描关闭信号，对第二扫描信号线104施加扫描开启信号，对与第二开关元件相连的数据信号线施加数据信号。
[0106]例如，第二模式(省电模式)下，可以对第2M+1列和第2M+2列子像素105之间的与第二开关元件相连的数据信号线102施加数据信号。该数据信号线与第二开关元件例如第二薄膜晶体管相连。即对与第二开关元件相连的数据信号线施加数据信号。采用如图12、13所示的子像素组作为阵列基板的重复单元时，施加信号的数据信号线可减半，即全屏显示但分辨率可减半。
[0107]下面例举一种第一薄膜晶体管和一种第二薄膜晶体管。
[0108]例如，本发明实施例中，第一薄膜晶体管包括漏极1171、源极1172、栅极1173、有源层1174，漏极1171和源极1172之间具有间隔，并均与有源层1174相连，漏极1171和源极1172分设在有源层1174的两侧，第一扫描信号线103与栅极1173相连，数据信号线102与源极1172相连，漏极1171与像素电极相连。可参见图10和图6。例如，栅极1173可与第一扫描信号线103同层形成。例如，源极1172和漏极1171可与数据信号线102同层形成。
[0109]例如，本发明实施例中，第二薄膜晶体管可包括漏极1181、源极1182、栅极1183、有源层1184，漏极1181和源极1182之间具有间隔，并均与有源层1184相连，漏极1181和源极1182分设在有源层1184的两侧，第二扫描信号线104与栅极1183相连，数据信号线102与源极1182相连，漏极1181与像素电极相连。可参见图11和图6。例如，栅极1183可与第二扫描信号线104同层形成。例如，第二扫描信号线104可与第一扫描信号线103同层形成。例如，源极1182和漏极1181可与数据信号线102同层形成。例如，漏极1181可包括第一漏极11811和第二漏极11811。则，第一漏极11811、第二漏极11811、源极1182可与数据信号线102同层形成。例如，第一漏极11811和第二漏极11811分别连接相邻两行子像素中属于同一列的两个子像素的像素电极，或者分别连接相邻两列子像素中属于同一行的两个子像素的像素电极。
[0110]本发明的实施例还提供一种显示装置，包括上述任一阵列基板10。该显示装置例如可以为显示面板、液晶显示装置、有机发光二极管(OLED)显示装置、电子纸显示装置等。
[0111]又例如，本发明实施例提供的液晶显示装置，可为VA显示模式，也可为ADS显示模式、TN显示模式或IPS显示模式，对其不做具体限定。而且，该液晶显示装置除了阵列基板之外，还包括对置基板，例如彩膜基板，以与该阵列基板形成液晶盒。
[0112]例如，像素电极与公共电极层异层设置。位于阵列基板最上方的公共电极层可以为狭缝状，而靠近衬底基板的像素电极可以为平面状。采用上述阵列基板构成的显示装置为 AD-SDS (Advanced-Super Dimens1nal Switching，简称为 ADS，高级超维场开关)型显示装置。ADS技术通过同一平面内公共电极层边缘所产生的平行电场以及像素电极与公共电极层间产生的纵向电场形成多维电场，使液晶盒内像素电极间、电极正上方所有取向液晶分子都能够产生旋转转换，从而提高平面取向系液晶工作效率并增大透光效率。
[0113]例如，当将公共电极层制作于与阵列基板相对盒的对置基板上时，构成的显示装置为TN(Twist Nematic，扭曲向列)型显示装置。不同的是，TN型显示装置，采用垂直电场原理的液晶显示器，通过被相对布置在对置基板上的公共电极层和在阵列基板上的像素电极之间形成垂直电场来驱动向列模式的液晶。TN型显示装置具有大孔径比的优点。
[0114]有以下几点需要说明:
[0115](I)本发明实施例附图中，Gx-1、Gx、Gx+K Gx+2、Gx+3指代相邻的第一扫描信号线，Dz-1、Dz、Dz+1、Dz+2、Dz+3指代相邻的数据信号线。本发明实施例附图中，只涉及到与本发明实施例涉及到的结构，其他结构，例如，液晶显示装置中的公共电极、公共电极线等，或OLED显示装置中的有机OLED功能层等可参考通常设计。
[0116](2)本发明实施例中，每个第二薄膜晶体管包括栅极、有源层、源极和漏极。漏极包括第一漏极和第二漏极的情况下，第一漏极和第二漏极均与有源层相连。例如，为与第一漏极和第二漏极相连，有源层可以设置为“Y”形。但不限于此，只要有源层形状设置能实现第一漏极和第二漏极均与有源层相连即可，本发明实施例对此不作具体限定。
[0117](3)本发明实施例中，源极和漏极相对而言，在实际使用时二者可以根据需要对调。
[0118](4)本发明的实施例中，N选自大于等于零的整数，是指N选自O和正整数形成的集合中的任意一个或多个，M选自大于等于零的整数，是指M选自O和正整数形成的集合中的任意一个或多个。本发明的实施例中，涉及到的N和M均可如此选择。
[0119](5)在不冲突的情况下，本发明的实施例及实施例中的特征可以相互组合。
[0120]本发明的实施例提供一种阵列基板，包括:衬底基板以及设置在衬底基板上的多条数据信号线、与多条数据信号线交叉且相互绝缘的多条第一扫描信号线、与多条数据信号线交叉且相互绝缘的多条第二扫描信号线、多个第一开关元件、以及多个第二开关元件，其中，多条数据信号线和多条第一扫描信号线交叉界定按阵列排列的多个子像素，每个子像素包含有像素电极；对应第2N+1行子像素或第2N+2行子像素设置一条第二扫描信号线 ，或者，对应第N+1行子像素设置一条第二扫描信号线；其中，N选自大于等于零的整数?’每个第一开关元件设置在相应的子像素中，用于控制该相应的子像素的开与关；每个第二开关元件设置在相应的子像素组中，用于同时控制该相应的子像素组中的多个子像素的开与关；每个第二开关元件均与其所在子像素组中的一条数据线、一条第二扫描信号线和多个像素电极相连；每条第一扫描信号线设置来控制一行子像素中的多个第一开关元件，每条第二扫描信号线设置来控制一行子像素组中的多个第二开关元件。省电模式下，对所述第一扫描信号线施加扫描关闭信号，对所述第二扫描信号线施加扫描开启信号，对与所述第二开关元件相连的数据信号线施加数据信号施加信号的扫描信号线和/或数据信号线可减半，显示装置可在全屏显示下通过分辨率减半甚至减少四分之三，降低显示面板的驱动功耗而不影响显示亮度。
[0121]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
【主权项】
1.一种阵列基板，包括:衬底基板以及设置在所述衬底基板上的多条数据信号线、与所述多条数据信号线交叉且相互绝缘的多条第一扫描信号线、与所述多条数据信号线交叉且相互绝缘的多条第二扫描信号线、多个第一开关元件、以及多个第二开关元件， 其中，所述多条数据信号线和所述多条第一扫描信号线交叉界定按阵列排列的多个子像素，每个所述子像素包含有像素电极； 对应第2N+1行子像素或第2N+2行子像素设置一条所述第二扫描信号线，或者，对应第N+1行子像素设置一条所述第二扫描信号线；其中，N选自大于等于零的整数； 每个所述第一开关元件设置在相应的子像素中，用于控制该相应的子像素的开与关； 每个所述第二开关元件设置在相应的子像素组中，用于同时控制该相应的子像素组中的多个子像素的开与关；每个所述第二开关元件均与其所在子像素组中的一条所述数据线、一条所述第二扫描信号线和多个所述像素电极相连； 每条所述第一扫描信号线设置来控制一行子像素中的多个第一开关元件，每条所述第二扫描信号线设置来控制一行子像素组中的多个第二开关元件。2.根据权利要求1所述的阵列基板，其中，对应第2N+1行子像素或第2N+2行子像素设置一条所述第二扫描信号线的情况下，一个所述子像素组包括属于第M+1列且位于第2N+1行和第2N+2行子像素中的两个子像素，或属于第2M+1列和第2M+2列且位于第2N+1行和第2N+2行子像素中的四个子像素，其中，M选自大于等于零的整数。3.根据权利要求2所述的阵列基板，其中，每个所述第一开关元件包括一个第一薄膜晶体管，每个所述第二开关元件包括一个或多个第二薄膜晶体管。4.根据权利要求3所述的阵列基板，其中，对于每个子像素组，在每列子像素中，在第2N+1行子像素或第2N+2行子像素中设置一个所述第二薄膜晶体管； 所述第二薄膜晶体管包括第一漏极和第二漏极，所述第一漏极和第二漏极彼此间隔开，分别连接第2N+1行子像素的像素电极和第2N+2行子像素的像素电极，所述第二薄膜晶体管的源极与所述数据信号线之一相连，所述第二薄膜晶体管的栅极与对应于所述第2N+1行子像素或第2N+2行子像素设置的所述第二扫描信号线相连。5.根据权利要求4所述的阵列基板，其中，第2N+1行子像素或第2N+2行子像素的像素电极具有与所述第二薄膜晶体管相连的连接部，或者设置有连接电极，所述连接电极用以连接第2N+1行子像素或第2N+2行子像素的像素电极和所述第二薄膜晶体管。6.根据权利要求3所述的阵列基板，其中，对于每个子像素组，在每列子像素中，在第2N+1行子像素或第2N+2行子像素中设置两个第二薄膜晶体管； 该两个第二薄膜晶体管的栅极均与对应于第2N+1行子像素或第2N+2行子像素设置的第二扫描信号线相连，该两个第二薄膜晶体管的源极均与同一条数据信号线相连，该两个第二薄膜晶体管的漏极分别与第2N+1行子像素的像素电极和第2N+2行子像素的像素电极相连。7.根据权利要求6所述的阵列基板，其中，对于每个子像素组，远离所述第二扫描信号线的像素电极具有与所述第二薄膜晶体管相连的连接部，或者设置有连接电极，所述连接电极用以连接远离所述第二扫描信号线的像素电极和其中一个所述第二薄膜晶体管。8.根据权利要求3所述的阵列基板，其中，对于每个子像素组，每列子像素中，同时控制第2N+1行子像素和第2N+2行子像素中多个子像素的开与关的多个第二薄膜晶体管具有相同的栅极。9.根据权利要求3-8任一项所述的阵列基板，其中，对于每个子像素组，每列子像素的多个所述第二薄膜晶体管的源极均与界定该列子像素的同一侧的数据信号线相连。10.根据权利要求3-8任一项所述的阵列基板，其中，对于每个子像素组，第2M+1列和第2M+2列子像素的多个所述第二薄膜晶体管的源极均与设置于该两列子像素之间的数据信号线相连。11.根据权利要求1-8任一项所述的阵列基板，其中，对应第2N+1行子像素或第2N+2行子像素设置一条所述第二扫描信号线的情况下，所述第二扫描信号线在所述衬底基板上的投影位于第2N+1行子像素的像素电极和第2N+2行子像素的像素电极在所述衬底基板上的投影之间的位置处。12.根据权利要求1所述的阵列基板，其中，对应第N+1行子像素设置一条所述第二扫描信号线的情况下，一个所述子像素组包括属于第N+1行且位于第2M+1列和第2M+2列子像素中的两个子像素，其中，M选自大于等于零的整数。13.根据权利要求12所述的阵列基板，其中，每个所述第一开关元件包括一个第一薄膜晶体管，每个所述第二开关元件包括一个或多个第二薄膜晶体管。14.根据权利要求13所述的阵列基板，其中，对于每个子像素组，在第2M+1列子像素或第2M+2列子像素中设置一个所述第二薄膜晶体管； 所述第二薄膜晶体管包括第一漏极和第二漏极，所述第一漏极和第二漏极彼此间隔开，分别连接第2M+1列子像素的像素电极和第2M+2列子像素的像素电极，所述第二薄膜晶体管的源极与第2M+1列子像素和第2M+2列子像素之间的数据信号线相连，所述第二薄膜晶体管的栅极与对应第N+1行子像素设置的一条所述第二扫描信号线相连。15.根据权利要求3-8、13-14中任一项所述的阵列基板，其中，所述第一薄膜晶体管为N型薄膜晶体管或P型薄膜晶体管，所述第二薄膜晶体管为N型薄膜晶体管或P型薄膜晶体管。16.根据权利要求3-8、13-14中任一项所述的阵列基板，其中，每个子像素的像素电极均经一个所述第一薄膜晶体管与所述第一扫描信号线和所述数据信号线相连。17.权利要求1-16任一项所述的阵列基板的驱动方法，包括: 第一模式下，对所述第一扫描信号线施加扫描开启信号，对所述第二扫描信号线施加扫描关闭信号； 第二模式下，对所述第一扫描信号线施加扫描关闭信号，对所述第二扫描信号线施加扫描开启信号，对与所述第二开关元件相连的数据信号线施加数据信号。18.根据权利要求17所述的阵列基板的驱动方法，其中，所述第一薄膜晶体管为N型薄膜晶体管，所述第二薄膜晶体管为P型薄膜晶体管的情况下，所述第一模式下，对所述第一扫描信号线施加高电平信号，所述第二模式下，对所述第二扫描信号线施加低电平信号。19.一种显示装置，包括权利要求1-16任一项所述阵列基板。
【专利摘要】一种阵列基板及其驱动方法及显示装置。该阵列基板，对应第2N+1行子像素或第2N+2行子像素设置一条第二扫描信号线，或者，对应第N+1行子像素设置一条所述第二扫描信号线，其中，N选自大于等于零的整数；每个第一开关元件设置在相应的子像素中，用于控制该相应的子像素的开与关；每个第二开关元件设置在相应的子像素组中，用于同时控制该相应的子像素组中的多个子像素的开与关；每条第一扫描信号线设置来控制一行子像素中的多个第一开关元件，每条第二扫描信号线设置来控制一行子像素组中的多个第二开关元件。显示装置可在全屏显示下通过分辨率减半甚至减少四分之三，降低显示面板的驱动功耗而不影响显示亮度。
【IPC分类】G02F1/1368, G09G3/36
【公开号】CN104900207
【申请号】CN201510355348
【发明人】辛燕霞, 杨小飞, 杨慧光, 刘旭
【申请人】京东方科技集团股份有限公司, 成都京东方光电科技有限公司
【公开日】2015年9月9日
【申请日】2015年6月24日
【技术领域】
[0001]本发明的实施例涉及一种阵列基板及其驱动方法及显示装置。
【背景技术】
[0002]TFT-LCD (Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)作为一种平板显示装置，因其具有体积小、无辐射以及制作成本相对较低等特点，越来越多地被应用于高性能显示领域当中。
[0003]TFT-LCD面板一般包括对盒的阵列基板和彩膜基板。在阵列基板和彩膜基板之间设置有液晶层。
【发明内容】
[0004]本发明的实施例提供一种阵列基板及其驱动方法及显示装置。通过全显示下，减少施加信号的扫描信号线或减少施加信号的扫描信号线和数据信号线进而降低功耗。
[0005]本发明的至少一个实施例提供一种阵列基板，其包括:衬底基板以及设置在所述衬底基板上的多条数据信号线、与所述多条数据信号线交叉且相互绝缘的多条第一扫描信号线、与所述多条数据信号线交叉且相互绝缘的多条第二扫描信号线、多个第一开关元件、以及多个第二开关元件。所述多条数据信号线和所述多条第一扫描信号线交叉界定按阵列排列的多个子像素，每个所述子像素包含有像素电极；对应第2N+1行子像素或第2N+2行子像素设置一条所述第二扫描信号线，或者，对应第N+1行子像素设置一条所述第二扫描信号线，其中，N选自大于等于零的整数；每个所述第一开关元件设置在相应的子像素中，用于控制该相应的子像素的开与关；每个所述第二开关元件设置在相应的子像素组中，用于同时控制该相应的子像素组中的多个子像素的开与关；每个所述第二开关元件均与其所在子像素组中的一条所述数据线、一条所述第二扫描信号线和多个所述像素电极相连；每条所述第一扫描信号线设置来控制一行子像素中的多个第一开关元件，每条所述第二扫描信号线设置来控制一行子像素组中的多个第二开关元件。
[0006]首先，对应第2N+1行子像素或第2N+2行子像素设置一条所述第二扫描信号线的情况下:
[0007]例如，一个所述子像素组包括属于第M+1列且位于第2N+1行和第2N+2行子像素中的两个子像素，或属于第2M+1列和第2M+2列且位于第2N+1行和第2N+2行子像素中的四个子像素，其中，M选自大于等于零的整数。
[0008]例如，每个所述第一开关元件包括一个第一薄膜晶体管，每个所述第二开关元件包括一个或多个第二薄膜晶体管。
[0009]例如，对于每个子像素组，在每列子像素中，在第2N+1行子像素或第2N+2行子像素中设置一个所述第二薄膜晶体管；所述第二薄膜晶体管包括第一漏极和第二漏极，所述第一漏极和第二漏极彼此间隔开，分别连接第2N+1行子像素的像素电极和第2N+2行子像素的像素电极，所述第二薄膜晶体管的源极与所述数据信号线之一相连，所述第二薄膜晶体管的栅极与对应于所述第2N+1行子像素或第2N+2行子像素设置的所述第二扫描信号线相连。
[0010]例如，第2N+1行子像素或第2N+2行子像素的像素电极具有与所述第二薄膜晶体管相连的连接部，或者设置有连接电极，所述连接电极用以连接第2N+1行子像素或第2N+2行子像素的像素电极和所述第二薄膜晶体管。
[0011]例如，对于每个子像素组，在每列子像素中，在第2N+1行子像素或第2N+2行子像素中设置两个第二薄膜晶体管；该两个第二薄膜晶体管的栅极均与对应于第2N+1行子像素或第2N+2行子像素设置的第二扫描信号线相连，该两个第二薄膜晶体管的源极均与同一条数据信号线相连，该两个第二薄膜晶体管的漏极分别与第2N+1行子像素的像素电极和第2N+2行子像素的像素电极相连。
[0012]例如，对于每个子像素组，远离所述第二扫描信号线的像素电极具有与所述第二薄膜晶体管相连的连接部，或者设置有连接电极，所述连接电极用以连接远离所述第二扫描信号线的像素电极和其中一个所述第二薄膜晶体管。
[0013]例如，对于每个子像素组，每列子像素中，同时控制第2N+1行子像素和第2N+2行子像素中多个子像素的开与关的多个第二薄膜晶体管具有相同的栅极。
[0014]例如，对于每个子像素组，每列子像素的多个所述第二薄膜晶体管的源极均与界定该列子像素的同一侧的数据信号线相连。
[0015]例如，对于每个子像素组，第2M+1列和第2M+2列子像素的多个所述第二薄膜晶体管的源极均与设置于该两列子像素之间的数据信号线相连。
[0016]例如，所述第二扫描信号线在所述衬底基板上的投影位于第2N+1行子像素的像素电极和第2N+2行子像素的像素电极在所述衬底基板上的投影之间的位置处。
[0017]其次，对应第N+1行子像素设置一条所述第二扫描信号线的情况下:
[0018]例如，对应第N+1行子像素设置一条所述第二扫描信号线的情况下，一个所述子像素组包括属于第N+1行且位于第2M+1列和第2M+2列子像素中的两个子像素，其中，M选自大于等于零的整数。
[0019]例如，对应第N+1行子像素设置一条所述第二扫描信号线的情况下，每个所述第一开关元件包括一个第一薄膜晶体管，每个所述第二开关元件包括一个或多个第二薄膜晶体管。
[0020]例如，对应第N+1行子像素设置一条所述第二扫描信号线的情况下，对于每个子像素组，在第2M+1列子像素或第2M+2列子像素中设置一个所述第二薄膜晶体管；
[0021]所述第二薄膜晶体管包括第一漏极和第二漏极，所述第一漏极和第二漏极彼此间隔开，分别连接第2M+1列子像素的像素电极和第2M+2列子像素的像素电极，所述第二薄膜晶体管的源极与第2M+1列子像素和第2M+2列子像素之间的数据信号线相连，所述第二薄膜晶体管的栅极与对应第N+1行子像素设置的一条所述第二扫描信号线相连。
[0022]例如，上述两种情况下，所述第一薄膜晶体管为N型薄膜晶体管或P型薄膜晶体管，所述第二薄膜晶体管为N型薄膜晶体管或P型薄膜晶体管。
[0023]例如，上述两种情况下，每个子像素的像素电极均经一个所述第一薄膜晶体管与所述第一扫描信号线和所述数据信号线相连。
[0024]本发明的实施例还提供一种阵列基板的驱动方法，包括:第一模式下，对所述第一扫描信号线施加扫描开启信号，对所述第二扫描信号线施加扫描关闭信号；第二模式下，对所述第一扫描信号线施加扫描关闭信号，对所述第二扫描信号线施加扫描开启信号，对与所述第二开关元件相连的数据信号线施加数据信号。
[0025]例如，所述第一薄膜晶体管为N型薄膜晶体管，所述第二薄膜晶体管为P型薄膜晶体管的情况下，所述第一模式下，对所述第一扫描信号线施加高电平信号，所述第二模式下，对所述第二扫描信号线施加低电平信号。
[0026]本发明的实施例还提供一种显示装置，包括上述任一阵列基板。
【附图说明】
[0027]为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
[0028]图1为一种显不面板子像素不意图；
[0029]图2为一个子像素示意图；
[0030]图3为本发明一实施例提供的阵列基板示意图；
[0031]图4为本发明一实施例提供的阵列基板中第二开关元件及一个像素组示意图；
[0032]图5为本发明另一实施例提供的阵列基板中第二开关元件及一个子像素组示意图；
[0033]图6为本发明一实施例提供的阵列基板中第二薄膜晶体管设置方式示意图；
[0034]图7为本发明另一实施例提供的阵列基板中第二薄膜晶体管设置方式示意图；
[0035]图8为本发明另一实施例提供的阵列基板中第二薄膜晶体管设置方式示意图；
[0036]图9为本发明另一实施例提供的阵列基板中第二薄膜晶体管设置方式示意图；
[0037]图10为图6中A-A，向视图；
[0038]图11为图6中B-B，向视图；
[0039]图12为本发明另一实施例提供的阵列基板示意图；
[0040]图13为本发明另一实施例提供的阵列基板中第二薄膜晶体管设置方式示意图；
[0041]图14为图13中C-C’向剖视图。
[0042]附图标记:
[0043 ]10-阵列基板；101-衬底基板；102_数据信号线；103’ -扫描信号线；103_第一扫描信号线；104_第二扫描信号线；105_ —个子像素；106_像素电极；1061_连接电极或像素电极具有的连接部；107’ -开关元件；107_第一开关元件；117_第一薄膜晶体管；1171-第一薄膜晶体管的漏极；1172_第一薄膜晶体管的源极；1173_第一薄膜晶体管的栅极；1174_第一薄膜晶体管的有源层；108_第二开关元件；118_第二薄膜晶体管；1181_第二薄膜晶体管的漏极第二薄膜晶体管的第一漏极；11812_第二薄膜晶体管的第二漏极；1182-第二薄膜晶体管的源极；1183-第二薄膜晶体管的栅极；1184-第二薄膜晶体管的有源层；109-—个子像素组；111-连接线；123-缓冲层；124-第一绝缘层；125-第二绝缘层；126-平坦层；127_钝化层。
【具体实施方式】
[0044]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0045]例如，如图1所示，阵列基板可包括多条扫描信号线103’和多条数据信号线102，这些扫描信号线103’和数据信号线102交叉界定按阵列排列的多个子像素105。例如，这些子像素105可以矩阵形式排列。例如，如图2所示，子像素105可对应一条数据信号线102和一条扫描信号线103’，包括一个像素电极106和一个开关元件107’。开关元件107’连接到扫描信号线和数据信号线。开关元件107’例如可以为薄膜晶体管。例如，开关元件107’可采用N型薄膜晶体管，也可以采用P型薄膜晶体管。
[0046]随着技术的进步，显示面板分辨率得到提高，但也因此造成功耗的增加，功耗的瓶颈在显示产品上也越来越突出，尤其对于移动产品而言。通常降低功耗都通过部分显示。但部分显示易给用户造成不便，带来不良的客户体验。
[0047]本发明一实施例提供一种阵列基板10，如图3所不，包括:衬底基板101 (参见图10)以及设置在衬底基板101上的多条数据信号线102、与多条数据信号线102交叉且相互绝缘的多条第一扫描信号线103、与多条数据信号线102交叉且相互绝缘的多条第二扫描信号线104、多个第一开关元件107、以及多个第二开关元件108，其中，多条数据信号线102和多条第一扫描信号线103交叉界定按阵列排列的多个子像素105，每个子像素105包含有像素电极106。
[0048]对应第2N+1行子像素或第2N+2行子像素设置一条第二扫描信号线104其中，N选自大于等于零的整数。
[0049]每个第一开关元件107设置在相应的子像素中，用于控制该相应的子像素的开与关，即对该子像素的像素电极是否充电进行控制。
[0050]每个第二开关元件108则设置在相应的子像素组109中，用于同时控制该相应的子像素组109中的多个子像素的开与关。每个所述第二开关元件均与其所在子像素组中的一条数据线、一条第二扫描信号线和多个像素电极相连。即，每个第二开关元件108对这些子像素的像素电极是否充电进行控制。
[0051]—个子像素组109例如包括属于第M+1列且位于第2N+1行和第2N+2行子像素中的两个子像素(如图4所示)，或包括属于第2M+1列和第2M+2列且位于第2N+1行和第2N+2行子像素中的四个子像素(如图5所示)；其中，M选自大于等于零的整数。
[0052]每条第一扫描信号线103设置来控制一行子像素中的多个第一开关元件107，每条第二扫描信号线104设置来控制一行子像素组中的多个第二开关元件108。
[0053]例如，每个所述第一开关元件均与一个子像素中的数据线、第一扫描信号线和像素电极相连。
[0054]每个第一开关元件107例如包括一个第一薄膜晶体管117。每个第二开关元件108例如包括至少一个第二薄膜晶体管118。
[0055]即，在本发明中，阵列基板上由多条数据信号线102和多条第一扫描信号线103交叉界定按阵列排列的多个子像素105 ;再根据多条第二扫描信号线104划分为子像素组，例如，子像素组可依次排列。每个子像素组包括属于第M+1列且位于第2N+1行和第2N+2行子像素中的两个子像素，或属于第2M+1列和第2M+2列且位于第2N+1行和第2N+2行子像素中的四个子像素。例如，一个子像素组包括对应第二扫描信号线104的两行子像素中位于同一列中的两个子像素，或相邻两列中的四个子像素。
[0056]需要说明的是，“对应第2N+1行或第2N+2行子像素设置一条所述第二扫描信号线”中的N的取值对应于“所述一个子像素组包括属于第M+1列且位于第2N+1行和第2N+2行子像素中的两个子像素，或属于第2M+1列和第2M+2列且位于第2N+1行和第2N+2行子像素中的四个子像素”中的N的取值。
[0057]例如，每个子像素组包括属于第M+1列且位于第2N+1行和第2N+2行子像素中的两个子像素，可如图4所示。例如，每个子像素组可包括属于第2M+1列和第2M+2列且位于第2N+1行和第2N+2行子像素中的四个子像素，可如图5所示。
[0058]例如，当N为0，M为O时，即为每个子像素组包括属于第I列且位于第I行和第2行子像素中的两个子像素，可如图4所示。例如，每个子像素组包括属于第I列和第2列且位于第I行和第2行子像素中的四个子像素，可如图5所示。
[0059]例如，同时控制一个子像素组109中的多个子像素的开与关的第二开关元件108可以包括一个或多个第二薄膜晶体管118。
[0060]例如，对于每个子像素组，在每列子像素中，可在第2N+1行或第2N+2行子像素的每个子像素中设置一个第二薄膜晶体管118 ;
[0061 ] 该第二薄膜晶体管118包括第一漏极11811和第二漏极11812，第一漏极11811和第二漏极11812均与第二薄膜晶体管118的有源层1184相连。第一漏极11811和第二漏极11812彼此间隔开，分别连接第2N+1行子像素的像素电极和第2N+2行子像素的像素电极106，该第二薄膜晶体管118的源极1082与数据信号线102相连，第二薄膜晶体管118的栅极1183与对应于第2N+1行子像素或第2N+2行子像素设置的第二扫描信号线104相连，可如图6所示。
[0062]例如，当N为O时，那么对于每个子像素组，每列子像素中，可在第I行子像素或第2行子像素的每个子像素中设置一个第二薄膜晶体管118 ;该第二薄膜晶体管118的包括第一漏极11811和第二漏极11812，第一漏极11811和第二漏极11812彼此间隔开，分别连接第I行子像素的像素电极和第2行子像素的像素电极106相连，该第二薄膜晶体管118的源极1082与数据信号线112相连，第二薄膜晶体管118的栅极1183与对应于第I行子像素或第2行子像素设置的第二扫描信号线104相连。
[0063]例如，如图6所示，第2N+1行子像素或第2N+2行子像素的像素电极106具有与第二薄膜晶体管118相连的连接部1061，或者设置有连接电极1061，连接电极1061用以连接第2N+1行子像素或第2N+2行子像素的像素电极106和第二薄膜晶体管118，例如，连接第二薄膜晶体管118的第二漏极11812。
[0064]例如，当N为O时，那么第I行子像素或第2行子像素的像素电极具有与第二薄膜晶体管118相连的连接部1061，或者设置有连接电极1061，连接电极用以连接第I行子像素或第2行子像素的像素电极106和第二薄膜晶体管118。
[0065]例如，连接部1061可与像素电极同层形成。为方便制备，数据信号线、连接部或连接电极1061、以及像素电极可同层形成。连接电极亦可经过过孔与像素电极和第二薄膜晶体管的漏极相连。连接电极亦可与像素电极及数据线不同层。在此不作具体限定。
[0066]例如，如图6所示，对于每个子像素组，每列子像素的多个第二薄膜晶体管118的源极1182均与界定该列子像素的同一侧的数据信号线102相连。例如，同一侧包括左侧或右侧。
[0067]又例如，如图7所示，第2M+ 1列和第2M+2列子像素的多个第二薄膜晶体管的源极均与设置于该两列子像素之间的数据信号线102相连。
[0068]例如，对于子像素阵列，第二扫描信号线104可设置于第2N+1行中，也可设置在第2N+2行中。例如，第二扫描信号线在衬底基板上的投影位于第2N+1行子像素的像素电极和第2N+2行子像素的像素电极在衬底基板上的投影之间的位置处。亦可设置在第2N+1行子像素或第2N+2行子像素的其他位置处，在此不作具体限定。
[0069]需要说明的是，第二薄膜晶体管118不限于上述形式。例如，如图8或图9所示，对于每个子像素组，在每列子像素中，可在第2N+1行子像素或第2N+2行子像素中设置两个第二薄膜晶体管118，该两个第二薄膜晶体管的栅极1183 (可共用同一个栅极)均与对应于第2N+1行子像素或第2N+2行子像素设置的第二扫描信号线104相连，该两个第二薄膜晶体管的源极1182均与同一条数据信号线102相连，该两个第二薄膜晶体管118的漏极1181分别与第2N+1行子像素的像素电极106和第2N+2行子像素的像素电极106相连。
[0070]例如，如图8或图9所示，对于每个子像素组，远离第二扫描信号线104的像素电极106具有与第二薄膜晶体管的漏极1181相连的连接部1061，或者设置有连接电极1061，连接电极1061用以连接远离第二扫描信号线104的像素电极106和第二薄膜晶体管的其中一个漏极1181。
[0071]例如，如图8所示，对于每个子像素组，每列子像素的第二薄膜晶体管118的源极1182与界定该列子像素105的同一侧的数据信号线102相连。例如，同一侧包括左侧或右侧。
[0072]又例如，如图9所示，对于每个子像素组，第2M+1列和第2M+2列子像素的多个第二薄膜晶体管118的源极1182均与设置于该两列子像素之间的数据信号线102相连。
[0073]例如，对于每个子像素组，每列子像素中，同时控制第2N+1行子像素和第2N+2行子像素中多个子像素的开与关的多个第二薄膜晶体管具有相同的栅极。
[0074]如图6和图8所示，一个子像素组包括同一列中上下两行相邻子像素中的两个子像素，每个第二开关元件108设置在相应的子像素组109中。每个第二开关元件108包括一个第二薄膜晶体管118 (如图6所示)或两个第二薄膜晶体管118(如图8所示)。
[0075]如图7和图9所示，一个子像素组包括相邻两列中上下两行相邻子像素中的四个子像素，每个第二开关元件108设置在相应的子像素组109中。每个第二开关元件108包括两个第二薄膜晶体管118 (如图7所示)或四个第二薄膜晶体管118(如图9所示)。
[0076]需要说明的是，第二开关元件108也可采用其他形式，在此不作具体限定。
[0077]例如，每个子像素105的像素电极106均可经一个第一薄膜晶体管117与第一扫描信号线103和数据信号线102相连。
[0078]例如，第一薄膜晶体管可为N型薄膜晶体管或P型薄膜晶体管，第二薄膜晶体管可为N型薄膜晶体管或P型薄膜晶体管。例如，第一薄膜晶体管为N型薄膜晶体管，第二薄膜晶体管为P型薄膜晶体管。亦可第一薄膜晶体管为P型薄膜晶体管，第二薄膜晶体管为N型薄膜晶体管。或者，第一薄膜晶体管和第二薄膜晶体管均为N型薄膜晶体管。或者，第一薄膜晶体管和第二薄膜晶体管均为P型薄膜晶体管。本发明对此不作具体限定。
[0079]例如，N型薄膜晶体管可为NMOS薄膜晶体管，P型薄膜晶体管可为PMOS薄膜晶体管。但不限于此。
[0080]例如，本发明实施例中的第一薄膜晶体管可采用通常方法制备，例如可为多晶硅薄膜晶体管。例如可为N型薄膜晶体管，重掺P+离子(磷离子)。本发明实施例中的第二薄膜晶体管可采用通常方法制备，例如可为多晶硅薄膜晶体管。例如可为P型薄膜晶体管，重掺B+离子(硼离子)。但不限于此。
[0081]图10示出了图6中的A-A’方向剖视图，在衬底基板101上设置有缓冲层123。缓冲层123上设置有第一薄膜晶体管117的有源层1174。第一薄膜晶体管117的栅极1173和有源层1174之间设置有第一绝缘层124。栅极1173之上设置有第二绝缘层125。第一薄膜晶体管117的源极1172和漏极1171经过孔与有源层1174相连。源极1172和漏极1171之上设置平坦层126及钝化层127。像素电极106经过孔与第一薄膜晶体管117的漏极1171相连。
[0082]图11示出了图6中的B-B’方向剖视图。在衬底基板101上设置有缓冲层123。缓冲层123上设置有第二薄膜晶体管118的有源层1184。第二薄膜晶体管的栅极1183和有源层1184之间设置有第一绝缘层124。栅极1183之上设置有第二绝缘层125。第二薄膜晶体管的源极1182和漏极1181经过孔与有源层1184相连。源极1182和漏极1181之上设置平坦层126及钝化层127。像素电极106经过孔与第二薄膜晶体管的漏极1181相连。
[0083]图10和图11只是给出了一种示例，本发明实施例提供的阵列基板的层结构不限于此。
[0084]例如，当N选取大于等于零的整数中的可选数值时，即适合的N的数值均被选取，当M选取大于等于零的整数中的可选数值时，即适合的M的数值均被选取，阵列基板的重复单元可如图6、图7、图8或图9中虚线框内的子像素组所示。例如图6、图7、图8或图9中虚线框内的子像素组在水平方向和竖直方向不断重复形成阵列基板的阵列。
[0085]本发明的实施例还提供上述任一阵列基板的驱动方法，包括:
[0086]第一模式(正常模式)下，对第一扫描信号线103施加扫描开启信号，对第二扫描信号线104施加扫描关闭信号；
[0087]第二模式(省电模式)下，对第一扫描信号线103施加扫描关闭信号，对第二扫描信号线104施加扫描开启信号，对与第二开关元件相连的数据信号线施加数据信号。
[0088]例如，第二模式(省电模式)下，对全部的数据信号线102施加数据信号。该数据信号线与第二开关元件例如第二薄膜晶体管相连。即对与第二开关元件相连的数据信号线施加数据信号。采用如图4、6、8所示的子像素组作为阵列基板的重复单元的情况下，栅极驱动信号线可减半(施加信号的扫描信号线可减半)，即全屏显示但分辨率可减半。
[0089]或者，也可以对第2M+1列和第2M+2列子像素105之间的与第二开关元件相连的数据信号线102施加数据信号。该数据信号线与第二开关元件例如第二薄膜晶体管相连。即对与第二开关元件相连的数据信号线施加数据信号。采用如图5、7、9所示的子像素组作为阵列基板的重复单元时，栅极驱动信号线可减半(施加信号的扫描信号线可减半)，施加信号的数据信号线减半，即全屏显示但分辨率可减四分之三。
[0090]例如，第一薄膜晶体管为N型薄膜晶体管，第二薄膜晶体管为P型薄膜晶体管的情况下，第一模式(正常模式)下，对第一扫描信号线103施加高电平信号，第二模式(省电模式)下，对第二扫描信号线104施加低电平信号。
[0091]以上以对应第2N+1行子像素或第2N+2行子像素设置一条所述第二扫描信号线为例，下面以对应第N+1行子像素设置一条所述第二扫描信号线为例进行说明。
[0092]本发明的实施例还提供一种阵列基板10，如图12所示，包括:衬底基板101 (参见图14)以及设置在衬底基板101上的多条数据信号线102、与多条数据信号线102交叉且相互绝缘的多条第一扫描信号线103、与多条数据信号线102交叉且相互绝缘的多条第二扫描信号线104、多个第一开关元件107、以及多个第二开关元件108，其中，多条数据信号线102和多条第一扫描信号线103交叉界定按阵列排列的多个子像素105，每个子像素105包含有像素电极106。
[0093]对应第N+1行子像素(例如每行子像素)设置一条第二扫描信号线104，其中，N选自大于等于零的整数。
[0094]每个第一开关元件107设置在相应的子像素中，用于控制该相应的子像素的开与关，即对该子像素的像素电极是否充电进行控制。
[0095]每个第二开关元件108则设置在相应的子像素组109中，用于同时控制该相应的子像素组109中的多个子像素的开与关。每个所述第二开关元件均与其所在子像素组中的一条数据线、一条第二扫描信号线和多个像素电 极相连。即，每个第二开关元件108对这些子像素的像素电极是否充电进行控制。
[0096]一个子像素组109例如包括属于第N+1行且位于第2M+1列和第2M+2列子像素中的两个子像素(如图12、13所示)；其中，M选自大于等于零的整数。
[0097]每条第一扫描信号线103设置来控制一行子像素中的多个第一开关元件107，每条第二扫描信号线104设置来控制一行子像素组中的多个第二开关元件108。
[0098]例如，每个所述第一开关元件均与一个子像素中的数据线、第一扫描信号线和像素电极相连。
[0099]每个第一开关元件107例如包括一个第一薄膜晶体管117。每个第二开关元件108例如包括至少一个第二薄膜晶体管118。
[0100]例如，对于每个子像素组，属于第N+1行且位于第2M+1列和第2M+2列子像素中的两个子像素可设置一个第二薄膜晶体管118，如图13所示。
[0101]例如，如图13所示，该第二薄膜晶体管118包括第一漏极11811和第二漏极11812，第一漏极11811和第二漏极11812均与第二薄膜晶体管118的有源层1184相连。第一漏极11811和第二漏极11812彼此间隔开，第一漏极11811连接第N+1行中第2M+1列子像素的像素电极，第二漏极11812经过孔与连接电极1061相连，连接电极1061经过孔与连接线111相连，连接线111经过孔与第2M+2列子像素的像素电极106相连，该第二薄膜晶体管118的源极1082与第N+1行中位于第2M+1列和第2M+2列子像素之间的数据信号线102相连，第二薄膜晶体管118的栅极1183与对应于第N+1行子像素设置的第二扫描信号线104相连。例如，本实施例中的第一漏极11811和第二漏极11812与阵列基板上其他部件的同层设置方式可如前所述，在此不再赘述。
[0102]图14为图13中C-C’向剖视图。在衬底基板101上设置有缓冲层123。缓冲层123上设置有第一绝缘层124。第一绝缘层124上设置有连接线111，连接线111之上设置有第二绝缘层125。连接电极1061经过孔与连接线111相连。连接电极1061和数据信号线102之上设置平坦层126及钝化层127。像素电极106设置在钝化层127上，并经过孔与连接线111相连。例如，本实施例中，连接线111可与栅极、第一扫描信号线以及第二扫描信号线同层形成。连接电极1061可与数据信号线102同层形成。
[0103]例如，本发明实施例提供的同一行中相邻两个子像素构成子像素组的阵列基板的驱动方法，包括:
[0104]第一模式(正常模式)下，对第一扫描信号线103施加扫描开启信号，对第二扫描信号线104施加扫描关闭信号；
[0105]第二模式(省电模式)下，对第一扫描信号线103施加扫描关闭信号，对第二扫描信号线104施加扫描开启信号，对与第二开关元件相连的数据信号线施加数据信号。
[0106]例如，第二模式(省电模式)下，可以对第2M+1列和第2M+2列子像素105之间的与第二开关元件相连的数据信号线102施加数据信号。该数据信号线与第二开关元件例如第二薄膜晶体管相连。即对与第二开关元件相连的数据信号线施加数据信号。采用如图12、13所示的子像素组作为阵列基板的重复单元时，施加信号的数据信号线可减半，即全屏显示但分辨率可减半。
[0107]下面例举一种第一薄膜晶体管和一种第二薄膜晶体管。
[0108]例如，本发明实施例中，第一薄膜晶体管包括漏极1171、源极1172、栅极1173、有源层1174，漏极1171和源极1172之间具有间隔，并均与有源层1174相连，漏极1171和源极1172分设在有源层1174的两侧，第一扫描信号线103与栅极1173相连，数据信号线102与源极1172相连，漏极1171与像素电极相连。可参见图10和图6。例如，栅极1173可与第一扫描信号线103同层形成。例如，源极1172和漏极1171可与数据信号线102同层形成。
[0109]例如，本发明实施例中，第二薄膜晶体管可包括漏极1181、源极1182、栅极1183、有源层1184，漏极1181和源极1182之间具有间隔，并均与有源层1184相连，漏极1181和源极1182分设在有源层1184的两侧，第二扫描信号线104与栅极1183相连，数据信号线102与源极1182相连，漏极1181与像素电极相连。可参见图11和图6。例如，栅极1183可与第二扫描信号线104同层形成。例如，第二扫描信号线104可与第一扫描信号线103同层形成。例如，源极1182和漏极1181可与数据信号线102同层形成。例如，漏极1181可包括第一漏极11811和第二漏极11811。则，第一漏极11811、第二漏极11811、源极1182可与数据信号线102同层形成。例如，第一漏极11811和第二漏极11811分别连接相邻两行子像素中属于同一列的两个子像素的像素电极，或者分别连接相邻两列子像素中属于同一行的两个子像素的像素电极。
[0110]本发明的实施例还提供一种显示装置，包括上述任一阵列基板10。该显示装置例如可以为显示面板、液晶显示装置、有机发光二极管(OLED)显示装置、电子纸显示装置等。
[0111]又例如，本发明实施例提供的液晶显示装置，可为VA显示模式，也可为ADS显示模式、TN显示模式或IPS显示模式，对其不做具体限定。而且，该液晶显示装置除了阵列基板之外，还包括对置基板，例如彩膜基板，以与该阵列基板形成液晶盒。
[0112]例如，像素电极与公共电极层异层设置。位于阵列基板最上方的公共电极层可以为狭缝状，而靠近衬底基板的像素电极可以为平面状。采用上述阵列基板构成的显示装置为 AD-SDS (Advanced-Super Dimens1nal Switching，简称为 ADS，高级超维场开关)型显示装置。ADS技术通过同一平面内公共电极层边缘所产生的平行电场以及像素电极与公共电极层间产生的纵向电场形成多维电场，使液晶盒内像素电极间、电极正上方所有取向液晶分子都能够产生旋转转换，从而提高平面取向系液晶工作效率并增大透光效率。
[0113]例如，当将公共电极层制作于与阵列基板相对盒的对置基板上时，构成的显示装置为TN(Twist Nematic，扭曲向列)型显示装置。不同的是，TN型显示装置，采用垂直电场原理的液晶显示器，通过被相对布置在对置基板上的公共电极层和在阵列基板上的像素电极之间形成垂直电场来驱动向列模式的液晶。TN型显示装置具有大孔径比的优点。
[0114]有以下几点需要说明:
[0115](I)本发明实施例附图中，Gx-1、Gx、Gx+K Gx+2、Gx+3指代相邻的第一扫描信号线，Dz-1、Dz、Dz+1、Dz+2、Dz+3指代相邻的数据信号线。本发明实施例附图中，只涉及到与本发明实施例涉及到的结构，其他结构，例如，液晶显示装置中的公共电极、公共电极线等，或OLED显示装置中的有机OLED功能层等可参考通常设计。
[0116](2)本发明实施例中，每个第二薄膜晶体管包括栅极、有源层、源极和漏极。漏极包括第一漏极和第二漏极的情况下，第一漏极和第二漏极均与有源层相连。例如，为与第一漏极和第二漏极相连，有源层可以设置为“Y”形。但不限于此，只要有源层形状设置能实现第一漏极和第二漏极均与有源层相连即可，本发明实施例对此不作具体限定。
[0117](3)本发明实施例中，源极和漏极相对而言，在实际使用时二者可以根据需要对调。
[0118](4)本发明的实施例中，N选自大于等于零的整数，是指N选自O和正整数形成的集合中的任意一个或多个，M选自大于等于零的整数，是指M选自O和正整数形成的集合中的任意一个或多个。本发明的实施例中，涉及到的N和M均可如此选择。
[0119](5)在不冲突的情况下，本发明的实施例及实施例中的特征可以相互组合。
[0120]本发明的实施例提供一种阵列基板，包括:衬底基板以及设置在衬底基板上的多条数据信号线、与多条数据信号线交叉且相互绝缘的多条第一扫描信号线、与多条数据信号线交叉且相互绝缘的多条第二扫描信号线、多个第一开关元件、以及多个第二开关元件，其中，多条数据信号线和多条第一扫描信号线交叉界定按阵列排列的多个子像素，每个子像素包含有像素电极；对应第2N+1行子像素或第2N+2行子像素设置一条第二扫描信号线 ，或者，对应第N+1行子像素设置一条第二扫描信号线；其中，N选自大于等于零的整数?’每个第一开关元件设置在相应的子像素中，用于控制该相应的子像素的开与关；每个第二开关元件设置在相应的子像素组中，用于同时控制该相应的子像素组中的多个子像素的开与关；每个第二开关元件均与其所在子像素组中的一条数据线、一条第二扫描信号线和多个像素电极相连；每条第一扫描信号线设置来控制一行子像素中的多个第一开关元件，每条第二扫描信号线设置来控制一行子像素组中的多个第二开关元件。省电模式下，对所述第一扫描信号线施加扫描关闭信号，对所述第二扫描信号线施加扫描开启信号，对与所述第二开关元件相连的数据信号线施加数据信号施加信号的扫描信号线和/或数据信号线可减半，显示装置可在全屏显示下通过分辨率减半甚至减少四分之三，降低显示面板的驱动功耗而不影响显示亮度。
[0121]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
【主权项】
1.一种阵列基板，包括:衬底基板以及设置在所述衬底基板上的多条数据信号线、与所述多条数据信号线交叉且相互绝缘的多条第一扫描信号线、与所述多条数据信号线交叉且相互绝缘的多条第二扫描信号线、多个第一开关元件、以及多个第二开关元件， 其中，所述多条数据信号线和所述多条第一扫描信号线交叉界定按阵列排列的多个子像素，每个所述子像素包含有像素电极； 对应第2N+1行子像素或第2N+2行子像素设置一条所述第二扫描信号线，或者，对应第N+1行子像素设置一条所述第二扫描信号线；其中，N选自大于等于零的整数； 每个所述第一开关元件设置在相应的子像素中，用于控制该相应的子像素的开与关； 每个所述第二开关元件设置在相应的子像素组中，用于同时控制该相应的子像素组中的多个子像素的开与关；每个所述第二开关元件均与其所在子像素组中的一条所述数据线、一条所述第二扫描信号线和多个所述像素电极相连； 每条所述第一扫描信号线设置来控制一行子像素中的多个第一开关元件，每条所述第二扫描信号线设置来控制一行子像素组中的多个第二开关元件。2.根据权利要求1所述的阵列基板，其中，对应第2N+1行子像素或第2N+2行子像素设置一条所述第二扫描信号线的情况下，一个所述子像素组包括属于第M+1列且位于第2N+1行和第2N+2行子像素中的两个子像素，或属于第2M+1列和第2M+2列且位于第2N+1行和第2N+2行子像素中的四个子像素，其中，M选自大于等于零的整数。3.根据权利要求2所述的阵列基板，其中，每个所述第一开关元件包括一个第一薄膜晶体管，每个所述第二开关元件包括一个或多个第二薄膜晶体管。4.根据权利要求3所述的阵列基板，其中，对于每个子像素组，在每列子像素中，在第2N+1行子像素或第2N+2行子像素中设置一个所述第二薄膜晶体管； 所述第二薄膜晶体管包括第一漏极和第二漏极，所述第一漏极和第二漏极彼此间隔开，分别连接第2N+1行子像素的像素电极和第2N+2行子像素的像素电极，所述第二薄膜晶体管的源极与所述数据信号线之一相连，所述第二薄膜晶体管的栅极与对应于所述第2N+1行子像素或第2N+2行子像素设置的所述第二扫描信号线相连。5.根据权利要求4所述的阵列基板，其中，第2N+1行子像素或第2N+2行子像素的像素电极具有与所述第二薄膜晶体管相连的连接部，或者设置有连接电极，所述连接电极用以连接第2N+1行子像素或第2N+2行子像素的像素电极和所述第二薄膜晶体管。6.根据权利要求3所述的阵列基板，其中，对于每个子像素组，在每列子像素中，在第2N+1行子像素或第2N+2行子像素中设置两个第二薄膜晶体管； 该两个第二薄膜晶体管的栅极均与对应于第2N+1行子像素或第2N+2行子像素设置的第二扫描信号线相连，该两个第二薄膜晶体管的源极均与同一条数据信号线相连，该两个第二薄膜晶体管的漏极分别与第2N+1行子像素的像素电极和第2N+2行子像素的像素电极相连。7.根据权利要求6所述的阵列基板，其中，对于每个子像素组，远离所述第二扫描信号线的像素电极具有与所述第二薄膜晶体管相连的连接部，或者设置有连接电极，所述连接电极用以连接远离所述第二扫描信号线的像素电极和其中一个所述第二薄膜晶体管。8.根据权利要求3所述的阵列基板，其中，对于每个子像素组，每列子像素中，同时控制第2N+1行子像素和第2N+2行子像素中多个子像素的开与关的多个第二薄膜晶体管具有相同的栅极。9.根据权利要求3-8任一项所述的阵列基板，其中，对于每个子像素组，每列子像素的多个所述第二薄膜晶体管的源极均与界定该列子像素的同一侧的数据信号线相连。10.根据权利要求3-8任一项所述的阵列基板，其中，对于每个子像素组，第2M+1列和第2M+2列子像素的多个所述第二薄膜晶体管的源极均与设置于该两列子像素之间的数据信号线相连。11.根据权利要求1-8任一项所述的阵列基板，其中，对应第2N+1行子像素或第2N+2行子像素设置一条所述第二扫描信号线的情况下，所述第二扫描信号线在所述衬底基板上的投影位于第2N+1行子像素的像素电极和第2N+2行子像素的像素电极在所述衬底基板上的投影之间的位置处。12.根据权利要求1所述的阵列基板，其中，对应第N+1行子像素设置一条所述第二扫描信号线的情况下，一个所述子像素组包括属于第N+1行且位于第2M+1列和第2M+2列子像素中的两个子像素，其中，M选自大于等于零的整数。13.根据权利要求12所述的阵列基板，其中，每个所述第一开关元件包括一个第一薄膜晶体管，每个所述第二开关元件包括一个或多个第二薄膜晶体管。14.根据权利要求13所述的阵列基板，其中，对于每个子像素组，在第2M+1列子像素或第2M+2列子像素中设置一个所述第二薄膜晶体管； 所述第二薄膜晶体管包括第一漏极和第二漏极，所述第一漏极和第二漏极彼此间隔开，分别连接第2M+1列子像素的像素电极和第2M+2列子像素的像素电极，所述第二薄膜晶体管的源极与第2M+1列子像素和第2M+2列子像素之间的数据信号线相连，所述第二薄膜晶体管的栅极与对应第N+1行子像素设置的一条所述第二扫描信号线相连。15.根据权利要求3-8、13-14中任一项所述的阵列基板，其中，所述第一薄膜晶体管为N型薄膜晶体管或P型薄膜晶体管，所述第二薄膜晶体管为N型薄膜晶体管或P型薄膜晶体管。16.根据权利要求3-8、13-14中任一项所述的阵列基板，其中，每个子像素的像素电极均经一个所述第一薄膜晶体管与所述第一扫描信号线和所述数据信号线相连。17.权利要求1-16任一项所述的阵列基板的驱动方法，包括: 第一模式下，对所述第一扫描信号线施加扫描开启信号，对所述第二扫描信号线施加扫描关闭信号； 第二模式下，对所述第一扫描信号线施加扫描关闭信号，对所述第二扫描信号线施加扫描开启信号，对与所述第二开关元件相连的数据信号线施加数据信号。18.根据权利要求17所述的阵列基板的驱动方法，其中，所述第一薄膜晶体管为N型薄膜晶体管，所述第二薄膜晶体管为P型薄膜晶体管的情况下，所述第一模式下，对所述第一扫描信号线施加高电平信号，所述第二模式下，对所述第二扫描信号线施加低电平信号。19.一种显示装置，包括权利要求1-16任一项所述阵列基板。
【专利摘要】一种阵列基板及其驱动方法及显示装置。该阵列基板，对应第2N+1行子像素或第2N+2行子像素设置一条第二扫描信号线，或者，对应第N+1行子像素设置一条所述第二扫描信号线，其中，N选自大于等于零的整数；每个第一开关元件设置在相应的子像素中，用于控制该相应的子像素的开与关；每个第二开关元件设置在相应的子像素组中，用于同时控制该相应的子像素组中的多个子像素的开与关；每条第一扫描信号线设置来控制一行子像素中的多个第一开关元件，每条第二扫描信号线设置来控制一行子像素组中的多个第二开关元件。显示装置可在全屏显示下通过分辨率减半甚至减少四分之三，降低显示面板的驱动功耗而不影响显示亮度。
【IPC分类】G02F1/1368, G09G3/36
【公开号】CN104900207
【申请号】CN201510355348
【发明人】辛燕霞, 杨小飞, 杨慧光, 刘旭
【申请人】京东方科技集团股份有限公司, 成都京东方光电科技有限公司
【公开日】2015年9月9日
【申请日】2015年6月24日
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