移位寄存器及其驱动方法、栅极驱动电路和显示装置的制造方法
移位寄存器及其驱动方法、栅极驱动电路和显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，特别涉及移位寄存器及其驱动方法、栅极驱动电路和显示装置。
【背景技术】
[0002]在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理等。液晶显示器包括数据驱动器(SourceDriver)、栅极驱动装置(Gate Driver)及液晶显示面板等。其中，液晶显示面板中具有像素阵列，而栅极驱动装置用以依序开启像素阵列中对应的像素行，以将数据驱动器输出的像素数据传输至像素，进而显示待显图像。
[0003]目前，栅极驱动装置一般通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(Gate Driver on ARay,简称GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IntegratedCircuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
[0004]现有的栅极驱动装置通常由多个级联的移位寄存器构成，各级移位寄存器中包括有多个薄膜薄膜晶体管和存储电容，其中存储电容与信号输出端连接，用于维持信号输出端的输出电压。
[0005]然而，存储电容的设置需要占用较大的面积，从而使得移位寄存器的整体面积偏大，进而不利于显示面板窄边框的实现。
【发明内容】
[0006]本发明提供一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，其中该移位寄存器结构简单且无需设置存储电容，从而使得移位寄存器的整体面积减小，进而有利于窄边框的实现。
[0007]为实现上述目的，本发明提供了一种移位寄存器，包括:或非门电路、锁存器电路和输出控制电路；
[0008]所述或非门电路的第一输入端与时钟控制信号端连接，所述或非门电路的第二输入端与信号输入端连接，所述或非门电路的输出端与所述锁存器电路的第一输入端连接；
[0009]所述锁存器电路的第二输入端与所述信号输入端连接，所述锁存器电路的第一输出端和第二输出端均与所述输出控制电路连接，所述锁存器电路的第一输入端与所述锁存器电路的第一输出端对应，所述锁存器电路的第二输入端与所述锁存器电路的第二输出端对应；
[0010]所述输出控制电路与所述时钟控制信号端、低电平电源端和信号输出端连接；
[0011]所述输出控制电路用于在所述锁存器电路的第一输出端输出高电平信号时将所述时钟控制信号端产生的时钟控制信号输出至所述信号输出端，或在所述锁存器电路的第二输出端输出高电平信号时将所述低电平电源端产生的低电平电源信号输出至所述信号输出端。
[0012]可选地，所述或非门电路包括:第一晶体管、第二晶体管和第三晶体管；
[0013]所述第一晶体管的控制极与所述第一晶体管的第一极连接且连接至高电平电源端，所述第一晶体管的第二极与所述第二晶体管的第二极、所述第三晶体管的第二极和所述锁存器电路的第一输入端连接；
[0014]所述第二晶体管的控制极与所述时钟控制信号端连接，所述第二晶体管的第一极与所述低电平电源端连接，所述第二晶体管的第二极与所述锁存器电路的第一输入端连接;
[0015]所述第三晶体管的控制极与信号输入端连接，所述第三晶体管的第一极与所述低电平电源端连接，所述第三晶体管的第二极与所述锁存器电路的第一输入端连接。
[0016]可选地，所述锁存器电路包括第一或非门子电路和第二或非门子电路；
[0017]所述第一或非门子电路的第一输入端与所述或非门电路的输出端连接，所述第一或非门子电路的第二输入端与所述第二或非门子电路的输出端连接，所述第一或非门子电路的输出端与所述第二或非门子电路的第二输入端和所述输出控制电路连接；
[0018]所述第二或非门子电路的第一输入端与所述信号输入端连接，所述第二或非门子电路的输出端与所述输出控制电路连接；
[0019]所述第一或非门子电路的第一输入端为所述锁存器电路的第一输入端，所述第二或非门子电路的第一输入端为所述锁存器电路的第二输入端，所述第一或非门子电路的输出端为所述锁存器电路的第一输出端，所述第二或非门子电路的输出端为所述锁存器电路的第二输出端。
[0020]可选地，所述第一或非门子电路包括:第四晶体管、第五晶体管和第六晶体管；
[0021]所述第四晶体管的控制极与所述或非门电路的输出端连接，所述第四晶体管的第一极与所述低电平电源端连接，所述第四晶体管的第二极与所述第六晶体管的第二极和所述输出控制电路连接；
[0022]所述第五晶体管的控制极与所述第二或非门子电路的输出端连接，所述第五晶体管的第一极与所述低电平电源端连接，所述第五晶体管的第二极与所述第六晶体管的第二极和所述输出控制电路连接；
[0023]所述第六晶体管的控制极与所述第六晶体管第一极连接且连接至高电平电源端，所述第六晶体管的第二极与所述输出控制电路连接；
[0024]所述第四晶体管的第二极、第五晶体管的第二极和第六晶体管的第二极连接于所述第一或非门子电路的输出端。
[0025]可选地，所述第二或非门子电路包括:第七晶体管、第八晶体管和第九晶体管；
[0026]所述第七晶体管的控制极与所述信号输入端连接，所述第七晶体管的第一极与所述低电平电源端连接，所述第七晶体管的第二极与所述第九晶体管的第二极和所述输出控制电路连接；
[0027]所述第八晶体管的控制极与所述第一或非门子电路的输出端连接，所述第八晶体管的第一极与所述低电平电源端连接，所述第八晶体管的第二极与所述第九晶体管的第二极和所述输出控制电路连接；
[0028]所述第九晶体管的控制极与所述第九晶体管第一极连接且连接至高电平电源端，所述第九晶体管的第二极与所述输出控制电路连接。
[0029]可选地，所述输出控制电路包括:第十晶体管和第十一晶体管；
[0030]所述第十晶体管的控制极与所述锁存器电路的第一输出端连接，所述第十晶体管的第一极与所述时钟控制信号端连接，所述第十晶体管的第二极与所述信号输出端连接；
[0031]所述第十一晶体管的控制极与所述锁存器电路的第二输出端连接，所述第十一晶体管的第一极与所述低电平电源端连接，所述第十一晶体管的第二极与所述信号输出端连接。
[0032]可选地，所述移位寄存器中的全部晶体管均为N型晶体管。
[0033]为实现上述目的，本发明还提供了一种移位寄存器的驱动方法，所述移位寄存器采用上述的移位寄存器；
[0034]所述移位寄存器的驱动方法包括:
[0035]在第一阶段，所述时钟控制信号端输出的时钟控制信号为低电平信号，所述信号输入端输出的输入信号为高电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出高电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出低电平；
[0036]在第二阶段，所述时钟控制信号端输出的时钟控制信号为高电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出高电平信号，所述锁存器电路的第二输出端输出低电平信号，所述信号输出端输出高电平；
[0037]在第三阶段，所述时钟控制信号端输出的时钟控制信号为低电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出高电平信号，所述锁存器电路的第一输出端输出低电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出低电平；
[0038]在第四阶段，所述时钟控制信号端输出的时钟控制信号为高电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出低电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出低电平。
[0039]为实现上述目的，本发明提供了又一种移位寄存器，包括:或非门电路、锁存器电路和输出控制电路；
[0040]所述或非门电路的第一输入端与时钟控制信号端连接，所述或非门电路的第二输入端与信号输入端连接，所述或非门电路的输出端与所述锁存器电路的第二输入端连接；
[0041]所述锁存器电路的第一输入端与所述信号输入端连接，所述锁存器电路的第一输出端和第二输出端均与所述输出控制电路连接，所述锁存器电路的第一输入端与所述锁存器电路的第一输出端对应，所述锁存器电路的第二输入端与所述锁存器电路的第二输出端对应；
[0042]所述输出控制电路与所述时钟控制信号端、低电平电源端和信号输出端连接；
[0043]所述输出控制电路用于在所述锁存器电路的第一输出端输出低电平信号时将所述时钟控制信号端产生的时钟控制信号输出至所述信号输出端，或在所述锁存器电路的第二输出端输出低电平信号时将所述低电平电源端产生的低电平电源信号输出至所述信号输出端。
[0044]可选地，所述或非门电路包括:第一晶体管、第二晶体管和第三晶体管；
[0045]所述第一晶体管的控制极与所述第一晶体管的第一极连接且连接至低电平电源端，所述第一晶体管的第二极与所述第二晶体管的第二极和所述锁存器电路的第二输入端连接；
[0046]所述第二晶体管的控制极与所述时钟控制信号端连接，所述第二晶体管的第一极与所述第三晶体管的第二极连接，所述第二晶体管的第二极与所述锁存器电路的第二输入端连接；
[0047]所述第三晶体管的控制极与信号输入端连接，所述第三晶体管的第一极与所述高电平电源端连接。
[0048]可选地，所述锁存器电路包括第一或 非门子电路和第二或非门子电路；
[0049]所述第一或非门子电路的第一输入端与所述信号输入端连接，所述第一或非门子电路的第二输入端与所述第二或非门子电路的输出端连接，所述第一或非门子电路的输出端与所述第二或非门子电路的第二输入端和所述输出控制电路连接；
[0050]所述第二或非门子电路的第一输入端与所述或非门电路的输出端连接，所述第二或非门子电路的输出端与所述输出控制电路连接；
[0051]所述第一或非门子电路的第一输入端为所述锁存器电路的第一输入端，所述第二或非门子电路的第一输入端为所述锁存器电路的第二输入端，所述第一或非门子电路的输出端为所述锁存器电路的第一输出端，所述第二或非门子电路的输出端为所述锁存器电路的第二输出端。
[0052]可选地，所述第一或非门子电路包括:第四晶体管、第五晶体管和第六晶体管；
[0053]所述第四晶体管的控制极与所述信号输入端连接，所述第四晶体管的第一极与所述第五晶体管的第二极连接，所述第四晶体管的第二极与所述第六晶体管的第二极和所述输出控制电路连接；
[0054]所述第五晶体管的控制极与所述第二或非门子电路的输出端连接，所述第五晶体管的第一极与所述高电平电源端连接；
[0055]所述第六晶体管的控制极与所述第六晶体管第一极连接且连接至低电平电源端，所述第六晶体管的第二极与所述输出控制电路连接。
[0056]可选地，所述第二或非门子电路包括:第七晶体管、第八晶体管和第九晶体管；
[0057]所述第七晶体管的控制极与所述或非门电路的输出端连接，所述第七晶体管的第一极与所述第八晶体管的第二极连接，所述第七晶体管的第二极与所述第九晶体管的第二极和所述输出控制电路连接；
[0058]所述第八晶体管的控制极与所述第一或非门子电路的输出端连接，所述第八晶体管的第一极与高电平电源端连接，所述第八晶体管的第二极与所述第九晶体管的第二极和所述输出控制电路连接；
[0059]所述第九晶体管的控制极与所述第九晶体管第一极连接且连接至低电平电源端，所述第九晶体管的第二极与所述输出控制电路连接。
[0060]可选地，所述输出控制电路包括:第十晶体管和第十一晶体管；
[0061]所述第十晶体管的控制极与所述锁存器电路的第一输出端连接，所述第十晶体管的第一极与所述时钟控制信号端连接，所述第十晶体管的第二极与所述信号输出端连接；
[0062]所述第十一晶体管的控制极与所述锁存器电路的第二输出端连接，所述第十一晶体管的第一极与所述低电平电源端连接，所述第十一晶体管的第二极与所述信号输出端连接。
[0063]可选地，所述移位寄存器中的全部晶体管均为P型晶体管。
[0064]为实现上述目的，本发明提供了又一种移位寄存器的驱动方法，所述移位寄存器采用上述的移位寄存器；
[0065]所述移位寄存器的驱动方法包括:
[0066]在第一阶段，所述时钟控制信号端输出的时钟控制信号为低电平信号，所述信号输入端输出的输入信号为高电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出低电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出低电平；
[0067]在第二阶段，所述时钟控制信号端输出的时钟控制信号为高电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出低电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出高电平；
[0068]在第三阶段，所述时钟控制信号端输出的时钟控制信号为低电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出高电平信号，所述锁存器电路的第二输出端输出低电平信号，所述信号输出端输出低电平；
[0069]在第四阶段，所述时钟控制信号端输出的时钟控制信号为高电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出高电平信号，所述锁存器电路的第二输出端输出低电平信号，所述信号输出端输出低电平。
[0070]为实现上述目的，本发明还提供了一种栅极驱动电路，其特征在于，包括级联的多个上述的移位寄存器，除第一级移位寄存器和最后一级移位寄存器之外，每一级移位寄存器的信号输入端与上一级移位寄存器的信号输出端相连，所述栅极驱动电路顺序地输出各级移位寄存器的信号输出端所输出的栅极驱动信号。
[0071]为实现上述目的，本发明还提供了一种显示装置，包括:栅极驱动电路，所述栅极驱动电路采用上述的栅极驱动电路。
[0072]本发明具有以下有益效果:
[0073]本发明提供了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，其中该移位寄存器中仅仅通过一些数字逻辑电路(或非门电路和锁存器电路)即可实现现有的的移位寄存器的功能。由于该移位寄存器中不存在存储电容，因此可有效的减小移位寄存器的整体面积，从而有利于窄边框的实现。与此同时，本发明提供的移位寄存器中仅需要一个时钟控制信号进行控制，因此可有效的降低移位寄存器的整体功耗。此外，由于锁存器电路具有保持输出的作用，因此在后续重复执行第三阶段和第四阶段时能保证锁存器电路的第一输出端维持输出低电平信号，第二输出端维持输出高电平信号，以使得移位寄存器的信号输出端维持低电平，因此在由多个移位寄存器组成的在栅极驱动电路中不需要输入复位信号，从而可以省去两级移位寄存器之间用于传输复位信号的连接线，进而降低整个GOA电路设计的复杂度。
【附图说明】
[0074]图1为本发明实施例一提供的一种移位寄存器的结构示意图；
[0075]图2为本发明实施例二提供的一种移位寄存器的结构示意图；
[0076]图3为图2所示移位寄存器的工作时序图；
[0077]图4为本发明实施例四提供的一种移位寄存器的结构示意图；
[0078]图5为本发明实施例五提供的一种移位寄存器的结构示意图；
[0079]图6为图5所示移位寄存器的工作时序图；
[0080]图7为本发明实施例七提供的栅极驱动电路的结构示意图。
【具体实施方式】
[0081]为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器及其驱动方法、栅极驱动电路和显示装置进行详细描述。
[0082]图1为本发明实施例一提供的一种移位寄存器的结构示意图，如图1所示，该移位寄存器包括:或非门电路1、锁存器电路2和输出控制电路3，其中，或非门电路I的第一输入端与时钟控制信号端CLK连接，或非门电路I的第二输入端与信号输入端INPUT连接，或非门电路I的输出端与锁存器电路2的第一输入端R连接；锁存器电路2的第二输入端S与信号输入端INPUT连接，锁存器电路2的第一输出端Q和第二输出端均与输出控制电路3连接，锁存器电路2的第一输入端R与锁存器电路2的第一输出端Q对应，锁存器电路2的第二输入端S与锁存器电路2的第二输出端QB对应；输出控制电路3与时钟控制信号端CLK、低电平电源端VGL和信号输出端OUTPUT连接；输出控制电路3用于在锁存器电路2的第一输出端Q输出高电平信号时将时钟控制信号端CLK产生的时钟控制信号输出至信号输出端OUTPUT，或在锁存器电路2的第二输出端QB输出高电平信号时将低电平电源端VGL产生的低电平电源信号输出至信号输出端OUTPUT。
[0083]本发明实施例一提供的移位寄存器结构简单，且无需设置存储电容，因此可有效减小移位寄存器的整体面积，从而有利于窄边框的实现。
[0084]实施例二
[0085]图2为本发明实施例二提供的一种移位寄存器的结构示意图，如图2所示，图2所示的移位寄存器基于图1所述的移位寄存器，具体地，该移位寄存器中的或非门电路I包括:第一晶体管Tl、第二晶体管T2和第三晶体管T3，其中，第一晶体管Tl的控制极与第一晶体管Tl的第一极连接且连接至高电平电源端VGH，第一晶体管Tl的第二极与第二晶体管T2的第二极、第三晶体管T3的第二极和锁存器电路2的第一输入端R连接；第二晶体管T2的控制极与时钟控制信号端CLK连接，第二晶体管T2的第一极与低电平电源端VGL连接，第二晶体管T2的第二极与锁存器电路2的第一输入端R连接；第三晶体管T3的控制极与信号输入端INPUT连接，第三晶体管T3的第一极与低电平电源端VGL连接，第三晶体管T3的第二极与锁存器电路2的第一输入端R连接。
[0086]需要说明的是，上述或非门电路I的具体结构仅为本实施例中的一种可选方案，本实施例中或非门电路I还可以采用其他结构，此处不再一一列举说明。
[0087]可选地，锁存器电路2包括:第一或非门子电路和第二或非门子电路，第一或非门子电路的第一输入端与或非门电路I的输出端连接，第一或非门子电路的第二输入端与第二或非门子电路的输出端连接，第一或非门子电路的输出端与第二或非门子电路的第二输入端和输出控制电路3连接，第二或非门子电路的第一输入端与信号输入端INPUT连接，第二或非门子电路的输出端与输出控制电路3连接；第一或非门子电路的第一输入端为锁存器电路2的第一输入端R，第二或非门子电路的第一输入端为锁存器电路2的第二输入端S，第一或非门子电路的输出端为锁存器电路2的第一输出端Q，第二或非门子电路的输出端为锁存器电路2的第二输出端QB。
[0088]进一步可选地，第一或非门子电路包括:第四晶体管T4、第五晶体管T5和第六晶体管T6，其中，第四晶体管T4的控制极与或非门电路I的输出端连接，第四晶体管T4的第一极与低电平电源端VGL连接，第四晶体管T4的第二极与第六晶体管T6的第二极和输出控制电路3连接；第五晶体管T5的控制极与第二或非门子电路的输出端连接，第五晶体管T5的第一极与低电平电源端V GL连接，第五晶体管T5的第二极与第六晶体管T6的第二极和输出控制电路3连接；第六晶体管T6的控制极与第六晶体管T6第一极连接且连接至高电平电源端VGH，第六晶体管T6的第二极与输出控制电路3连接；第四晶体管T4的第二极、第五晶体管T5的第二极和第六晶体管T6的第二极连接于第一或非门子电路的输出端。
[0089]进一步可选地，第二或非门子电路包括:第七晶体管T7、第八晶体管T8和第九晶体管T9 ;第七晶体管T7的控制极与信号输入端INPUT连接，第七晶体管T7的第一极与低电平电源端VGL连接，第七晶体管T7的第二极与第九晶体管T9的第二极和输出控制电路3连接；第八晶体管T8的控制极与第一或非门子电路的输出端连接，第八晶体管T8的第一极与低电平电源端VGL连接，第八晶体管T8的第二极与第九晶体管T9的第二极和输出控制电路3连接；第九晶体管T9的控制极与第九晶体管T9第一极连接且连接至高电平电源端VGH，第九晶体管T9的第二极与输出控制电路3连接。
[0090]需要说明的是，上述锁存器电路2的具体结构仅为本实施例中的一种可选方案，本实施例中锁存器电路2还可以采用其他结构，此处不再一一列举说明。
[0091]可选地，输出控制电路3包括:第十晶体管TlO和第十一晶体管Tll ;第十晶体管TlO的控制极与锁存器电路2的第一输出端Q连接，第十晶体管TlO的第一极与时钟控制信号端CLK连接，第十晶体管TlO的第二极与信号输出端OUTPUT连接；第^^一晶体管Tll的控制极与锁存器电路2的第二输出端QB连接，第十一晶体管Tll的第一极与低电平电源端VGL连接，第^^一晶体管Tll的第二极与信号输出端OUTPUT连接。
[0092]需要说明的是，上述各电路中的晶体管独立选自多晶硅薄膜晶体管、非晶硅薄膜晶体管、氧化物薄膜晶体管以及有机薄膜晶体管中的一种。在本实施例中涉及到的“控制极”具体是指晶体管的栅极，“第一极”具体是指晶体管的源极，相应的“第二极”具体是指晶体管的漏极。当然，本领域的技术人员应该知晓的是，该“第一极”与“第二极”可进行互换。
[0093]可选地，在本发明实施例提供的上述移位寄存器中，上述各结构中的晶体管均为N型晶体管。
[0094]需要说明的是，在上述全部晶体管中，第一晶体管Tl、第六晶体管T6和第九晶体管T9均作为阻抗较大的负载来使用，而其余的晶体管均作为开关来使用。
[0095]下面将结合附图来对本申请实施例二中的移位寄存器的工作过程进行详细的描述，其中假定移位寄存器中的各晶体管均为N型晶体管，该N型晶体管在控制极为高电平时导通，在控制极为低电平时截止。
[0096]图3为图2所示移位寄存器的工作时序图，如图3所示，该移位寄存器的的工作过程包括如下四个阶段:
[0097]第一阶段tl，时钟控制信号端CLK输出的时钟控制信号为低电平信号，信号输入端INPUT输出的输入信号为高电平信号。此时，第三晶体管T3、第七晶体管T7、第八晶体管T8和第十晶体管TlO均导通，第二晶体管T2、第四晶体管T4、第五晶体管T5和第十一晶体管Tll均截止。
[0098]具体地，在或非门电路I中，由于时钟控制信号为低电平信号，输入信号为高电平信号，则第二晶体管T2截止，第三晶体管T3导通，此时在或非门电路I输出低电平信号，即锁存器电路2的第一输入端R的信号为低电平信号。
[0099]在锁存器电路2中，由于锁存器电路2的第二输入端S的信号为高电平信号，则第七晶体管T7导通，此时锁存器电路2的第二输出端QB输出低电平信号，第五晶体管T5截止。与此同时，由于锁存器电路2的第一输入端R的信号为低电平信号，则第四晶体管T4截止，由于在第四晶体管T4和第五晶体管T5均截止，在第六晶体管T6处没有形成回路，则高电平电源端VGH输出的高电平信号可通过第六晶体管T6传递至锁存器电路2的第一输出端Q，即锁存器电路2的第一输出端Q输出高电平信号。
[0100]在输出控制电路3中，由于锁存器电路2的第二输出端QB输出低电平信号，则第i 晶体管Tll截止。与此同时，由于锁存器电路2的第一输出端Q输出高电平信号，贝1J第十晶体管TlO到导通，又由于此时时钟控制信号为低电平信号，则移位寄存器的信号输出端OUTPUT输出低电平。
[0101]第二阶段t2，时钟控制信号端CLK输出的时钟控制信号为高电平信号，信号输入端INPUT输出的输入信号为低电平信号。此时，第二晶体管T2、第八晶体管T8和第十晶体管TlO导通，第三晶体管T3、第四晶体管T4、第五晶体管T5、第七晶体管T7和第十一晶体管Tll截止。
[0102]具体地，在或非门电路I中，由于时钟控制信号为高电平信号，输入信号为低电平信号，则第二晶体管T2导通，第三晶体管T3截止，此时或非门电路I输出低电平信号，即锁存器电路2的第一输入端R的信号为低电平信号。
[0103]在锁存器电路2中，由于锁存器电路2第一输入端R的信号为低电平信号，则第四晶体管T4截止，与此同时，由于锁存器电路2的第二输入端S的信号为低电平信号，则第七晶体管T7截止。此时锁存器电路2的第一输出端Q和第二输出端QB维持上一阶段(第一阶段)的输出，即锁存器电路2的第一输出端Q输出高电平信号，第二输出端QB输出低电平信号。
[0104]在输出控制电路3中，由于第二输出端QB输出低电平信号，则第^^一晶体管Tll截止。与此同时，由于锁存器电路2的第一输出端Q输出高电平信号，则第十晶体管TlO到导通，又由于此时时钟控制信号为高电平信号，则移位寄存器的信号输出端OUTPUT输出高电平。
[0105]第三阶段t3，时钟控制信号端CLK输出的时钟控制信号为低电平信号，信号输入端INPUT输出的输入信号为低电平信号。此时，第四晶体管T4、第五晶体管T5和第十一晶体管Tll导通，第二晶体管T2、第三晶体管T3、第七晶体管T7、第八晶体管T8和第十晶体管TlO截止。
[0106]具体地，在或非门电路I中，由于时钟控制信号为低电平信号，输入信号为低电平信号，则第二晶体管T2和第三晶体管T3均截止，此时在第一晶体管Tl处没有形成回路，则高电平电源端VGH输出的高电平信号可通过第一晶体管Tl传递至锁存器电路2的第一输入端R0
[0107]在锁存器电路2中，由于锁存器电路2的第一输入端R的信号为高电平信号，则第四晶体管T4导通，锁存器电路2的第一输出端Q输出低电平信号，第八晶体管T8截止。与此同时，由于锁存器电路2的第二输入端S的信号为低电平信号，则第七晶体管T7截止，此时在第九晶体管T9处没有形成回路，则高电平电源端VGH输出的高电平信号可通过第九晶体管T9传递至锁存器电路2的第二输出端QB，即锁存器电路2的第二输出端QB输出高电平信号。
[0108]在输出控制电路3中，由于锁存器电路2的第一输出端Q输出低电平信号，则第十晶体管T10截止。与此同时，由于锁存器电路2的第二输出端QB输出高电平信号，则第^^一晶体管Tll导通，低电平电源端VGL产生的低电平信号通过第十一晶体管Tll传递至移位寄存器的信号输出端OUTPUT，信号输出端OUTPUT输出低电平。
[0109]第四阶段t4，时钟控制信号端CLK输出的时钟控制信号为高电平信号，信号输入端INPUT输出的输入信号为低电平信号。此时，第二晶体管T2、第五晶体管T5和第十一晶体管Tll导通，第三晶体管T3、第四晶体管T4、第七晶体管T7、第八晶体管T8和第十晶体管TlO截止。
[0110]具体地，在或非门电路I中，由于时钟控制信号为高电平信号，输入信号为低电平信号，则第二晶体管T2导通，第三晶体管T3截止，此时或非门电路I输出低电平信号，即锁存器电路2的第一输入端R的信号为低电平信号。
[0111]在锁存器电路2中，由于锁存器电路2第一输入端R的信号为低电平信号，则第四晶体管T4截止，与此同时，由于锁存器电路2的第二输入端S的信号为低电平信号，则第七晶体管T7截止。此时锁存器电路2的第一输出端Q和第二输出端QB维持上一阶段(第三阶段)的输出，即锁存器电路2的第一输出端Q输出低电平信号，第二输出端QB输出高电平信号。
[0112]在输出控制电路3中，由于锁存器电路2的第一输出端Q输出低电平信号，则第十晶体管T10截止。与此同时，由于锁存器电路2的第二输出端QB输出高电平信号，则第^^一晶体管Tll导通，低电平电源端VGL产生的低电平信号通过第十一晶体管Tll传递至移位寄存器的信号输出端OUTPUT，信号输出端OUTPUT输出低电平。
[0113]在后续工作过程中，重复执行上述第三阶段和第四阶段，直至信号输入端INPUT输出的输入信号为高电平信号(重新执行第一阶段)。
[0114]从上述过程可见，本实施例提供的移位寄存器中仅仅通过一些数字逻辑电路(或非门电路I和锁存器电路2)即可实现现有的的移位寄存器的功能。由于该移位寄存器中不存在存储电容，因此可有效的减小移位寄存器的整体面积，从而有利于窄边框的实现。与此同时，本实施例中提供的移位寄存器中仅需要一个时钟控制信号进行控制，因此可有效的降低移位寄存器的整体功耗。此外，由于锁存器电路2具有保持输出的作用，因此在后续重复执行第三阶段和第四阶段时能保证锁存器电路2的第一输出端Q维持输出低电平信号，第二输出端维持输出高电平信号，以使得移位寄存器的信号输出端OUTPUT维持低电平，因此在由多个移位寄存器组成的在栅极驱动电路中不需要输入复位信号，从而可以省去两级移位寄存器之间用于传输复位信号的连接线，进而降低整个GOA电路设计的复杂度。
[0115]实施例三
[0116]本发明实施例三提供了一种移位寄存器的驱动方法，其中该移位寄存器采用上述实施例一或实施例二中移位寄存器，具体内容可参见上述实施例一或实施例二的描述，此处不再赘述。
[0117]参见图3所示的时序，该移位寄存器的驱动方法包括如下四个阶段:
[01 18]在第一阶段，时钟控制信号端输出的时钟控制信号为低电平信号，信号输入端输出的输入信号为高电平信号，或非门电路的输出端输出低电平信号，锁存器电路的第一输出端输出高电平信号，锁存器电路的第二输出端输出高电平信号，信号输出端输出低电平。
[0119]在第二阶段，时钟控制信号端输出的时钟控制信号为高电平信号，信号输入端输出的输入信号为低电平信号，或非门电路的输出端输出低电平信号，锁存器电路的第一输出端输出高电平信号，锁存器电路的第二输出端输出低电平信号，信号输出端输出高电平。
[0120]在第三阶段，时钟控制信号端输出的时钟控制信号为低电平信号，信号输入端输出的输入信号为低电平信号，或非门电路的输出端输出高电平信号，锁存器电路的第一输出端输出低电平信号，锁存器电路的第二输出端输出高电平信号，信号输出端输出低电平。
[0121]在第四阶段，时钟控制信号端输出的时钟控制信号为高电平信号，信号输入端输出的输入信号为低电平信号，或非门电路的输出端输出低电平信号，锁存器电路的第一输出端输出低电平信号，锁存器电路的第二输出端输出高电平信号，信号输出端输出低电平。
[0122]实施例四
[0123]图4为本发明实施例四提供的一种移位寄存器的结构示意图，如图4所示，该移位寄存器包括:或非门电路1、锁存器电路2和输出控制电路3，其中，或非门电路I的第一输入端与时钟控制信号端CLK连接，或非门电路I的第二输入端与信号输入端INPUT连接，或非门电路I的输出端与锁存器电路2的第二输入端S连接；锁存器电路2的第一输入端R与信号输入端INPUT连接，锁存器电路2的第一输出端Q和第二输出端QB均与输出控制电路3连接，锁存器电路2的第一输入端R与锁存器电路2的第一输出端Q对应，锁存器电路2的第二输入端S与锁存器电路2的第二输出端QB对应；输出控制电路3与时钟控制信号端CLKJg电平电源端VGL和信号输出端OUTPUT连接；输出控制电路3用于在锁存器电路2的第一输出端Q输出低电平信号时将时钟控制信号端CLK产生的时钟控制信号输出至信号输出端OUTPUT，或在锁存器电路2的第二输出端QB输出低电平信号时将低电平电源端VGL产生的低电平电源信号输出至信号输出端OUTPUT。
[0124]本发明实施例一提供的移位寄存器结构简单，且无需设置存储电容，因此可有效减小移位寄存器的整体面积，从而有利于窄边框的实现。
[0125]实施例五
[0126]图5为本发明实施例五提供的一种移位寄存器的结构示意图，如图5所示，图5所示的移位寄存器基于图4的移位寄存器，具体地，该移位寄存器中的或非门电路I包括:第一晶体管Tl、第二晶体管T2和第三晶体管T3，其中，第一晶体管T3的控制极与第一晶体管T2的第一极连接且连接至低电平电源端VGL，第一晶体管Tl的第二极与第二晶体管T2的第二极和锁存器电路2的第二输入端连接；第二晶体管T2的控制极与时钟控制信号端CLK连接，第二晶体管T2的第一极与第三晶体管T3的第二极连接，第二晶体管T2的第二极与锁存器电路的第二输入端S连接；第三晶体管T3的控制极与信号输入端INPUT连接，第三晶体管T3的第一极与高电平电源端VGH连接。
[0127]需要说明的是，上述或非门电路I的具体结构仅为本实施例中的一种可选方案，本实施例中或非门电路I还可以采用其他结构，此处不再一一列举说明。
[0128]可选地，锁存器电路包括:第一或非门子电路和第二或非门子电路；第一或非门子电路的第一输入端与信号输入端INPUT连接，第一或非门子电路的第二输入端与第二或非门子电路的输出端连接，第一或非门子电路的输出端与第二或非门子电路的第二输入端和输出控制电路3连接；第二或非门子电路的第一输入端与或非门电路I的输出端连接，第二或非门子电路的输出端与输出控制电路连接；第一或非门子电路的第一输入端为锁存器电路2的第一输入端R，第二或非门子电路的第一输入端为锁存器电路2的第二输入端S，第一或非门子电路的输出端为锁存器电路2的第一输出端Q，第二或非门子电路的输出端为锁存器电路2的第二输出端QB。
[0129]进一步可选地，第一或非门子电路包括:第四晶体管T4、第五晶体管T5和第六晶体管T6，其中，第四晶体管T4的控制极与信号输入端INPUT连接，第四晶体管T4的第一极与第五晶体管T5的第二极连接，第四晶体管T4的第二极与第六晶体管T6的第二极和输出控制电路3连接；第五晶体管T5的控制极与第二或非门子电路的输出端连接，第五晶体管T5的第一极与高电平电源端VGH连接；第六晶体管T6的控制极与第六晶体管T6第一极连接且连接至低电平电源端VGL，第六晶体管T6的第二极与输出控制电路3连接。
[0130]进一步可选地，第二或非门子电路包括:第七晶体管T7、第八晶体管T8和第九晶体管T9，其中，第七晶体管T7的控制极与或非门电路I的输出端连接，第七晶体管T7的第一极与第八晶体管T8的第二极连接，第七晶体管T7的第二极与第九晶体管T9的第二极和输出控制电路3连接；第八晶体管T8的控制极与第一或非门子电路的输出端连接，第八晶体管T8的第一极与高电平电源端连接，第八晶体管T8的第二极与第九晶体管T9的第二极和输出控制电路连接；第九晶体管T9的控制极与第九晶体管T9的第一极连接且连接至低电平电源端VGL，第九晶体管T9的第二极与输出控制电路3连接。
[0131]需要说明的是，上述锁存器电路2的具体结构仅为本实施例中的一种可选方案，本实施例中锁存器电路2还可以采用其他结构，此处不再一一列举说明。
[0132]可选地，输出控制电路包括:第十晶体管TlO和第十一晶体管Tll ;第十晶体管TlO的控制极与锁存器电路2的第一输出端Q连接，第十晶体管TlO的第一极与时钟控制信号CLK端连接，第十晶体管TlO的第二极与信号输出端OUTPUT连接；第^^一晶体管Tll的控制极与锁存器电路2的第二输出端QB连接，第十一晶体管Tll的第一极与低电平电源端VGL连接，第^^一晶体管Tll的第二极与信号输出端OUTPUT连接。
[0133]需要说明的是，上述各电路中的晶体管独立选自多晶硅薄膜晶体管、非晶硅薄膜晶体管、氧化物薄膜晶体管以及有机薄膜晶体管中的一种。在本实施例中涉及到的“控制极”具体是指晶体管的栅极，“第一极”具体是指晶体管的源极，相应的“第二极”具体是指晶体管的漏极。当然，本领域的技术人员应该知晓的是，该“第一极”与“第二极”可进行互换。
[0134]可选地，在本发明实施例提供的上述移位寄存器中，上述各结构中的晶体管均为P
型晶体管。
[0135]需要说明的是，在上述全部晶体管中，第一晶体管Tl、第六晶体管T6和第九晶体管T9均作为阻抗较大的负载来使用，而其余的晶体管均作为开关来使用。
[0136]下面将结合附图来对本申请实施例二中的移位寄存器的工作过程进行详细的描述，其中假定移位寄存器中的各晶体管均为P型晶体管，该P型晶体管在控制极为低电平时导通，在控制极为高电平时截止。
[0137]图6为图5所示移位寄存器的工作时序图，如图6所示，该移位寄存器的的工作过程包括如下四个阶段:
[0138]第一阶段tl，时钟控制信号端CLK输出的时钟控制信号为低电平信号，信号输入端INPUT输出的输入信号为高电平信号。此时，第二晶体管T2、第七晶体管T7、第八晶体管T8、第十一晶体管Tll均导通，第三晶体管T3、第四晶体管T4、第五晶体管T5和第十晶体管TlO均截止。
[0139]具体地，在或非门电路I中，由于时钟控制信号为低电平信号，输入信号为高电平信号，则第二晶体管T2导通，第三晶体管T3截止，此时在或非门电路I输出低电平信号，即锁存器电路2的第二输入端S的信号为低电平信号。
[0140]在锁存器电路2中，由于锁存器电路2的第一输入端R的信号为高电平信号，则第四晶体管T4截止，此时锁存器电路2的第一输出端Q输出低电平信号。与此同时，第八晶体管T8导通。又由于锁存器电路2的第二输入端S的信号为低电平信号，则第七晶体管T7导通，所以高电平电源端VGH输出的高电平信号通过第八晶体管T8和第七晶体管T7传递至锁存器电路2的第二输出端QB，即锁存器电路2的第二输出端QB输出高电平信号。此时，第五晶体管截止。
[0141]在输出控制电路3中，由于锁存器电路2的第二输出端QB输出高电平信号，则第i 晶体管Tll截止。与此同时，由于锁存器电路2的第一输出端Q输出低电平信号，贝1J第十晶体管TlO导通，又由于此时时钟控制信号为低电平信号，则移位寄存器的信号输出端OUTPUT输出低电平。
[0142]第二阶段t2，时钟控制信号端CLK输出的时钟控制信号为高电平信号，信号输入端INPUT输出的输入信号为低电平信号。此时，第三晶体管T3、第四晶体管T4、第七晶体管T7、第八晶体管T8和第十晶体管TlO均导通，第二晶体管T2、第五晶体管T5截止和第十一晶体管Tll均截止。
[0143]具体地，在或非门电路I中，由于时钟控制信号为高电平信号，输入信号为低电平信号，则第二晶体管T2截止，第三晶体管T3导通，此时或非门电路I输出低电平信号，即锁存器电路2的第二输入端S的信号为低电平信号。
[0144]在锁存器电路2中，由于锁存器电路2的第二输入端S的信号为低电平信号，则第七晶体管T7导通，与此同时，第八晶体管T8维持上一阶段的导通状态，锁存器电路2的第二输入端S持续输出高电平信号，此时第五晶体管T5维持截止状态。由于第五晶体管T5截止，在第六晶体管T6处没有形成回路，则低电平电源端VGL输出的低电平信号可通过第六晶体管T6传递至锁存器电路2的第一输出端Q，即锁存器电路2的第一输出端Q输出低电平信号。
[0145]在输出控制电路3中，由于锁存器电路2的第二输出端QB输出高电平信号，则第i 晶体管Tll截止。与此同时，由于锁存器电路2的第一输出端Q输出低电平信号，贝1J第十晶体管TlO导通，又由 于此时时钟控制信号为高电平信号，则移位寄存器的信号输出端OUTPUT输出高电平。
[0146]第三阶段t3，时钟控制信号端CLK输出的时钟控制信号为低电平信号，信号输入端INPUT输出的输入信号为低电平信号。此时，第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第十一晶体管Tll导通，第七晶体管T7、第八晶体管T8和第十晶体管TlO截止。
[0147]具体地，在或非门电路I中，由于时钟控制信号为低电平信号，输入信号为低电平信号，则第二晶体管T2导通，第三晶体管T3导通，此时或非门电路I输出高电平信号，即锁存器电路2的第二输入端S的信号为高电平信号。
[0148]在锁存器电路2中，由于锁存器电路2的第二输入端S的信号为高电平信号，则第四晶体管T7截止，此时在第九晶体管T9处没有形成回路，则低电平电源端VGL输出的低电平信号可通过第九晶体管T9传递至锁存器电路2的第二输出端QB，即锁存器电路2的第二输出端QB输出低电平信号。此时，第五晶体管T5导通。又由于锁存器电路2的第一输入端R的信号为低电平信号，则第四晶体管T4导通，所以高电平电源端VGH输出的高电平信号通过第五晶体管T5和第四晶体管T4传递至锁存器电路2的第一输出端Q，即锁存器电路2的第一输出端Q输出高电平信号，此时第八晶体管T8截止。
[0149]在输出控制电路3中，由于锁存器电路2的第一输出端Q输出高电平信号，则第十晶体管截止。与此同时，由于锁存器电路2的第二输出端QB输出低电平信号，则第十一晶体管Tll导通，低电平电源端VGL输出的低电平信号通过第十一晶体管Tll传递至锁存器电路2的信号输出端OUTPUT，即移位寄存器的信号输出端OUTPUT输出低电平。
[0150]第四阶段t4，时钟控制信号端CLK输出的时钟控制信号为高电平信号，信号输入端INPUT输出的输入信号为低电平信号。此时，第三晶体管T3、第四晶体管T4、第五晶体管T5、第七晶体管T7和第十一晶体管Tll导通，第二晶体管T2、第八晶体管T8和第十晶体管TlO截止。
[0151]具体地，在或非门电路I中，由于时钟控制信号为高电平信号，输入信号为低电平信号，则第二晶体管T2截止，第三晶体管T3导通，此时或非门电路I输出低电平信号，即锁存器电路2的第一输入端R的信号为低电平信号。
[0152]在锁存器电路2中，由于锁存器电路2的第一输入端R的信号为低电平信号，则第四晶体管T4导通，与此同时，由于锁存器电路的第二输入端S的信号为低电平信号，则第七晶体管导通。此时锁存器电路2的第一输出端Q和第二输出端QB维持上一阶段(第三阶段)的输出，即锁存器电路2的第一输出端Q输出高电平信号，第二输出端QB输出低电平信号。
[0153]在输出控制电路3中，由于锁存器电路2的第一输出端Q输出高电平信号，则第十晶体管截止。与此同时，由于锁存器电路2的第二输出端QB输出低电平信号，则第十一晶体管Tll导通，低电平电源端VGL输出的低电平信号通过第十一晶体管传递至锁存器电路2的信号输出端OUTPUT，即移位寄存器的信号输出端OUTPUT输出低电平。
[0154]在后续工作过程中，重复执行上述第三阶段和第四阶段，直至信号输入端INPUT输出的输入信号为高电平信号(重新执行第一阶段)。
[0155]从上述过程可见，本实施例提供的移位寄存器中仅仅通过一些数字逻辑电路(或非门电路I和锁存器电路2)即可实现现有的的移位寄存器的功能。由于该移位寄存器中不存在存储电容，因此可有效的减小移位寄存器的整体面积，从而有利于窄边框的实现。与此同时，本实施例中提供的移位寄存器中仅需要一个时钟控制信号进行控制，因此可有效的降低移位寄存器的整体功耗。此外，由于锁存器电路2具有保持输出的作用，因此在后续重复执行第三阶段和第四阶段时能保证锁存器电路2的第一输出端Q维持输出低电平信号，第二输出端维持输出高电平信号，以使得移位寄存器的信号输出端OUTPUT维持低电平，因此在由多个移位寄存器组成的在栅极驱动电路中不需要输入复位信号，从而可以省去两级移位寄存器之间用于传输复位信号的连接线，进而降低整个GOA电路设计的复杂度。
[0156]实施例六
[0157]本发明实施例六提供了一种移位寄存器的驱动方法，其中该移位寄存器采用上述实施例四或实施例五中的移位寄存器，具体内容可参见上述实施例四或实施例五的描述，此处不再赘述。
[0158]参见图6所示的时序，该移位寄存器的驱动方法包括如下四个阶段:
[0159]在第一阶段，时钟控制信号端输出的时钟控制信号为低电平信号，信号输入端输出的输入信号为高电平信号，或非门电路的输出端输出低电平信号，锁存器电路的第一输出端输出低电平信号，锁存器电路的第二输出端输出高电平信号，信号输出端输出低电平;
[0160]在第二阶段，时钟控制信号端输出的时钟控制信号为高电平信号，信号输入端输出的输入信号为低电平信号，或非门电路的输出端输出低电平信号，锁存器电路的第一输出端输出低电平信号，锁存器电路的第二输出端输出高电平信号，信号输出端输出高电平;
[0161]在第三阶段，时钟控制信号端输出的时钟控制信号为低电平信号，信号输入端输出的输入信号为低电平信号，或非门电路的输出端输出低电平信号，锁存器电路的第一输出端输出高电平信号，锁存器电路的第二输出端输出低电平信号，信号输出端输出低电平;
[0162]在第四阶段，时钟控制信号端输出的时钟控制信号为高电平信号，信号输入端输出的输入信号为低电平信号，或非门电路的输出端输出低电平信号，锁存器电路的第一输出端输出高电平信号，锁存器电路的第二输出端输出低电平信号，信号输出端输出低电平。
[0163]实施例七
[0164]图7为本发明实施例七提供的栅极驱动电路的结构示意图，如图7所示，该栅极驱动电路包括级联的多个移位寄存器SR(I)?SR(N)，该移位寄存器采用上述实施例一、实施例二、实施例四或实施例五中的移位寄存器。当该移位寄存器采用上述实施例一或实施例二中的移位寄存器时，该移位寄存器的驱动方法可采用上述实施三中的驱动方法，当该移位寄存器采用上述实施例四或实施例五中的移位寄存器时，该移位寄存器的驱动方法可采用上述实施六中的驱动方法。其中，在该栅极驱动电路中，除第一级移位寄存器SR(I)和最后一级移位寄存器SR(N)之外，每一级移位寄存器的信号输入端与上一级移位寄存器的信号输出端相连，在帧起始信号STV控制下，栅极驱动电路顺序地输出各级移位寄存器的信号输出端所输出的栅极驱动信号。
[0165]本发明实施例七还提供了一种显示装置，该显示装置包括上述的栅极驱动电路，具体内容可参见上述相应描述，此处不再赘述。
[0166]可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
【主权项】
1.一种移位寄存器，其特征在于，包括:或非门电路、锁存器电路和输出控制电路； 所述或非门电路的第一输入端与时钟控制信号端连接，所述或非门电路的第二输入端与信号输入端连接，所述或非门电路的输出端与所述锁存器电路的第一输入端连接； 所述锁存器电路的第二输入端与所述信号输入端连接，所述锁存器电路的第一输出端和第二输出端均与所述输出控制电路连接，所述锁存器电路的第一输入端与所述锁存器电路的第一输出端对应，所述锁存器电路的第二输入端与所述锁存器电路的第二输出端对应; 所述输出控制电路与所述时钟控制信号端、低电平电源端和信号输出端连接； 所述输出控制电路用于在所述锁存器电路的第一输出端输出高电平信号时将所述时钟控制信号端产生的时钟控制信号输出至所述信号输出端，或在所述锁存器电路的第二输出端输出高电平信号时将所述低电平电源端产生的低电平电源信号输出至所述信号输出端。2.根据权利要求1所述的移位寄存器，其特征在于，所述或非门电路包括:第一晶体管、第二晶体管和第三晶体管； 所述第一晶体管的控制极与所述第一晶体管的第一极连接且连接至高电平电源端，所述第一晶体管的第二极与所述第二晶体管的第二极、所述第三晶体管的第二极和所述锁存器电路的第一输入端连接； 所述第二晶体管的控制极与所述时钟控制信号端连接，所述第二晶体管的第一极与所述低电平电源端连接，所述第二晶体管的第二极与所述锁存器电路的第一输入端连接； 所述第三晶体管的控制极与信号输入端连接，所述第三晶体管的第一极与所述低电平电源端连接，所述第三晶体管的第二极与所述锁存器电路的第一输入端连接。3.根据权利要求1所述的移位寄存器，其特征在于，所述锁存器电路包括第一或非门子电路和第二或非门子电路； 所述第一或非门子电路的第一输入端与所述或非门电路的输出端连接，所述第一或非门子电路的第二输入端与所述第二或非门子电路的输出端连接，所述第一或非门子电路的输出端与所述第二或非门子电路的第二输入端和所述输出控制电路连接； 所述第二或非门子电路的第一输入端与所述信号输入端连接，所述第二或非门子电路的输出端与所述输出控制电路连接； 所述第一或非门子电路的第一输入端为所述锁存器电路的第一输入端，所述第二或非门子电路的第一输入端为所述锁存器电路的第二输入端，所述第一或非门子电路的输出端为所述锁存器电路的第一输出端，所述第二或非门子电路的输出端为所述锁存器电路的第二输出端。4.根据权利要求3所述的移位寄存器，其特征在于，所述第一或非门子电路包括:第四晶体管、第五晶体管和第六晶体管； 所述第四晶体管的控制极与所述或非门电路的输出端连接，所述第四晶体管的第一极与所述低电平电源端连接，所述第四晶体管的第二极与所述第六晶体管的第二极和所述输出控制电路连接； 所述第五晶体管的控制极与所述第二或非门子电路的输出端连接，所述第五晶体管的第一极与所述低电平电源端连接，所述第五晶体管的第二极与所述第六晶体管的第二极和所述输 出控制电路连接； 所述第六晶体管的控制极与所述第六晶体管第一极连接且连接至高电平电源端，所述第六晶体管的第二极与所述输出控制电路连接； 所述第四晶体管的第二极、第五晶体管的第二极和第六晶体管的第二极连接于所述第一或非门子电路的输出端。5.根据权利要求3所述的移位寄存器，其特征在于，所述第二或非门子电路包括:第七晶体管、第八晶体管和第九晶体管； 所述第七晶体管的控制极与所述信号输入端连接，所述第七晶体管的第一极与所述低电平电源端连接，所述第七晶体管的第二极与所述第九晶体管的第二极和所述输出控制电路连接； 所述第八晶体管的控制极与所述第一或非门子电路的输出端连接，所述第八晶体管的第一极与所述低电平电源端连接，所述第八晶体管的第二极与所述第九晶体管的第二极和所述输出控制电路连接； 所述第九晶体管的控制极与所述第九晶体管第一极连接且连接至高电平电源端，所述第九晶体管的第二极与所述输出控制电路连接。6.根据权利要求1所述的移位寄存器，其特征在于，所述输出控制电路包括:第十晶体管和第十一晶体管； 所述第十晶体管的控制极与所述锁存器电路的第一输出端连接，所述第十晶体管的第一极与所述时钟控制信号端连接，所述第十晶体管的第二极与所述信号输出端连接； 所述第十一晶体管的控制极与所述锁存器电路的第二输出端连接，所述第十一晶体管的第一极与所述低电平电源端连接，所述第十一晶体管的第二极与所述信号输出端连接。7.根据权利要求1-6中任一所述的移位寄存器，其特征在于，所述移位寄存器中的全部晶体管均为N型晶体管。8.一种移位寄存器，其特征在于，包括:或非门电路、锁存器电路和输出控制电路； 所述或非门电路的第一输入端与时钟控制信号端连接，所述或非门电路的第二输入端与信号输入端连接，所述或非门电路的输出端与所述锁存器电路的第二输入端连接； 所述锁存器电路的第一输入端与所述信号输入端连接，所述锁存器电路的第一输出端和第二输出端均与所述输出控制电路连接，所述锁存器电路的第一输入端与所述锁存器电路的第一输出端对应，所述锁存器电路的第二输入端与所述锁存器电路的第二输出端对应; 所述输出控制电路与所述时钟控制信号端、低电平电源端和信号输出端连接； 所述输出控制电路用于在所述锁存器电路的第一输出端输出低电平信号时将所述时钟控制信号端产生的时钟控制信号输出至所述信号输出端，或在所述锁存器电路的第二输出端输出低电平信号时将所述低电平电源端产生的低电平电源信号输出至所述信号输出端。9.根据权利要求8所述的移位寄存器，其特征在于，所述或非门电路包括:第一晶体管、第二晶体管和第三晶体管； 所述第一晶体管的控制极与所述第一晶体管的第一极连接且连接至低电平电源端，所述第一晶体管的第二极与所述第二晶体管的第二极和所述锁存器电路的第二输入端连接; 所述第二晶体管的控制极与所述时钟控制信号端连接，所述第二晶体管的第一极与所述第三晶体管的第二极连接，所述第二晶体管的第二极与所述锁存器电路的第二输入端连接; 所述第三晶体管的控制极与信号输入端连接，所述第三晶体管的第一极与所述高电平电源端连接。10.根据权利要求8所述的移位寄存器，其特征在于，所述锁存器电路包括第一或非门子电路和第二或非门子电路； 所述第一或非门子电路的第一输入端与所述信号输入端连接，所述第一或非门子电路的第二输入端与所述第二或非门子电路的输出端连接，所述第一或非门子电路的输出端与所述第二或非门子电路的第二输入端和所述输出控制电路连接； 所述第二或非门子电路的第一输入端与所述或非门电路的输出端连接，所述第二或非门子电路的输出端与所述输出控制电路连接； 所述第一或非门子电路的第一输入端为所述锁存器电路的第一输入端，所述第二或非门子电路的第一输入端为所述锁存器电路的第二输入端，所述第一或非门子电路的输出端为所述锁存器电路的第一输出端，所述第二或非门子电路的输出端为所述锁存器电路的第二输出端。11.根据权利要求10所述的移位寄存器，其特征在于，所述第一或非门子电路包括:第四晶体管、第五晶体管和第六晶体管； 所述第四晶体管的控制极与所述信号输入端连接，所述第四晶体管的第一极与所述第五晶体管的第二极连接，所述第四晶体管的第二极与所述第六晶体管的第二极和所述输出控制电路连接； 所述第五晶体管的控制极与所述第二或非门子电路的输出端连接，所述第五晶体管的第一极与所述高电平电源端连接； 所述第六晶体管的控制极与所述第六晶体管第一极连接且连接至低电平电源端，所述第六晶体管的第二极与所述输出控制电路连接。12.根据权利要求10所述的移位寄存器，其特征在于，所述第二或非门子电路包括:第七晶体管、第八晶体管和第九晶体管； 所述第七晶体管的控制极与所述或非门电路的输出端连接，所述第七晶体管的第一极与所述第八晶体管的第二极连接，所述第七晶体管的第二极与所述第九晶体管的第二极和所述输出控制电路连接； 所述第八晶体管的控制极与所述第一或非门子电路的输出端连接，所述第八晶体管的第一极与高电平电源端连接，所述第八晶体管的第二极与所述第九晶体管的第二极和所述输出控制电路连接； 所述第九晶体管的控制极与所述第九晶体管第一极连接且连接至低电平电源端，所述第九晶体管的第二极与所述输出控制电路连接。13.根据权利要求8所述的移位寄存器，其特征在于，所述输出控制电路包括:第十晶体管和第十一晶体管； 所述第十晶体管的控制极与所述锁存器电路的第一输出端连接，所述第十晶体管的第一极与所述时钟控制信号端连接，所述第十晶体管的第二极与所述信号输出端连接； 所述第十一晶体管的控制极与所述锁存器电路的第二输出端连接，所述第十一晶体管的第一极与所述低电平电源端连接，所述第十一晶体管的第二极与所述信号输出端连接。14.根据权利要求8-13中任一所述的移位寄存器，其特征在于，所述移位寄存器中的全部晶体管均为P型晶体管。15.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-14中任一所述的移位寄存器，除第一级移位寄存器和最后一级移位寄存器之外，每一级移位寄存器的信号输入端与上一级移位寄存器的信号输出端相连，所述栅极驱动电路顺序地输出各级移位寄存器的信号输出端所输出的栅极驱动信号。16.一种显示装置，其特征在于，包括:如权利要求15所述的栅极驱动电路。17.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器采用上述权利要求1-7中任一所述的移位寄存器； 所述移位寄存器的驱动方法包括: 在第一阶段，所述时钟控制信号端输出的时钟控制信号为低电平信号，所述信号输入端输出的输入信号为高电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出高电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出低电平； 在第二阶段，所述时钟控制信号端输出的时钟控制信号为高电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出高电平信号，所述锁存器电路的第二输出端输出低电平信号，所述信号输出端输出高电平； 在第三阶段，所述时钟控制信号端输出的时钟控制信号为低电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出高电平信号，所述锁存器电路的第一输出端输出低电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出低电平； 在第四阶段，所述时钟控制信号端输出的时钟控制信号为高电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出低电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出低电平。18.—种移位寄存器的驱动方法，其特征在于，所述移位寄存器采用上述权利要求8_14中任一所述的移位寄存器； 所述移位寄存器的驱动方法包括: 在第一阶段，所述时钟控制信号端输出的时钟控制信号为低电平信号，所述信号输入端输出的输入信号为高电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出低电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出低电平； 在第二阶段，所述时钟控制信号端输出的时钟控制信号为高电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出低电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出高电平； 在第三阶段，所述时钟控制信号端输出的时钟控制信号为低电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出高电平信号，所述锁存器电路的第二输出端输出低电平信号，所述信号输出端输出低电平； 在第四阶段，所述时钟控制信号端输出的时钟控制信号为高电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出高电平信号，所述锁存器电路的第二输出端输出低电平信号，所述信号输出端输出低电平。
【专利摘要】本发明公开了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，其中该移位寄存器包括：或非门电路、锁存器电路和输出控制电路，或非门电路的第一输入端与时钟控制信号端连接，或非门电路的第二输入端与信号输入端连接，或非门电路的输出端与锁存器电路的第一输入端连接；锁存器电路的第二输入端与信号输入端连接，锁存器电路的第一输出端和第二输出端均与输出控制电路连接；输出控制电路与时钟控制信号端、低电平电源端和信号输出端连接。在本发明提供的该移位寄存器中，由于不存在存储电容，因此可有效的减小移位寄存器的整体面积，从而有利于窄边框的实现。
【IPC分类】G11C19/28, G09G3/36
【公开号】CN104900210
【申请号】CN201510373239
【发明人】马经山, 徐帅, 张郑欣
【申请人】京东方科技集团股份有限公司, 北京京东方光电科技有限公司
【公开日】2015年9月9日
【申请日】2015年6月30日
【技术领域】
[0001]本发明涉及显示技术领域，特别涉及移位寄存器及其驱动方法、栅极驱动电路和显示装置。
【背景技术】
[0002]在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理等。液晶显示器包括数据驱动器(SourceDriver)、栅极驱动装置(Gate Driver)及液晶显示面板等。其中，液晶显示面板中具有像素阵列，而栅极驱动装置用以依序开启像素阵列中对应的像素行，以将数据驱动器输出的像素数据传输至像素，进而显示待显图像。
[0003]目前，栅极驱动装置一般通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(Gate Driver on ARay,简称GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IntegratedCircuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
[0004]现有的栅极驱动装置通常由多个级联的移位寄存器构成，各级移位寄存器中包括有多个薄膜薄膜晶体管和存储电容，其中存储电容与信号输出端连接，用于维持信号输出端的输出电压。
[0005]然而，存储电容的设置需要占用较大的面积，从而使得移位寄存器的整体面积偏大，进而不利于显示面板窄边框的实现。
【发明内容】
[0006]本发明提供一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，其中该移位寄存器结构简单且无需设置存储电容，从而使得移位寄存器的整体面积减小，进而有利于窄边框的实现。
[0007]为实现上述目的，本发明提供了一种移位寄存器，包括:或非门电路、锁存器电路和输出控制电路；
[0008]所述或非门电路的第一输入端与时钟控制信号端连接，所述或非门电路的第二输入端与信号输入端连接，所述或非门电路的输出端与所述锁存器电路的第一输入端连接；
[0009]所述锁存器电路的第二输入端与所述信号输入端连接，所述锁存器电路的第一输出端和第二输出端均与所述输出控制电路连接，所述锁存器电路的第一输入端与所述锁存器电路的第一输出端对应，所述锁存器电路的第二输入端与所述锁存器电路的第二输出端对应；
[0010]所述输出控制电路与所述时钟控制信号端、低电平电源端和信号输出端连接；
[0011]所述输出控制电路用于在所述锁存器电路的第一输出端输出高电平信号时将所述时钟控制信号端产生的时钟控制信号输出至所述信号输出端，或在所述锁存器电路的第二输出端输出高电平信号时将所述低电平电源端产生的低电平电源信号输出至所述信号输出端。
[0012]可选地，所述或非门电路包括:第一晶体管、第二晶体管和第三晶体管；
[0013]所述第一晶体管的控制极与所述第一晶体管的第一极连接且连接至高电平电源端，所述第一晶体管的第二极与所述第二晶体管的第二极、所述第三晶体管的第二极和所述锁存器电路的第一输入端连接；
[0014]所述第二晶体管的控制极与所述时钟控制信号端连接，所述第二晶体管的第一极与所述低电平电源端连接，所述第二晶体管的第二极与所述锁存器电路的第一输入端连接;
[0015]所述第三晶体管的控制极与信号输入端连接，所述第三晶体管的第一极与所述低电平电源端连接，所述第三晶体管的第二极与所述锁存器电路的第一输入端连接。
[0016]可选地，所述锁存器电路包括第一或非门子电路和第二或非门子电路；
[0017]所述第一或非门子电路的第一输入端与所述或非门电路的输出端连接，所述第一或非门子电路的第二输入端与所述第二或非门子电路的输出端连接，所述第一或非门子电路的输出端与所述第二或非门子电路的第二输入端和所述输出控制电路连接；
[0018]所述第二或非门子电路的第一输入端与所述信号输入端连接，所述第二或非门子电路的输出端与所述输出控制电路连接；
[0019]所述第一或非门子电路的第一输入端为所述锁存器电路的第一输入端，所述第二或非门子电路的第一输入端为所述锁存器电路的第二输入端，所述第一或非门子电路的输出端为所述锁存器电路的第一输出端，所述第二或非门子电路的输出端为所述锁存器电路的第二输出端。
[0020]可选地，所述第一或非门子电路包括:第四晶体管、第五晶体管和第六晶体管；
[0021]所述第四晶体管的控制极与所述或非门电路的输出端连接，所述第四晶体管的第一极与所述低电平电源端连接，所述第四晶体管的第二极与所述第六晶体管的第二极和所述输出控制电路连接；
[0022]所述第五晶体管的控制极与所述第二或非门子电路的输出端连接，所述第五晶体管的第一极与所述低电平电源端连接，所述第五晶体管的第二极与所述第六晶体管的第二极和所述输出控制电路连接；
[0023]所述第六晶体管的控制极与所述第六晶体管第一极连接且连接至高电平电源端，所述第六晶体管的第二极与所述输出控制电路连接；
[0024]所述第四晶体管的第二极、第五晶体管的第二极和第六晶体管的第二极连接于所述第一或非门子电路的输出端。
[0025]可选地，所述第二或非门子电路包括:第七晶体管、第八晶体管和第九晶体管；
[0026]所述第七晶体管的控制极与所述信号输入端连接，所述第七晶体管的第一极与所述低电平电源端连接，所述第七晶体管的第二极与所述第九晶体管的第二极和所述输出控制电路连接；
[0027]所述第八晶体管的控制极与所述第一或非门子电路的输出端连接，所述第八晶体管的第一极与所述低电平电源端连接，所述第八晶体管的第二极与所述第九晶体管的第二极和所述输出控制电路连接；
[0028]所述第九晶体管的控制极与所述第九晶体管第一极连接且连接至高电平电源端，所述第九晶体管的第二极与所述输出控制电路连接。
[0029]可选地，所述输出控制电路包括:第十晶体管和第十一晶体管；
[0030]所述第十晶体管的控制极与所述锁存器电路的第一输出端连接，所述第十晶体管的第一极与所述时钟控制信号端连接，所述第十晶体管的第二极与所述信号输出端连接；
[0031]所述第十一晶体管的控制极与所述锁存器电路的第二输出端连接，所述第十一晶体管的第一极与所述低电平电源端连接，所述第十一晶体管的第二极与所述信号输出端连接。
[0032]可选地，所述移位寄存器中的全部晶体管均为N型晶体管。
[0033]为实现上述目的，本发明还提供了一种移位寄存器的驱动方法，所述移位寄存器采用上述的移位寄存器；
[0034]所述移位寄存器的驱动方法包括:
[0035]在第一阶段，所述时钟控制信号端输出的时钟控制信号为低电平信号，所述信号输入端输出的输入信号为高电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出高电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出低电平；
[0036]在第二阶段，所述时钟控制信号端输出的时钟控制信号为高电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出高电平信号，所述锁存器电路的第二输出端输出低电平信号，所述信号输出端输出高电平；
[0037]在第三阶段，所述时钟控制信号端输出的时钟控制信号为低电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出高电平信号，所述锁存器电路的第一输出端输出低电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出低电平；
[0038]在第四阶段，所述时钟控制信号端输出的时钟控制信号为高电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出低电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出低电平。
[0039]为实现上述目的，本发明提供了又一种移位寄存器，包括:或非门电路、锁存器电路和输出控制电路；
[0040]所述或非门电路的第一输入端与时钟控制信号端连接，所述或非门电路的第二输入端与信号输入端连接，所述或非门电路的输出端与所述锁存器电路的第二输入端连接；
[0041]所述锁存器电路的第一输入端与所述信号输入端连接，所述锁存器电路的第一输出端和第二输出端均与所述输出控制电路连接，所述锁存器电路的第一输入端与所述锁存器电路的第一输出端对应，所述锁存器电路的第二输入端与所述锁存器电路的第二输出端对应；
[0042]所述输出控制电路与所述时钟控制信号端、低电平电源端和信号输出端连接；
[0043]所述输出控制电路用于在所述锁存器电路的第一输出端输出低电平信号时将所述时钟控制信号端产生的时钟控制信号输出至所述信号输出端，或在所述锁存器电路的第二输出端输出低电平信号时将所述低电平电源端产生的低电平电源信号输出至所述信号输出端。
[0044]可选地，所述或非门电路包括:第一晶体管、第二晶体管和第三晶体管；
[0045]所述第一晶体管的控制极与所述第一晶体管的第一极连接且连接至低电平电源端，所述第一晶体管的第二极与所述第二晶体管的第二极和所述锁存器电路的第二输入端连接；
[0046]所述第二晶体管的控制极与所述时钟控制信号端连接，所述第二晶体管的第一极与所述第三晶体管的第二极连接，所述第二晶体管的第二极与所述锁存器电路的第二输入端连接；
[0047]所述第三晶体管的控制极与信号输入端连接，所述第三晶体管的第一极与所述高电平电源端连接。
[0048]可选地，所述锁存器电路包括第一或 非门子电路和第二或非门子电路；
[0049]所述第一或非门子电路的第一输入端与所述信号输入端连接，所述第一或非门子电路的第二输入端与所述第二或非门子电路的输出端连接，所述第一或非门子电路的输出端与所述第二或非门子电路的第二输入端和所述输出控制电路连接；
[0050]所述第二或非门子电路的第一输入端与所述或非门电路的输出端连接，所述第二或非门子电路的输出端与所述输出控制电路连接；
[0051]所述第一或非门子电路的第一输入端为所述锁存器电路的第一输入端，所述第二或非门子电路的第一输入端为所述锁存器电路的第二输入端，所述第一或非门子电路的输出端为所述锁存器电路的第一输出端，所述第二或非门子电路的输出端为所述锁存器电路的第二输出端。
[0052]可选地，所述第一或非门子电路包括:第四晶体管、第五晶体管和第六晶体管；
[0053]所述第四晶体管的控制极与所述信号输入端连接，所述第四晶体管的第一极与所述第五晶体管的第二极连接，所述第四晶体管的第二极与所述第六晶体管的第二极和所述输出控制电路连接；
[0054]所述第五晶体管的控制极与所述第二或非门子电路的输出端连接，所述第五晶体管的第一极与所述高电平电源端连接；
[0055]所述第六晶体管的控制极与所述第六晶体管第一极连接且连接至低电平电源端，所述第六晶体管的第二极与所述输出控制电路连接。
[0056]可选地，所述第二或非门子电路包括:第七晶体管、第八晶体管和第九晶体管；
[0057]所述第七晶体管的控制极与所述或非门电路的输出端连接，所述第七晶体管的第一极与所述第八晶体管的第二极连接，所述第七晶体管的第二极与所述第九晶体管的第二极和所述输出控制电路连接；
[0058]所述第八晶体管的控制极与所述第一或非门子电路的输出端连接，所述第八晶体管的第一极与高电平电源端连接，所述第八晶体管的第二极与所述第九晶体管的第二极和所述输出控制电路连接；
[0059]所述第九晶体管的控制极与所述第九晶体管第一极连接且连接至低电平电源端，所述第九晶体管的第二极与所述输出控制电路连接。
[0060]可选地，所述输出控制电路包括:第十晶体管和第十一晶体管；
[0061]所述第十晶体管的控制极与所述锁存器电路的第一输出端连接，所述第十晶体管的第一极与所述时钟控制信号端连接，所述第十晶体管的第二极与所述信号输出端连接；
[0062]所述第十一晶体管的控制极与所述锁存器电路的第二输出端连接，所述第十一晶体管的第一极与所述低电平电源端连接，所述第十一晶体管的第二极与所述信号输出端连接。
[0063]可选地，所述移位寄存器中的全部晶体管均为P型晶体管。
[0064]为实现上述目的，本发明提供了又一种移位寄存器的驱动方法，所述移位寄存器采用上述的移位寄存器；
[0065]所述移位寄存器的驱动方法包括:
[0066]在第一阶段，所述时钟控制信号端输出的时钟控制信号为低电平信号，所述信号输入端输出的输入信号为高电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出低电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出低电平；
[0067]在第二阶段，所述时钟控制信号端输出的时钟控制信号为高电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出低电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出高电平；
[0068]在第三阶段，所述时钟控制信号端输出的时钟控制信号为低电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出高电平信号，所述锁存器电路的第二输出端输出低电平信号，所述信号输出端输出低电平；
[0069]在第四阶段，所述时钟控制信号端输出的时钟控制信号为高电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出高电平信号，所述锁存器电路的第二输出端输出低电平信号，所述信号输出端输出低电平。
[0070]为实现上述目的，本发明还提供了一种栅极驱动电路，其特征在于，包括级联的多个上述的移位寄存器，除第一级移位寄存器和最后一级移位寄存器之外，每一级移位寄存器的信号输入端与上一级移位寄存器的信号输出端相连，所述栅极驱动电路顺序地输出各级移位寄存器的信号输出端所输出的栅极驱动信号。
[0071]为实现上述目的，本发明还提供了一种显示装置，包括:栅极驱动电路，所述栅极驱动电路采用上述的栅极驱动电路。
[0072]本发明具有以下有益效果:
[0073]本发明提供了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，其中该移位寄存器中仅仅通过一些数字逻辑电路(或非门电路和锁存器电路)即可实现现有的的移位寄存器的功能。由于该移位寄存器中不存在存储电容，因此可有效的减小移位寄存器的整体面积，从而有利于窄边框的实现。与此同时，本发明提供的移位寄存器中仅需要一个时钟控制信号进行控制，因此可有效的降低移位寄存器的整体功耗。此外，由于锁存器电路具有保持输出的作用，因此在后续重复执行第三阶段和第四阶段时能保证锁存器电路的第一输出端维持输出低电平信号，第二输出端维持输出高电平信号，以使得移位寄存器的信号输出端维持低电平，因此在由多个移位寄存器组成的在栅极驱动电路中不需要输入复位信号，从而可以省去两级移位寄存器之间用于传输复位信号的连接线，进而降低整个GOA电路设计的复杂度。
【附图说明】
[0074]图1为本发明实施例一提供的一种移位寄存器的结构示意图；
[0075]图2为本发明实施例二提供的一种移位寄存器的结构示意图；
[0076]图3为图2所示移位寄存器的工作时序图；
[0077]图4为本发明实施例四提供的一种移位寄存器的结构示意图；
[0078]图5为本发明实施例五提供的一种移位寄存器的结构示意图；
[0079]图6为图5所示移位寄存器的工作时序图；
[0080]图7为本发明实施例七提供的栅极驱动电路的结构示意图。
【具体实施方式】
[0081]为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器及其驱动方法、栅极驱动电路和显示装置进行详细描述。
[0082]图1为本发明实施例一提供的一种移位寄存器的结构示意图，如图1所示，该移位寄存器包括:或非门电路1、锁存器电路2和输出控制电路3，其中，或非门电路I的第一输入端与时钟控制信号端CLK连接，或非门电路I的第二输入端与信号输入端INPUT连接，或非门电路I的输出端与锁存器电路2的第一输入端R连接；锁存器电路2的第二输入端S与信号输入端INPUT连接，锁存器电路2的第一输出端Q和第二输出端均与输出控制电路3连接，锁存器电路2的第一输入端R与锁存器电路2的第一输出端Q对应，锁存器电路2的第二输入端S与锁存器电路2的第二输出端QB对应；输出控制电路3与时钟控制信号端CLK、低电平电源端VGL和信号输出端OUTPUT连接；输出控制电路3用于在锁存器电路2的第一输出端Q输出高电平信号时将时钟控制信号端CLK产生的时钟控制信号输出至信号输出端OUTPUT，或在锁存器电路2的第二输出端QB输出高电平信号时将低电平电源端VGL产生的低电平电源信号输出至信号输出端OUTPUT。
[0083]本发明实施例一提供的移位寄存器结构简单，且无需设置存储电容，因此可有效减小移位寄存器的整体面积，从而有利于窄边框的实现。
[0084]实施例二
[0085]图2为本发明实施例二提供的一种移位寄存器的结构示意图，如图2所示，图2所示的移位寄存器基于图1所述的移位寄存器，具体地，该移位寄存器中的或非门电路I包括:第一晶体管Tl、第二晶体管T2和第三晶体管T3，其中，第一晶体管Tl的控制极与第一晶体管Tl的第一极连接且连接至高电平电源端VGH，第一晶体管Tl的第二极与第二晶体管T2的第二极、第三晶体管T3的第二极和锁存器电路2的第一输入端R连接；第二晶体管T2的控制极与时钟控制信号端CLK连接，第二晶体管T2的第一极与低电平电源端VGL连接，第二晶体管T2的第二极与锁存器电路2的第一输入端R连接；第三晶体管T3的控制极与信号输入端INPUT连接，第三晶体管T3的第一极与低电平电源端VGL连接，第三晶体管T3的第二极与锁存器电路2的第一输入端R连接。
[0086]需要说明的是，上述或非门电路I的具体结构仅为本实施例中的一种可选方案，本实施例中或非门电路I还可以采用其他结构，此处不再一一列举说明。
[0087]可选地，锁存器电路2包括:第一或非门子电路和第二或非门子电路，第一或非门子电路的第一输入端与或非门电路I的输出端连接，第一或非门子电路的第二输入端与第二或非门子电路的输出端连接，第一或非门子电路的输出端与第二或非门子电路的第二输入端和输出控制电路3连接，第二或非门子电路的第一输入端与信号输入端INPUT连接，第二或非门子电路的输出端与输出控制电路3连接；第一或非门子电路的第一输入端为锁存器电路2的第一输入端R，第二或非门子电路的第一输入端为锁存器电路2的第二输入端S，第一或非门子电路的输出端为锁存器电路2的第一输出端Q，第二或非门子电路的输出端为锁存器电路2的第二输出端QB。
[0088]进一步可选地，第一或非门子电路包括:第四晶体管T4、第五晶体管T5和第六晶体管T6，其中，第四晶体管T4的控制极与或非门电路I的输出端连接，第四晶体管T4的第一极与低电平电源端VGL连接，第四晶体管T4的第二极与第六晶体管T6的第二极和输出控制电路3连接；第五晶体管T5的控制极与第二或非门子电路的输出端连接，第五晶体管T5的第一极与低电平电源端V GL连接，第五晶体管T5的第二极与第六晶体管T6的第二极和输出控制电路3连接；第六晶体管T6的控制极与第六晶体管T6第一极连接且连接至高电平电源端VGH，第六晶体管T6的第二极与输出控制电路3连接；第四晶体管T4的第二极、第五晶体管T5的第二极和第六晶体管T6的第二极连接于第一或非门子电路的输出端。
[0089]进一步可选地，第二或非门子电路包括:第七晶体管T7、第八晶体管T8和第九晶体管T9 ;第七晶体管T7的控制极与信号输入端INPUT连接，第七晶体管T7的第一极与低电平电源端VGL连接，第七晶体管T7的第二极与第九晶体管T9的第二极和输出控制电路3连接；第八晶体管T8的控制极与第一或非门子电路的输出端连接，第八晶体管T8的第一极与低电平电源端VGL连接，第八晶体管T8的第二极与第九晶体管T9的第二极和输出控制电路3连接；第九晶体管T9的控制极与第九晶体管T9第一极连接且连接至高电平电源端VGH，第九晶体管T9的第二极与输出控制电路3连接。
[0090]需要说明的是，上述锁存器电路2的具体结构仅为本实施例中的一种可选方案，本实施例中锁存器电路2还可以采用其他结构，此处不再一一列举说明。
[0091]可选地，输出控制电路3包括:第十晶体管TlO和第十一晶体管Tll ;第十晶体管TlO的控制极与锁存器电路2的第一输出端Q连接，第十晶体管TlO的第一极与时钟控制信号端CLK连接，第十晶体管TlO的第二极与信号输出端OUTPUT连接；第^^一晶体管Tll的控制极与锁存器电路2的第二输出端QB连接，第十一晶体管Tll的第一极与低电平电源端VGL连接，第^^一晶体管Tll的第二极与信号输出端OUTPUT连接。
[0092]需要说明的是，上述各电路中的晶体管独立选自多晶硅薄膜晶体管、非晶硅薄膜晶体管、氧化物薄膜晶体管以及有机薄膜晶体管中的一种。在本实施例中涉及到的“控制极”具体是指晶体管的栅极，“第一极”具体是指晶体管的源极，相应的“第二极”具体是指晶体管的漏极。当然，本领域的技术人员应该知晓的是，该“第一极”与“第二极”可进行互换。
[0093]可选地，在本发明实施例提供的上述移位寄存器中，上述各结构中的晶体管均为N型晶体管。
[0094]需要说明的是，在上述全部晶体管中，第一晶体管Tl、第六晶体管T6和第九晶体管T9均作为阻抗较大的负载来使用，而其余的晶体管均作为开关来使用。
[0095]下面将结合附图来对本申请实施例二中的移位寄存器的工作过程进行详细的描述，其中假定移位寄存器中的各晶体管均为N型晶体管，该N型晶体管在控制极为高电平时导通，在控制极为低电平时截止。
[0096]图3为图2所示移位寄存器的工作时序图，如图3所示，该移位寄存器的的工作过程包括如下四个阶段:
[0097]第一阶段tl，时钟控制信号端CLK输出的时钟控制信号为低电平信号，信号输入端INPUT输出的输入信号为高电平信号。此时，第三晶体管T3、第七晶体管T7、第八晶体管T8和第十晶体管TlO均导通，第二晶体管T2、第四晶体管T4、第五晶体管T5和第十一晶体管Tll均截止。
[0098]具体地，在或非门电路I中，由于时钟控制信号为低电平信号，输入信号为高电平信号，则第二晶体管T2截止，第三晶体管T3导通，此时在或非门电路I输出低电平信号，即锁存器电路2的第一输入端R的信号为低电平信号。
[0099]在锁存器电路2中，由于锁存器电路2的第二输入端S的信号为高电平信号，则第七晶体管T7导通，此时锁存器电路2的第二输出端QB输出低电平信号，第五晶体管T5截止。与此同时，由于锁存器电路2的第一输入端R的信号为低电平信号，则第四晶体管T4截止，由于在第四晶体管T4和第五晶体管T5均截止，在第六晶体管T6处没有形成回路，则高电平电源端VGH输出的高电平信号可通过第六晶体管T6传递至锁存器电路2的第一输出端Q，即锁存器电路2的第一输出端Q输出高电平信号。
[0100]在输出控制电路3中，由于锁存器电路2的第二输出端QB输出低电平信号，则第i 晶体管Tll截止。与此同时，由于锁存器电路2的第一输出端Q输出高电平信号，贝1J第十晶体管TlO到导通，又由于此时时钟控制信号为低电平信号，则移位寄存器的信号输出端OUTPUT输出低电平。
[0101]第二阶段t2，时钟控制信号端CLK输出的时钟控制信号为高电平信号，信号输入端INPUT输出的输入信号为低电平信号。此时，第二晶体管T2、第八晶体管T8和第十晶体管TlO导通，第三晶体管T3、第四晶体管T4、第五晶体管T5、第七晶体管T7和第十一晶体管Tll截止。
[0102]具体地，在或非门电路I中，由于时钟控制信号为高电平信号，输入信号为低电平信号，则第二晶体管T2导通，第三晶体管T3截止，此时或非门电路I输出低电平信号，即锁存器电路2的第一输入端R的信号为低电平信号。
[0103]在锁存器电路2中，由于锁存器电路2第一输入端R的信号为低电平信号，则第四晶体管T4截止，与此同时，由于锁存器电路2的第二输入端S的信号为低电平信号，则第七晶体管T7截止。此时锁存器电路2的第一输出端Q和第二输出端QB维持上一阶段(第一阶段)的输出，即锁存器电路2的第一输出端Q输出高电平信号，第二输出端QB输出低电平信号。
[0104]在输出控制电路3中，由于第二输出端QB输出低电平信号，则第^^一晶体管Tll截止。与此同时，由于锁存器电路2的第一输出端Q输出高电平信号，则第十晶体管TlO到导通，又由于此时时钟控制信号为高电平信号，则移位寄存器的信号输出端OUTPUT输出高电平。
[0105]第三阶段t3，时钟控制信号端CLK输出的时钟控制信号为低电平信号，信号输入端INPUT输出的输入信号为低电平信号。此时，第四晶体管T4、第五晶体管T5和第十一晶体管Tll导通，第二晶体管T2、第三晶体管T3、第七晶体管T7、第八晶体管T8和第十晶体管TlO截止。
[0106]具体地，在或非门电路I中，由于时钟控制信号为低电平信号，输入信号为低电平信号，则第二晶体管T2和第三晶体管T3均截止，此时在第一晶体管Tl处没有形成回路，则高电平电源端VGH输出的高电平信号可通过第一晶体管Tl传递至锁存器电路2的第一输入端R0
[0107]在锁存器电路2中，由于锁存器电路2的第一输入端R的信号为高电平信号，则第四晶体管T4导通，锁存器电路2的第一输出端Q输出低电平信号，第八晶体管T8截止。与此同时，由于锁存器电路2的第二输入端S的信号为低电平信号，则第七晶体管T7截止，此时在第九晶体管T9处没有形成回路，则高电平电源端VGH输出的高电平信号可通过第九晶体管T9传递至锁存器电路2的第二输出端QB，即锁存器电路2的第二输出端QB输出高电平信号。
[0108]在输出控制电路3中，由于锁存器电路2的第一输出端Q输出低电平信号，则第十晶体管T10截止。与此同时，由于锁存器电路2的第二输出端QB输出高电平信号，则第^^一晶体管Tll导通，低电平电源端VGL产生的低电平信号通过第十一晶体管Tll传递至移位寄存器的信号输出端OUTPUT，信号输出端OUTPUT输出低电平。
[0109]第四阶段t4，时钟控制信号端CLK输出的时钟控制信号为高电平信号，信号输入端INPUT输出的输入信号为低电平信号。此时，第二晶体管T2、第五晶体管T5和第十一晶体管Tll导通，第三晶体管T3、第四晶体管T4、第七晶体管T7、第八晶体管T8和第十晶体管TlO截止。
[0110]具体地，在或非门电路I中，由于时钟控制信号为高电平信号，输入信号为低电平信号，则第二晶体管T2导通，第三晶体管T3截止，此时或非门电路I输出低电平信号，即锁存器电路2的第一输入端R的信号为低电平信号。
[0111]在锁存器电路2中，由于锁存器电路2第一输入端R的信号为低电平信号，则第四晶体管T4截止，与此同时，由于锁存器电路2的第二输入端S的信号为低电平信号，则第七晶体管T7截止。此时锁存器电路2的第一输出端Q和第二输出端QB维持上一阶段(第三阶段)的输出，即锁存器电路2的第一输出端Q输出低电平信号，第二输出端QB输出高电平信号。
[0112]在输出控制电路3中，由于锁存器电路2的第一输出端Q输出低电平信号，则第十晶体管T10截止。与此同时，由于锁存器电路2的第二输出端QB输出高电平信号，则第^^一晶体管Tll导通，低电平电源端VGL产生的低电平信号通过第十一晶体管Tll传递至移位寄存器的信号输出端OUTPUT，信号输出端OUTPUT输出低电平。
[0113]在后续工作过程中，重复执行上述第三阶段和第四阶段，直至信号输入端INPUT输出的输入信号为高电平信号(重新执行第一阶段)。
[0114]从上述过程可见，本实施例提供的移位寄存器中仅仅通过一些数字逻辑电路(或非门电路I和锁存器电路2)即可实现现有的的移位寄存器的功能。由于该移位寄存器中不存在存储电容，因此可有效的减小移位寄存器的整体面积，从而有利于窄边框的实现。与此同时，本实施例中提供的移位寄存器中仅需要一个时钟控制信号进行控制，因此可有效的降低移位寄存器的整体功耗。此外，由于锁存器电路2具有保持输出的作用，因此在后续重复执行第三阶段和第四阶段时能保证锁存器电路2的第一输出端Q维持输出低电平信号，第二输出端维持输出高电平信号，以使得移位寄存器的信号输出端OUTPUT维持低电平，因此在由多个移位寄存器组成的在栅极驱动电路中不需要输入复位信号，从而可以省去两级移位寄存器之间用于传输复位信号的连接线，进而降低整个GOA电路设计的复杂度。
[0115]实施例三
[0116]本发明实施例三提供了一种移位寄存器的驱动方法，其中该移位寄存器采用上述实施例一或实施例二中移位寄存器，具体内容可参见上述实施例一或实施例二的描述，此处不再赘述。
[0117]参见图3所示的时序，该移位寄存器的驱动方法包括如下四个阶段:
[01 18]在第一阶段，时钟控制信号端输出的时钟控制信号为低电平信号，信号输入端输出的输入信号为高电平信号，或非门电路的输出端输出低电平信号，锁存器电路的第一输出端输出高电平信号，锁存器电路的第二输出端输出高电平信号，信号输出端输出低电平。
[0119]在第二阶段，时钟控制信号端输出的时钟控制信号为高电平信号，信号输入端输出的输入信号为低电平信号，或非门电路的输出端输出低电平信号，锁存器电路的第一输出端输出高电平信号，锁存器电路的第二输出端输出低电平信号，信号输出端输出高电平。
[0120]在第三阶段，时钟控制信号端输出的时钟控制信号为低电平信号，信号输入端输出的输入信号为低电平信号，或非门电路的输出端输出高电平信号，锁存器电路的第一输出端输出低电平信号，锁存器电路的第二输出端输出高电平信号，信号输出端输出低电平。
[0121]在第四阶段，时钟控制信号端输出的时钟控制信号为高电平信号，信号输入端输出的输入信号为低电平信号，或非门电路的输出端输出低电平信号，锁存器电路的第一输出端输出低电平信号，锁存器电路的第二输出端输出高电平信号，信号输出端输出低电平。
[0122]实施例四
[0123]图4为本发明实施例四提供的一种移位寄存器的结构示意图，如图4所示，该移位寄存器包括:或非门电路1、锁存器电路2和输出控制电路3，其中，或非门电路I的第一输入端与时钟控制信号端CLK连接，或非门电路I的第二输入端与信号输入端INPUT连接，或非门电路I的输出端与锁存器电路2的第二输入端S连接；锁存器电路2的第一输入端R与信号输入端INPUT连接，锁存器电路2的第一输出端Q和第二输出端QB均与输出控制电路3连接，锁存器电路2的第一输入端R与锁存器电路2的第一输出端Q对应，锁存器电路2的第二输入端S与锁存器电路2的第二输出端QB对应；输出控制电路3与时钟控制信号端CLKJg电平电源端VGL和信号输出端OUTPUT连接；输出控制电路3用于在锁存器电路2的第一输出端Q输出低电平信号时将时钟控制信号端CLK产生的时钟控制信号输出至信号输出端OUTPUT，或在锁存器电路2的第二输出端QB输出低电平信号时将低电平电源端VGL产生的低电平电源信号输出至信号输出端OUTPUT。
[0124]本发明实施例一提供的移位寄存器结构简单，且无需设置存储电容，因此可有效减小移位寄存器的整体面积，从而有利于窄边框的实现。
[0125]实施例五
[0126]图5为本发明实施例五提供的一种移位寄存器的结构示意图，如图5所示，图5所示的移位寄存器基于图4的移位寄存器，具体地，该移位寄存器中的或非门电路I包括:第一晶体管Tl、第二晶体管T2和第三晶体管T3，其中，第一晶体管T3的控制极与第一晶体管T2的第一极连接且连接至低电平电源端VGL，第一晶体管Tl的第二极与第二晶体管T2的第二极和锁存器电路2的第二输入端连接；第二晶体管T2的控制极与时钟控制信号端CLK连接，第二晶体管T2的第一极与第三晶体管T3的第二极连接，第二晶体管T2的第二极与锁存器电路的第二输入端S连接；第三晶体管T3的控制极与信号输入端INPUT连接，第三晶体管T3的第一极与高电平电源端VGH连接。
[0127]需要说明的是，上述或非门电路I的具体结构仅为本实施例中的一种可选方案，本实施例中或非门电路I还可以采用其他结构，此处不再一一列举说明。
[0128]可选地，锁存器电路包括:第一或非门子电路和第二或非门子电路；第一或非门子电路的第一输入端与信号输入端INPUT连接，第一或非门子电路的第二输入端与第二或非门子电路的输出端连接，第一或非门子电路的输出端与第二或非门子电路的第二输入端和输出控制电路3连接；第二或非门子电路的第一输入端与或非门电路I的输出端连接，第二或非门子电路的输出端与输出控制电路连接；第一或非门子电路的第一输入端为锁存器电路2的第一输入端R，第二或非门子电路的第一输入端为锁存器电路2的第二输入端S，第一或非门子电路的输出端为锁存器电路2的第一输出端Q，第二或非门子电路的输出端为锁存器电路2的第二输出端QB。
[0129]进一步可选地，第一或非门子电路包括:第四晶体管T4、第五晶体管T5和第六晶体管T6，其中，第四晶体管T4的控制极与信号输入端INPUT连接，第四晶体管T4的第一极与第五晶体管T5的第二极连接，第四晶体管T4的第二极与第六晶体管T6的第二极和输出控制电路3连接；第五晶体管T5的控制极与第二或非门子电路的输出端连接，第五晶体管T5的第一极与高电平电源端VGH连接；第六晶体管T6的控制极与第六晶体管T6第一极连接且连接至低电平电源端VGL，第六晶体管T6的第二极与输出控制电路3连接。
[0130]进一步可选地，第二或非门子电路包括:第七晶体管T7、第八晶体管T8和第九晶体管T9，其中，第七晶体管T7的控制极与或非门电路I的输出端连接，第七晶体管T7的第一极与第八晶体管T8的第二极连接，第七晶体管T7的第二极与第九晶体管T9的第二极和输出控制电路3连接；第八晶体管T8的控制极与第一或非门子电路的输出端连接，第八晶体管T8的第一极与高电平电源端连接，第八晶体管T8的第二极与第九晶体管T9的第二极和输出控制电路连接；第九晶体管T9的控制极与第九晶体管T9的第一极连接且连接至低电平电源端VGL，第九晶体管T9的第二极与输出控制电路3连接。
[0131]需要说明的是，上述锁存器电路2的具体结构仅为本实施例中的一种可选方案，本实施例中锁存器电路2还可以采用其他结构，此处不再一一列举说明。
[0132]可选地，输出控制电路包括:第十晶体管TlO和第十一晶体管Tll ;第十晶体管TlO的控制极与锁存器电路2的第一输出端Q连接，第十晶体管TlO的第一极与时钟控制信号CLK端连接，第十晶体管TlO的第二极与信号输出端OUTPUT连接；第^^一晶体管Tll的控制极与锁存器电路2的第二输出端QB连接，第十一晶体管Tll的第一极与低电平电源端VGL连接，第^^一晶体管Tll的第二极与信号输出端OUTPUT连接。
[0133]需要说明的是，上述各电路中的晶体管独立选自多晶硅薄膜晶体管、非晶硅薄膜晶体管、氧化物薄膜晶体管以及有机薄膜晶体管中的一种。在本实施例中涉及到的“控制极”具体是指晶体管的栅极，“第一极”具体是指晶体管的源极，相应的“第二极”具体是指晶体管的漏极。当然，本领域的技术人员应该知晓的是，该“第一极”与“第二极”可进行互换。
[0134]可选地，在本发明实施例提供的上述移位寄存器中，上述各结构中的晶体管均为P
型晶体管。
[0135]需要说明的是，在上述全部晶体管中，第一晶体管Tl、第六晶体管T6和第九晶体管T9均作为阻抗较大的负载来使用，而其余的晶体管均作为开关来使用。
[0136]下面将结合附图来对本申请实施例二中的移位寄存器的工作过程进行详细的描述，其中假定移位寄存器中的各晶体管均为P型晶体管，该P型晶体管在控制极为低电平时导通，在控制极为高电平时截止。
[0137]图6为图5所示移位寄存器的工作时序图，如图6所示，该移位寄存器的的工作过程包括如下四个阶段:
[0138]第一阶段tl，时钟控制信号端CLK输出的时钟控制信号为低电平信号，信号输入端INPUT输出的输入信号为高电平信号。此时，第二晶体管T2、第七晶体管T7、第八晶体管T8、第十一晶体管Tll均导通，第三晶体管T3、第四晶体管T4、第五晶体管T5和第十晶体管TlO均截止。
[0139]具体地，在或非门电路I中，由于时钟控制信号为低电平信号，输入信号为高电平信号，则第二晶体管T2导通，第三晶体管T3截止，此时在或非门电路I输出低电平信号，即锁存器电路2的第二输入端S的信号为低电平信号。
[0140]在锁存器电路2中，由于锁存器电路2的第一输入端R的信号为高电平信号，则第四晶体管T4截止，此时锁存器电路2的第一输出端Q输出低电平信号。与此同时，第八晶体管T8导通。又由于锁存器电路2的第二输入端S的信号为低电平信号，则第七晶体管T7导通，所以高电平电源端VGH输出的高电平信号通过第八晶体管T8和第七晶体管T7传递至锁存器电路2的第二输出端QB，即锁存器电路2的第二输出端QB输出高电平信号。此时，第五晶体管截止。
[0141]在输出控制电路3中，由于锁存器电路2的第二输出端QB输出高电平信号，则第i 晶体管Tll截止。与此同时，由于锁存器电路2的第一输出端Q输出低电平信号，贝1J第十晶体管TlO导通，又由于此时时钟控制信号为低电平信号，则移位寄存器的信号输出端OUTPUT输出低电平。
[0142]第二阶段t2，时钟控制信号端CLK输出的时钟控制信号为高电平信号，信号输入端INPUT输出的输入信号为低电平信号。此时，第三晶体管T3、第四晶体管T4、第七晶体管T7、第八晶体管T8和第十晶体管TlO均导通，第二晶体管T2、第五晶体管T5截止和第十一晶体管Tll均截止。
[0143]具体地，在或非门电路I中，由于时钟控制信号为高电平信号，输入信号为低电平信号，则第二晶体管T2截止，第三晶体管T3导通，此时或非门电路I输出低电平信号，即锁存器电路2的第二输入端S的信号为低电平信号。
[0144]在锁存器电路2中，由于锁存器电路2的第二输入端S的信号为低电平信号，则第七晶体管T7导通，与此同时，第八晶体管T8维持上一阶段的导通状态，锁存器电路2的第二输入端S持续输出高电平信号，此时第五晶体管T5维持截止状态。由于第五晶体管T5截止，在第六晶体管T6处没有形成回路，则低电平电源端VGL输出的低电平信号可通过第六晶体管T6传递至锁存器电路2的第一输出端Q，即锁存器电路2的第一输出端Q输出低电平信号。
[0145]在输出控制电路3中，由于锁存器电路2的第二输出端QB输出高电平信号，则第i 晶体管Tll截止。与此同时，由于锁存器电路2的第一输出端Q输出低电平信号，贝1J第十晶体管TlO导通，又由 于此时时钟控制信号为高电平信号，则移位寄存器的信号输出端OUTPUT输出高电平。
[0146]第三阶段t3，时钟控制信号端CLK输出的时钟控制信号为低电平信号，信号输入端INPUT输出的输入信号为低电平信号。此时，第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第十一晶体管Tll导通，第七晶体管T7、第八晶体管T8和第十晶体管TlO截止。
[0147]具体地，在或非门电路I中，由于时钟控制信号为低电平信号，输入信号为低电平信号，则第二晶体管T2导通，第三晶体管T3导通，此时或非门电路I输出高电平信号，即锁存器电路2的第二输入端S的信号为高电平信号。
[0148]在锁存器电路2中，由于锁存器电路2的第二输入端S的信号为高电平信号，则第四晶体管T7截止，此时在第九晶体管T9处没有形成回路，则低电平电源端VGL输出的低电平信号可通过第九晶体管T9传递至锁存器电路2的第二输出端QB，即锁存器电路2的第二输出端QB输出低电平信号。此时，第五晶体管T5导通。又由于锁存器电路2的第一输入端R的信号为低电平信号，则第四晶体管T4导通，所以高电平电源端VGH输出的高电平信号通过第五晶体管T5和第四晶体管T4传递至锁存器电路2的第一输出端Q，即锁存器电路2的第一输出端Q输出高电平信号，此时第八晶体管T8截止。
[0149]在输出控制电路3中，由于锁存器电路2的第一输出端Q输出高电平信号，则第十晶体管截止。与此同时，由于锁存器电路2的第二输出端QB输出低电平信号，则第十一晶体管Tll导通，低电平电源端VGL输出的低电平信号通过第十一晶体管Tll传递至锁存器电路2的信号输出端OUTPUT，即移位寄存器的信号输出端OUTPUT输出低电平。
[0150]第四阶段t4，时钟控制信号端CLK输出的时钟控制信号为高电平信号，信号输入端INPUT输出的输入信号为低电平信号。此时，第三晶体管T3、第四晶体管T4、第五晶体管T5、第七晶体管T7和第十一晶体管Tll导通，第二晶体管T2、第八晶体管T8和第十晶体管TlO截止。
[0151]具体地，在或非门电路I中，由于时钟控制信号为高电平信号，输入信号为低电平信号，则第二晶体管T2截止，第三晶体管T3导通，此时或非门电路I输出低电平信号，即锁存器电路2的第一输入端R的信号为低电平信号。
[0152]在锁存器电路2中，由于锁存器电路2的第一输入端R的信号为低电平信号，则第四晶体管T4导通，与此同时，由于锁存器电路的第二输入端S的信号为低电平信号，则第七晶体管导通。此时锁存器电路2的第一输出端Q和第二输出端QB维持上一阶段(第三阶段)的输出，即锁存器电路2的第一输出端Q输出高电平信号，第二输出端QB输出低电平信号。
[0153]在输出控制电路3中，由于锁存器电路2的第一输出端Q输出高电平信号，则第十晶体管截止。与此同时，由于锁存器电路2的第二输出端QB输出低电平信号，则第十一晶体管Tll导通，低电平电源端VGL输出的低电平信号通过第十一晶体管传递至锁存器电路2的信号输出端OUTPUT，即移位寄存器的信号输出端OUTPUT输出低电平。
[0154]在后续工作过程中，重复执行上述第三阶段和第四阶段，直至信号输入端INPUT输出的输入信号为高电平信号(重新执行第一阶段)。
[0155]从上述过程可见，本实施例提供的移位寄存器中仅仅通过一些数字逻辑电路(或非门电路I和锁存器电路2)即可实现现有的的移位寄存器的功能。由于该移位寄存器中不存在存储电容，因此可有效的减小移位寄存器的整体面积，从而有利于窄边框的实现。与此同时，本实施例中提供的移位寄存器中仅需要一个时钟控制信号进行控制，因此可有效的降低移位寄存器的整体功耗。此外，由于锁存器电路2具有保持输出的作用，因此在后续重复执行第三阶段和第四阶段时能保证锁存器电路2的第一输出端Q维持输出低电平信号，第二输出端维持输出高电平信号，以使得移位寄存器的信号输出端OUTPUT维持低电平，因此在由多个移位寄存器组成的在栅极驱动电路中不需要输入复位信号，从而可以省去两级移位寄存器之间用于传输复位信号的连接线，进而降低整个GOA电路设计的复杂度。
[0156]实施例六
[0157]本发明实施例六提供了一种移位寄存器的驱动方法，其中该移位寄存器采用上述实施例四或实施例五中的移位寄存器，具体内容可参见上述实施例四或实施例五的描述，此处不再赘述。
[0158]参见图6所示的时序，该移位寄存器的驱动方法包括如下四个阶段:
[0159]在第一阶段，时钟控制信号端输出的时钟控制信号为低电平信号，信号输入端输出的输入信号为高电平信号，或非门电路的输出端输出低电平信号，锁存器电路的第一输出端输出低电平信号，锁存器电路的第二输出端输出高电平信号，信号输出端输出低电平;
[0160]在第二阶段，时钟控制信号端输出的时钟控制信号为高电平信号，信号输入端输出的输入信号为低电平信号，或非门电路的输出端输出低电平信号，锁存器电路的第一输出端输出低电平信号，锁存器电路的第二输出端输出高电平信号，信号输出端输出高电平;
[0161]在第三阶段，时钟控制信号端输出的时钟控制信号为低电平信号，信号输入端输出的输入信号为低电平信号，或非门电路的输出端输出低电平信号，锁存器电路的第一输出端输出高电平信号，锁存器电路的第二输出端输出低电平信号，信号输出端输出低电平;
[0162]在第四阶段，时钟控制信号端输出的时钟控制信号为高电平信号，信号输入端输出的输入信号为低电平信号，或非门电路的输出端输出低电平信号，锁存器电路的第一输出端输出高电平信号，锁存器电路的第二输出端输出低电平信号，信号输出端输出低电平。
[0163]实施例七
[0164]图7为本发明实施例七提供的栅极驱动电路的结构示意图，如图7所示，该栅极驱动电路包括级联的多个移位寄存器SR(I)?SR(N)，该移位寄存器采用上述实施例一、实施例二、实施例四或实施例五中的移位寄存器。当该移位寄存器采用上述实施例一或实施例二中的移位寄存器时，该移位寄存器的驱动方法可采用上述实施三中的驱动方法，当该移位寄存器采用上述实施例四或实施例五中的移位寄存器时，该移位寄存器的驱动方法可采用上述实施六中的驱动方法。其中，在该栅极驱动电路中，除第一级移位寄存器SR(I)和最后一级移位寄存器SR(N)之外，每一级移位寄存器的信号输入端与上一级移位寄存器的信号输出端相连，在帧起始信号STV控制下，栅极驱动电路顺序地输出各级移位寄存器的信号输出端所输出的栅极驱动信号。
[0165]本发明实施例七还提供了一种显示装置，该显示装置包括上述的栅极驱动电路，具体内容可参见上述相应描述，此处不再赘述。
[0166]可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
【主权项】
1.一种移位寄存器，其特征在于，包括:或非门电路、锁存器电路和输出控制电路； 所述或非门电路的第一输入端与时钟控制信号端连接，所述或非门电路的第二输入端与信号输入端连接，所述或非门电路的输出端与所述锁存器电路的第一输入端连接； 所述锁存器电路的第二输入端与所述信号输入端连接，所述锁存器电路的第一输出端和第二输出端均与所述输出控制电路连接，所述锁存器电路的第一输入端与所述锁存器电路的第一输出端对应，所述锁存器电路的第二输入端与所述锁存器电路的第二输出端对应; 所述输出控制电路与所述时钟控制信号端、低电平电源端和信号输出端连接； 所述输出控制电路用于在所述锁存器电路的第一输出端输出高电平信号时将所述时钟控制信号端产生的时钟控制信号输出至所述信号输出端，或在所述锁存器电路的第二输出端输出高电平信号时将所述低电平电源端产生的低电平电源信号输出至所述信号输出端。2.根据权利要求1所述的移位寄存器，其特征在于，所述或非门电路包括:第一晶体管、第二晶体管和第三晶体管； 所述第一晶体管的控制极与所述第一晶体管的第一极连接且连接至高电平电源端，所述第一晶体管的第二极与所述第二晶体管的第二极、所述第三晶体管的第二极和所述锁存器电路的第一输入端连接； 所述第二晶体管的控制极与所述时钟控制信号端连接，所述第二晶体管的第一极与所述低电平电源端连接，所述第二晶体管的第二极与所述锁存器电路的第一输入端连接； 所述第三晶体管的控制极与信号输入端连接，所述第三晶体管的第一极与所述低电平电源端连接，所述第三晶体管的第二极与所述锁存器电路的第一输入端连接。3.根据权利要求1所述的移位寄存器，其特征在于，所述锁存器电路包括第一或非门子电路和第二或非门子电路； 所述第一或非门子电路的第一输入端与所述或非门电路的输出端连接，所述第一或非门子电路的第二输入端与所述第二或非门子电路的输出端连接，所述第一或非门子电路的输出端与所述第二或非门子电路的第二输入端和所述输出控制电路连接； 所述第二或非门子电路的第一输入端与所述信号输入端连接，所述第二或非门子电路的输出端与所述输出控制电路连接； 所述第一或非门子电路的第一输入端为所述锁存器电路的第一输入端，所述第二或非门子电路的第一输入端为所述锁存器电路的第二输入端，所述第一或非门子电路的输出端为所述锁存器电路的第一输出端，所述第二或非门子电路的输出端为所述锁存器电路的第二输出端。4.根据权利要求3所述的移位寄存器，其特征在于，所述第一或非门子电路包括:第四晶体管、第五晶体管和第六晶体管； 所述第四晶体管的控制极与所述或非门电路的输出端连接，所述第四晶体管的第一极与所述低电平电源端连接，所述第四晶体管的第二极与所述第六晶体管的第二极和所述输出控制电路连接； 所述第五晶体管的控制极与所述第二或非门子电路的输出端连接，所述第五晶体管的第一极与所述低电平电源端连接，所述第五晶体管的第二极与所述第六晶体管的第二极和所述输 出控制电路连接； 所述第六晶体管的控制极与所述第六晶体管第一极连接且连接至高电平电源端，所述第六晶体管的第二极与所述输出控制电路连接； 所述第四晶体管的第二极、第五晶体管的第二极和第六晶体管的第二极连接于所述第一或非门子电路的输出端。5.根据权利要求3所述的移位寄存器，其特征在于，所述第二或非门子电路包括:第七晶体管、第八晶体管和第九晶体管； 所述第七晶体管的控制极与所述信号输入端连接，所述第七晶体管的第一极与所述低电平电源端连接，所述第七晶体管的第二极与所述第九晶体管的第二极和所述输出控制电路连接； 所述第八晶体管的控制极与所述第一或非门子电路的输出端连接，所述第八晶体管的第一极与所述低电平电源端连接，所述第八晶体管的第二极与所述第九晶体管的第二极和所述输出控制电路连接； 所述第九晶体管的控制极与所述第九晶体管第一极连接且连接至高电平电源端，所述第九晶体管的第二极与所述输出控制电路连接。6.根据权利要求1所述的移位寄存器，其特征在于，所述输出控制电路包括:第十晶体管和第十一晶体管； 所述第十晶体管的控制极与所述锁存器电路的第一输出端连接，所述第十晶体管的第一极与所述时钟控制信号端连接，所述第十晶体管的第二极与所述信号输出端连接； 所述第十一晶体管的控制极与所述锁存器电路的第二输出端连接，所述第十一晶体管的第一极与所述低电平电源端连接，所述第十一晶体管的第二极与所述信号输出端连接。7.根据权利要求1-6中任一所述的移位寄存器，其特征在于，所述移位寄存器中的全部晶体管均为N型晶体管。8.一种移位寄存器，其特征在于，包括:或非门电路、锁存器电路和输出控制电路； 所述或非门电路的第一输入端与时钟控制信号端连接，所述或非门电路的第二输入端与信号输入端连接，所述或非门电路的输出端与所述锁存器电路的第二输入端连接； 所述锁存器电路的第一输入端与所述信号输入端连接，所述锁存器电路的第一输出端和第二输出端均与所述输出控制电路连接，所述锁存器电路的第一输入端与所述锁存器电路的第一输出端对应，所述锁存器电路的第二输入端与所述锁存器电路的第二输出端对应; 所述输出控制电路与所述时钟控制信号端、低电平电源端和信号输出端连接； 所述输出控制电路用于在所述锁存器电路的第一输出端输出低电平信号时将所述时钟控制信号端产生的时钟控制信号输出至所述信号输出端，或在所述锁存器电路的第二输出端输出低电平信号时将所述低电平电源端产生的低电平电源信号输出至所述信号输出端。9.根据权利要求8所述的移位寄存器，其特征在于，所述或非门电路包括:第一晶体管、第二晶体管和第三晶体管； 所述第一晶体管的控制极与所述第一晶体管的第一极连接且连接至低电平电源端，所述第一晶体管的第二极与所述第二晶体管的第二极和所述锁存器电路的第二输入端连接; 所述第二晶体管的控制极与所述时钟控制信号端连接，所述第二晶体管的第一极与所述第三晶体管的第二极连接，所述第二晶体管的第二极与所述锁存器电路的第二输入端连接; 所述第三晶体管的控制极与信号输入端连接，所述第三晶体管的第一极与所述高电平电源端连接。10.根据权利要求8所述的移位寄存器，其特征在于，所述锁存器电路包括第一或非门子电路和第二或非门子电路； 所述第一或非门子电路的第一输入端与所述信号输入端连接，所述第一或非门子电路的第二输入端与所述第二或非门子电路的输出端连接，所述第一或非门子电路的输出端与所述第二或非门子电路的第二输入端和所述输出控制电路连接； 所述第二或非门子电路的第一输入端与所述或非门电路的输出端连接，所述第二或非门子电路的输出端与所述输出控制电路连接； 所述第一或非门子电路的第一输入端为所述锁存器电路的第一输入端，所述第二或非门子电路的第一输入端为所述锁存器电路的第二输入端，所述第一或非门子电路的输出端为所述锁存器电路的第一输出端，所述第二或非门子电路的输出端为所述锁存器电路的第二输出端。11.根据权利要求10所述的移位寄存器，其特征在于，所述第一或非门子电路包括:第四晶体管、第五晶体管和第六晶体管； 所述第四晶体管的控制极与所述信号输入端连接，所述第四晶体管的第一极与所述第五晶体管的第二极连接，所述第四晶体管的第二极与所述第六晶体管的第二极和所述输出控制电路连接； 所述第五晶体管的控制极与所述第二或非门子电路的输出端连接，所述第五晶体管的第一极与所述高电平电源端连接； 所述第六晶体管的控制极与所述第六晶体管第一极连接且连接至低电平电源端，所述第六晶体管的第二极与所述输出控制电路连接。12.根据权利要求10所述的移位寄存器，其特征在于，所述第二或非门子电路包括:第七晶体管、第八晶体管和第九晶体管； 所述第七晶体管的控制极与所述或非门电路的输出端连接，所述第七晶体管的第一极与所述第八晶体管的第二极连接，所述第七晶体管的第二极与所述第九晶体管的第二极和所述输出控制电路连接； 所述第八晶体管的控制极与所述第一或非门子电路的输出端连接，所述第八晶体管的第一极与高电平电源端连接，所述第八晶体管的第二极与所述第九晶体管的第二极和所述输出控制电路连接； 所述第九晶体管的控制极与所述第九晶体管第一极连接且连接至低电平电源端，所述第九晶体管的第二极与所述输出控制电路连接。13.根据权利要求8所述的移位寄存器，其特征在于，所述输出控制电路包括:第十晶体管和第十一晶体管； 所述第十晶体管的控制极与所述锁存器电路的第一输出端连接，所述第十晶体管的第一极与所述时钟控制信号端连接，所述第十晶体管的第二极与所述信号输出端连接； 所述第十一晶体管的控制极与所述锁存器电路的第二输出端连接，所述第十一晶体管的第一极与所述低电平电源端连接，所述第十一晶体管的第二极与所述信号输出端连接。14.根据权利要求8-13中任一所述的移位寄存器，其特征在于，所述移位寄存器中的全部晶体管均为P型晶体管。15.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-14中任一所述的移位寄存器，除第一级移位寄存器和最后一级移位寄存器之外，每一级移位寄存器的信号输入端与上一级移位寄存器的信号输出端相连，所述栅极驱动电路顺序地输出各级移位寄存器的信号输出端所输出的栅极驱动信号。16.一种显示装置，其特征在于，包括:如权利要求15所述的栅极驱动电路。17.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器采用上述权利要求1-7中任一所述的移位寄存器； 所述移位寄存器的驱动方法包括: 在第一阶段，所述时钟控制信号端输出的时钟控制信号为低电平信号，所述信号输入端输出的输入信号为高电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出高电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出低电平； 在第二阶段，所述时钟控制信号端输出的时钟控制信号为高电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出高电平信号，所述锁存器电路的第二输出端输出低电平信号，所述信号输出端输出高电平； 在第三阶段，所述时钟控制信号端输出的时钟控制信号为低电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出高电平信号，所述锁存器电路的第一输出端输出低电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出低电平； 在第四阶段，所述时钟控制信号端输出的时钟控制信号为高电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出低电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出低电平。18.—种移位寄存器的驱动方法，其特征在于，所述移位寄存器采用上述权利要求8_14中任一所述的移位寄存器； 所述移位寄存器的驱动方法包括: 在第一阶段，所述时钟控制信号端输出的时钟控制信号为低电平信号，所述信号输入端输出的输入信号为高电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出低电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出低电平； 在第二阶段，所述时钟控制信号端输出的时钟控制信号为高电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出低电平信号，所述锁存器电路的第二输出端输出高电平信号，所述信号输出端输出高电平； 在第三阶段，所述时钟控制信号端输出的时钟控制信号为低电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出高电平信号，所述锁存器电路的第二输出端输出低电平信号，所述信号输出端输出低电平； 在第四阶段，所述时钟控制信号端输出的时钟控制信号为高电平信号，所述信号输入端输出的输入信号为低电平信号，所述或非门电路的输出端输出低电平信号，所述锁存器电路的第一输出端输出高电平信号，所述锁存器电路的第二输出端输出低电平信号，所述信号输出端输出低电平。
【专利摘要】本发明公开了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，其中该移位寄存器包括：或非门电路、锁存器电路和输出控制电路，或非门电路的第一输入端与时钟控制信号端连接，或非门电路的第二输入端与信号输入端连接，或非门电路的输出端与锁存器电路的第一输入端连接；锁存器电路的第二输入端与信号输入端连接，锁存器电路的第一输出端和第二输出端均与输出控制电路连接；输出控制电路与时钟控制信号端、低电平电源端和信号输出端连接。在本发明提供的该移位寄存器中，由于不存在存储电容，因此可有效的减小移位寄存器的整体面积，从而有利于窄边框的实现。
【IPC分类】G11C19/28, G09G3/36
【公开号】CN104900210
【申请号】CN201510373239
【发明人】马经山, 徐帅, 张郑欣
【申请人】京东方科技集团股份有限公司, 北京京东方光电科技有限公司
【公开日】2015年9月9日
【申请日】2015年6月30日
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