放大电路和包括该放大电路的半导体存储器件的制作方法
放大电路和包括该放大电路的半导体存储器件的制作方法
【专利说明】放大电路和包括该放大电路的半导体存储器件
[0001]相关申请的交叉引用
[0002]本申请要求于2014年3月5日提交的申请号为10-2014-0025938的韩国专利申请的优先权，该韩国专利申请以参阅方式全文并入本申请。
技术领域
[0003]本发明的示意性实施例涉及一种放大电路和包括该放大电路的半导体存储器件，以感测并放大在局部输入/输出线路和全局(global)输入/输出线路之间传送的数据。
【背景技术】
[0004]通常，数据输入/输出线路用于在半导体存储器件中传送数据。用于在数据输入/输出焊盘和存储单元区域之间传送数据的输入/输出线路被称为全局数据线路。全局数据线路联接至位于存储单元区域中的多个内存库。位线放大器的输出经由局部数据线路从存储单元区域被传送至全局数据线路。因此，需要在全局数据线路和局部数据线路之间传送数据的电路。与动态随机存储器(DRAM) —起，输入/输出感测放大器(1SA)用于在读取操作期间将数据从局部数据线路传送至全局数据线路，并且写入驱动器用于在写入操作期间将数据从全局数据线路传送至局部数据线路。
[0005]半导体存储器件总是争取更大的存储容量和更低的操作电压。在大容量存储设备中，在数据线路对上存在升高的负载电容。随着操作电压继续降低，在数据线路对之间的差分电压差也减小。该差分电压的减小使放大电路越来越难感测并放大来自数据线路对的数据。
[0006]具有短的RAS至CAS延迟时间(tRCD)是高速半导体设备操作的核心要求。当为了高速操作而将RAS至CAS延迟时间(tRCD_min)降为最小时，如果位线电压电平下降并且没有恢复至足够的电平，那么一对局部输入/输出线路可能不具有足够的电位差来正确地传送和接收数据。换句话说，在激活操作之后，当应用读取命令信号时，由于位线感测放大器不能正确地操作，所以在一对局部输入/输出线路上的电压电平差变弱。因此，需要一种用于感测和放大最小电压电平差的感测放大单元。已经提出了在高速操作期间多阶段放大方案来提高数据传输效率。使用多阶段放大方案的感测放大单元在两个阶段中放大一对局部输入/输出线路的数据。由于多阶段放大操作响应于单独的选通脉冲信号被顺序地驱动，所以改善了输入信号的偏置特征。因此，在一对局部输入/输出线路中的小的电位差(例如，10mV)可以被放大并且传送至全局数据线路。也就是，使用多阶段放大方案的输入/输出感测放大单元可以以最小的RAS至CAS延迟时间tRCD_min改善数据传输效率，但是其可能还会增加电流消耗。
【发明内容】
[0007]本发明的示意性实施例涉及一种放大电路和包括该放大电路的半导体存储器件以感测并放大在局部输入/输出线路和全局输入/输出线路之间传送的数据。
[0008]放大电路和包括该放大电路的半导体存储器件通过控制输入/输出线路感测放大单元可以改善操作特性并且减少其电流消耗。
[0009]根据本发明的示意性实施例，一种放大电路可以包括:第一感测放大单元，其适于感测并放大在输入/输出线路上的数据；第二感测放大单元，其适于感测并放大在输入/输出线路上的数据或第一感测放大单元的输出信号；以及控制单元，其适于在激活操作的初始操作周期期间激活第一感测放大单元并且在初始操作周期之后去活第一感测放大单元，其中第二感测放大单元在初始操作周期期间基于第一感测放大单元的输出信号执行感测和放大操作以及在初始操作周期之后基于在输入/输出线路上的数据执行感测和放大操作。
[0010]初始操作周期是可以从应用激活命令信号直到驱动第二感测放大单元。
[0011]控制单元可以包括:启用信号生成单元，其适于生成在初始操作周期期间被激活的启用信号；第一选通脉冲信号生成单元，其适于延迟在读取操作期间被激活的列选择信号，并且生成第一选通脉冲信号；以及第二选通脉冲信号生成单元，其适于延迟列选择信号并且生成第二选通脉冲信号，其中第一感测放大单元基于启用信号被控制。
[0012]第一选通脉冲信号和第二选通脉冲信号可以被顺序地生成。
[0013]第一感测放大单元可以基于启用信号和第一选通脉冲信号被驱动，并且第二感测放大单元可以基于第二选通脉冲信号被驱动。
[0014]输入/输出线路可以是局部输入/输出线路。
[0015]根据本发明的另一个示意性实施例，一种半导体存储器件可以包括:位线感测放大器，其适于感测并放大存储在存储单元中的数据；数据传送单元，其适于基于列选择信号将由位线感测放大器放大的数据传送至第一输入/输出线路；控制单元，其适于生成在应用激活命令信号后在初始操作周期期间被激活的启用信号；第一感测放大单元，其适于基于启用信号感测并放大在第一输入/输出线路上的数据；第二感测放大单元，其适于在初始操作周期期间感测并放大从第一放大单元输出的数据，并且在初始操作周期之后感测和放大在第一输入/输出线路上的数据；以及输出驱动单元，其适于将感测放大单元的输出传送至第二输入/输出线路。
[0016]控制单元可以包括:启用信号生成单元，其适于生成启用信号；第一选通脉冲信号生成单元，其适于延迟列选择信号并且生成第一选通脉冲信号；以及第二选通脉冲信号生成单元，其适于延迟列选择信号并且生成第二选通脉冲信号，其中列选择信号在读取操作期间被激活。
[0017]第一选通脉冲信号和第二选通脉冲信号可以被顺序地生成。
[0018]第一感测放大单元可以基于启用信号和第一选通脉冲信号被驱动，并且第二感测放大单元可以基于第二选通脉冲信号被驱动。
[0019]第一输入/输出线路可以是局部输入/输出线路并且第二输入/输出线路可以是全局输入/输出线路。
[0020]根据本发明的另一个示意性实施例，一种半导体存储器件可以包括:位线感测放大器，其适于感测并放大存储在存储单元中的数据；数据传送单元，其适于基于列选择信号将由位线感测放大器放大的数据传送至第一输入/输出线路；控制单元，其适于延迟列选择信号，顺序地生成第一选通脉冲信号和第二选通脉冲信号，以及生成启用信号，该启用信号在从应用激活命令信号时直到生成第二选通脉冲信号的初始操作周期期间被激活；第一感测放大单元，其适于基于启用信号和第一选通脉冲信号感测和放大在第一输入/输出线路上的数据；第二感测放大单元，其适于在初始操作周期期间感测并放大从第一感测放大单元输出的数据，并且在初始操作周期之后基于第二选通脉冲信号感测和放大在第一输入/输出线路上的数据；以及输出驱动单元，其适于将第二感测放大单元的输出传送至第二输入/输出线路。
[0021]控制单元可以包括:启用信号生成单元，其适于生成启用信号；第一选通脉冲信号生成单元，其适于延迟列选择信号并且生成第一选通脉冲信号；和第二选通脉冲信号生成单元，其适于延迟列选择信号并且生成第二选通脉冲信号，其中列选择信号在读取操作期间被激活。
[0022]启用信号生成单元可以联接至第二选通脉冲信号生成单元，并且可以接收第二选通脉冲信号。
[0023]第一输入/输出线路可以是局部输入/输出线路并且第二输入/输出线路可以是全局输入/输出线路。
【附图说明】
[0024]图1是说明根据本发明的示意性实施例的半导体存储器件的框图。
[0025]图2是说明根据本发明的另一个示意性实施例的半导体存储器件的框图。
[0026]图3是说明包括根据本发明的示意性实施例的在图2中示出的控制单元和感测放大单元的框图。
[0027]图4是说明在图3中示出的放大电路的操作的时序图。
[0028]图5是说明在图3中示出的放大电路的第一感测放大单元的详细电路图。
[0029]图6是说明在图3中示出的放大电路的第二感测放大单元的详细电路图。
[0030]图7是说明根据本发明的另一个示意性实施例的在图2中示出的包括控制单元和感测放大单元的放大电路的框图。
[0031]图8是说明在图7中示出的放大电路的操作的时序图。
【具体实施方式】
[0032]下文将参照附图更详细地描述本发明的示意性实施例。但是，本发明可以以不同的形式实现，而不应被理解为限制于本文所提出的实施例。而是，提供这些实施例来使本文全面和完整，并且将向本领域技术人员完整地表达本发明的范围。贯穿全文，相 同的附图标记直接对应于本发明各个附图和实施例中的相同部件。
[0033]附图不是必须按比例，并且在一些情况下，为了清楚地说明实施例的特征，夸大了比例。在本说明书中，使用了特定的术语。这些术语被用来描述本发明，并且不用来限定观念或限制本发明的范围。
[0034]还应注意，在本说明书中，“和/或”表示包括设置在“和/或”前和后的一个或更多个部件。另外，“连接/联接”不但指一个部件直接联接另一个部件，而且指一个部件通过中间部件而不直接联接另一个部件。此外，只要在一个句子中没有特别说明，单数形式可以包括复数形式。另外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或加入一个或更多个部件、步骤、操作和元件。
[0035]图1是说明根据本发明的示意性实施例的半导体存储器件的框图。
[0036]参照图1，半导体存储器件1000可以包括存储单元阵列110、控制单元130、感测放大单元150、写入驱动器170和数据输入/输出缓冲器190。感测放大单元150可以包括第一感测放大单元152和第二感测放大单元154。
[0037]存储单元阵列110可以包括联接至字线和位线的多个存储单元。
[0038]在激活操作的初始阶段期间，控制单元130控制第一感测放大单元152使得第二感测放大单元154响应于第一感测放大单元152的输出信号被驱动。控制单元130控制第一感测放大单元152使其在初始阶段之后被停用，使得第二感测放大单元154响应于第一输入/输出线路L1T和L1B上的数据被驱动。
[0039]感测放大单元150在数据的读取操作期间被驱动。感测放大单元150的第一感测放大单元152和第二感测放大单元154在启用信号被激活时感测并且放大在第一输入/输出线路L1T和L1B上的数据。当启用信号被去活(inactivate)时，不驱动第一感测放大单元152。
[0040]更具体地，当启用信号在初始操作周期期间被激活时，第一感测放大单元152操作，并且在第一输入/输出线路L1T和L1B上的数据首先被第一感测放大单元152放大，然后被第二感测放大单元154放大。如果启用信号被去活，第一感测放大单元152停止操作，第二感测放大单元154放大在输入/输出线路L1T和L1B上的数据。由第二感测放大单元154放大的数据可以被传送至第二输入/输出线路G10。在第二输入/输出线路G1上的数据被传送至数据输入/输出缓冲器109并且经由第二输入/输出焊盘输出。第一输入/输出线路L1T和L1B可以是局部输入/输出线路，并且第二输入/输出线路G1可以是全局输入/输出线路。下文中，第一输入/输出线路L1T和L1B被称为局部输入/输出线路并且第二输入/输出线路G1被称为全局输入/输出线路。
[0041]写入驱动器170在数据的写入操作期间被驱动。经由数据输入/输出缓冲器190输入的数据被提供至写入驱动器170。然后，数据被传送至由写入驱动器170选择的存储单
J L.ο
[0042]图2是说明根据本发明的另一个示意性实施例的半导体存储器件的框图。
[0043]参照图2，半导体存储器件2000可以包括存储单元阵列210、位线感测放大单元220、列控制单元230、数据传送单元240、控制单元250、感测放大单元260和输出驱动单元270。
[0044]存储单元阵列210可以包括联接至字线和位线的多个存储单元。
[0045]位线感测放大单元220感测并放大存储在存储单元阵列210上的数据。
[0046]列控制单元230响应于读取命令信号RD和地址信号ADD激活列选择信号YI和对应于地址信号ADD的传送激活信号LSAEN。
[0047]数据传送单元240响应于列选择信号?将由位线感测放大单元220放大的数据传送至局部输入/输出线路L1T和L10B。数据传送单元240可以包括开关单元241和局部感测放大器243。开关单元241响应于列选择信号?被开启。如果开关单元241被开启，那么在位线上的数据被传送至区段输入/输出线路S1T和S10B。局部感测放大器243响应于被激活的传送激活信号LASEN被驱动。局部感测放大器243将在区段输入/输出线路S1T和S1B上的数据传送至局部输入/输出线路L1T和L10B。也就是，局部感测放大器243感测在区段输入/输出线路S1T和S1B之间的电压差，并且将电压差放大并且传送至局部输入/输出线路L1T和L10B。
[0048]控制单元250可以控制感测放大单元260的操作。下文将参照图3详细描述。
[0049]感测放大单元260响应于控制单元250在初始操作周期期间的输出信号在两个阶段中感测并且放大在局部输入/输出线路L1T和L1B上的数据。在初始化操作周期之后，通过第二阶段的感测和放大操作而在第一阶段无感测和放大操作，感测放大单元260感测并且放大在局部输入/输出线路L1T和L1B上的数据。下文将参照图3详细描述感测放大单元260。
[0050]输出驱动单元270可以将从感测放大单元260输出的数据经由输出线路L1Tl和L1Bl传送至全局输入/输出线路G10。
[0051]图3是说明包括根据本发明的示意性实施例在图2中示出的控制单元250和感测放大单元260的框图。
[0052]控制单元250可以包括启用信号生成单元251、第一选通脉冲信号生成单元253和第二选通脉冲信号生成单元255。感测放大单元260可以包括第一感测放大单元261和第二感测放大单元263。
[0053]启用信号生成单元251生成启用信号EN，该信号在预定的初始操作周期期间在接收到激活命令时被激活。第一选通脉冲信号生成单元253延迟在读取操作期间被激活的列选择信号YI，并且生成第一选通脉冲信号10STBP1。也就是，第一选通脉冲信号生成单元253接收并且延迟列选择信号YI，并且生成第一选通脉冲信号10STBP1。
[0054]第二选通脉冲信号生成单元255延迟列选择信号?并且生成第二选通脉冲信号10STBP2。第二选通脉冲信号生成单元255调整第二选通脉冲信号10STBP2的输出时序使得第二感测放大单元263在第一感测放大单元261的放大操作之后操作。第一选通脉冲信号10STBP1和第二选通脉冲信号10STBP2被顺序地生成并且应用至第一感测放大单元261和第二感测放大单元263。
[0055]初始操作周期可以根据半导体存储器件的特征被设置为最小RAS至CAS延迟时间(tRCD_min)。如上所述，感测放大单元的操作特性会在最小RAS至CAS延迟时间中劣化。因此，启用信号EN在最小RAS至CAS延迟时间的周期期间被激活，并且在最小RAS至CAS延迟时间的周期之后被停用。
[0056]第一感测放大单元261响应于启用信号EN和第一选通脉冲信号10STBP1感测并且放大在局部输入/输出线路L1T和L1B上的数据。
[0057]第二感测放大单元263响应于第二选通脉冲信号10STBP2感测并且放大在局部输入/输出线路L1T和L1B上的数据。
[0058]更具体地，应用激活命令信号ACT，并且在最小RAS至CAS延迟时间期间激活启用信号EN。通过使用读取命令信号RD延迟生成的列选择信号?以生成第一选通脉冲信号1STBPI ο第一感测放大单元261响应于启用信号EN和第一选通脉冲信号10STBP1感测并且放大在局部输入/输出线路L1T和L1B上的数据。第二感测放大单元263响应于第二选通脉冲信号10STBP2感测并且放大由第一感测放大单元261放大的数据。也就是，感测放大单元260执行两个阶段的感测和放大操作。在经过最小RAS至CAS延迟时间之后，启用信号EN被去活并且第一感测放大单元261停止操作。因此，响应于读取命令信号RD生成第二选通脉冲信号10STBP2。第二感测放大单元263响应于第二选通脉冲信号10STBP2感测并放大在局部输入/输出线路L1T和L1B上的数据。
[0059]图4是说明在图3中示出的放大电路的操作的时序图。
[0060]参照图4，应用激活命令信号ACT，并且激活启用信号EN。启用信号EN在最小RAS至CAS延迟时间期间被激活，并且在经过最小RAS至CAS延迟时间之后被去活。由于应用读取命令信号RD，所以列选择信号?被启用。在列选择信号?被延迟预定时间后，第一选通脉冲信号10STBP1被启用，并 且第二选通脉冲信号10STBP2被顺序地启用。当激活启用信号EN时，第一感测放大单元261和第二感测放大单元263响应于第一选通脉冲信号10STBP1和第二选通脉冲信号10STBP2被驱动，并且这可以由输出线路L1Tl和L1Bl的电压电平差确认。当去活启动信号EN时，第二感测和放大单元261响应于第二选通脉冲信号10STBP2被驱动，并且这可以由输出线路L1Tl和L1Bl的电压电平差确认。
[0061]也就是，根据本发明的实施例的放大电路在最小RAS至CAS延迟时间期间通过在最小RAS至CAS延迟时间期间驱动第一感测放大单元261和第二感测放大单元263并在最小RAS至CAS延迟时间之后驱动第二感测放大单元263，来感测并放大在局部输入/输出线路上的数据。因此，放大电路可以在最小RAS至CAS延迟时间期间改善操作特性，并且在最小RAS至CAS延迟时间之后可以通过只驱动第二感测放大单元而减少电流消耗。
[0062]图5是说明在图3中示出的放大电路的第一感测放大单元261的详细电路图。
[0063]参照图5，第一感测放大单元261可以包括第一锁存单元510和第一电流槽单元520。第一锁存单元510可以包括第一反相器单元511和第二反相器单元513。
[0064]第一锁存单元510和第一电流槽单元520在电源电压VDD端和接地电压VSS端之间联接。第一节点NI在第一锁存单元510和第一电流槽单元520之间联接。第一反相器单元511在电源电压VDD端和第一节点NI之间联接。第二反相器单元513在电源电压VDD端和第一节点NI之间联接。
[0065]第一锁存单元510具有交叉耦合结构并且放大和输出经由局部输入/输出线路L1T和L1B输入的差分信号。第一反相器单元511包括在电源电压VDD端和第一节点NI之间基于第三节点Ν3的电压驱动的第一 PMOS晶体管MPl和第一 NMOS晶体管丽I。第一PMOS晶体管MPl具有在电源电压VDD端和第二节点Ν2之间联接的源-漏路径，并且经由其栅极接收第三节点Ν3的电压。第一 NMOS晶体管丽I具有在第一节点NI和第二节点Ν2之间联接的源-漏路径，并且经由其栅极接收第三节点Ν3的电压。
[0066]第二反相器单元513可以包括在电源电压VDD端和第一节点NI之间基于第二节点Ν2的电压被驱动的第二 PMOS晶体管ΜΡ2和第二 NMOS晶体管丽2。第二 PMOS晶体管ΜΡ2具有联接在电源电压VDD和第三节点Ν3之间的源-漏路径，并且经由其栅极接收第二节点Ν2的电压。第二 NMOS晶体管丽2具有联接在第一节点NI和第三节点Ν3之间的源-漏路径，并且经由其栅极接收第二节点的电压。
[0067]第一电流槽单元520可以包括在第一节点NI和接地电压VSS端串联联接的第三NMOS晶体管ΜΝ3和第四NMOS晶体管ΜΝ4。第三NMOS晶体管ΜΝ3和第四NMOS晶体管ΜΝ4可以具有在第一节点NI和接地电压VSS端之间联接的源-漏路径。第三NMOS晶体管丽3的栅极接收启用信号ΕΝ。第四NMOS晶体管ΜΝ4的栅极接收第一选通脉冲信号10STBP1。
[0068]下文中，将描述第一反相器单元511和第二反相器单元513的操作。
[0069]在局部输入/输出线路L1T和L1B上的数据经由第二节点N2和第三节点N3输入。第一反相器单元511的栅极和第二反相器单元513的栅极基于局部输入/输出线路的电压电平被驱动。例如，当数据的高逻辑电平经由正输入/输出线路L1T被应用并且数据的低逻辑电平经由负输入/输出线路L1B被应用时，第二反相器单元513的第二 NMOS晶体管丽2和第一反相器单元511的第一 PMOS晶体管MPl被驱动。当应用激活的启动信号EN并且应用第一选通脉冲信号时，第三NMOS晶体管MN3和第四NMOS晶体管MN4被驱动。因此，由于电流路径在第二 NMOS晶体管丽2和接地电压VSS端之间形成，第三节点N3的电压电平比第三节点N3之前的电压电平更低。此外，由于电流路径在电源电压VDD端和第一PMOS晶体管MPl之间形成，所以第二节点N2的电压电平比第二节点N2之前的电压电平更高。也就是，与初始电压电平差相比，在正局部输入/输出线路L1T和负局部输入/输出线路L1B之间的电压电平差增大。
[0070]另一方面，由于当启用信号EN被去活时，不驱动第三NMOS晶体管MN3，不形成电流路径。因此，如果启用信号EN被去活，第一感测放大单元261不操作。
[0071]图6是说明在图3中示出的放大电路的第二感测放大单元263的详细电路图。
[0072]参照图6，第二放大单元263可以包括第二锁存单元530、信号输入单元540和第二电流槽单元550。第二锁存单元530可以包括第三反相器单元531和第四反相器单元533。
[0073]第二锁存单元530、信号输入单元540和第二电流槽单元550在接地电压VSS端和电源电压VDD端之间联接。第四节点N4联接在信号输入单元540和第二电流槽单元550之间。第五节点N5和第六节点N6联接在第二锁存单元530和信号输入单元540之间。
[0074]第二锁存单元530具有含第三反相器单元531和第四反相器单元533的交叉耦合结构并且放大且输出差分信号。
[0075]第三反相器单元531可以包括在电源电压VDD端和第五节点N5之间基于第八节点N8的电压被驱动的第三PMOS晶体管MP3和第五NMOS晶体管MN5。第三PMOS晶体管MP3具有在电源电压VDD端和第七节点N7之间联接的源-漏路径，并且经由其栅极接收第八节点N8的电压。第五NMOS晶体管丽5具有联接在第五节点N5和第七节点N7之间的源-漏路径，并且经由其栅极接收第八节点NS的电压。
[0076]第四反相器单元533可以包括在电源电压VDD端和第六节点N6之间基于第七节点N7的电压驱动的第四PMOS晶体管MP4和第六NMOS晶体管MN6。第四PMOS晶体管MP4具有在电源电压VDD端和第八节点NS之间联接的源-漏路径，并且经由其栅极接收第七节点N7的电压。第六NMOS晶体管MN6具有联接在第六节点N6和第八节点N8之间的源-漏路径，并且经由其栅极接收第七节点N7的电压。
[0077]信号输入单元540可以包括第七NMOS晶体管MN7和第八NMOS晶体管MN8。第七NMOS晶体管MN7具有联接在第四节点N4和第五节点N5之间的源-漏路径，并且经由其栅极接收正局部输入/输出线路L1T的信号。第八NMOS晶体管MN8具有联接在第四节点N4和第六节点N6之间的源-漏路径，并且经由其栅极接收负局部输入/输出线路L1B的信号。
[0078]电流槽单元550可以包括第九NMOS晶体管MN9。第九NMOS晶体管MN9具有联接在接地电压VSS端和第四节点N4之间的源-漏路径，并且经由其栅极接收第二选通脉冲信号 10STBP2。
[0079]将描述第二感测放大单元263的操作。输入信号被应用至信号输入单元540的局部输入/输出线路L1T和L10B。第二锁存单元530通过响应于第二选通脉冲信号10STBP2和输入信号差分放大第五节点N5和第六节点N6的电压而将输出信号输出至联接至第七节点N7和第八节点N8的输出线路L1Tl和L1Bl。
[0080]参照图5和6，当启动信号EN被激活时，第一感测放大单元261响应于第一选通脉冲信号10STBP1放大并输出在局部输入/输出线路L1T和L1B上的数据，并且放大的数据被应用于第二感测放大单元263的信号输入单元540。第二感测放大单元263接下来放大应用的数据并且响应于第二选通脉冲信号10STBP2将放大的数据输出至输出线路L1Tl和L10B1。另一方面，当启用信号EN被去活时，第一感测放大单元261不操作，并且第二感测放大单元263响应于第二选通脉冲信号10STBP2将局部输入/输出线路L1T和L1B上的数据输出至输出线路L1Tl和L1Bl。
[0081]图7是说明根据本发明的另一个示意性实施例的在图2中示出的包括控制单元250和感测放大单元260的放大电路的框图。
[0082]控制单元250可以包括启用信号生成单元252、第一选通脉冲信号生成单元253和第二选通脉冲信号生成单元256。感测放大单元260可以包括第一感测放大单元261和第二感测放大单元263。
[0083]更具体地，控制单元250延迟列选择信号? 并且顺序地生成第一选通脉冲信号10STBP1和第二选通脉冲信号10STBP2。控制单元250在初始操作周期期间生成启用信号ENo初始操作周期表示从应用激活命令信号ACT的时间到生成第二选通脉冲信号IS0TBP2的时间的周期。
[0084]启用信号生成单元252生成启用信号ΕΝ，当应用激活命令信号ACT时，启用该启用信号ΕΝ，并且当应用第二选通脉冲信号10STBP2时，停用该启用信号ΕΝ。启用信号生成单元252接收来自第二选通脉冲信号生成单元256的第二选通脉冲信号10STBP2。也就是，第二选通脉冲信号10STBP2被反馈至启用信号生成单元252。换句话说，初始操作周期表示应用第一读取命令信号RD时的周期。
[0085]由于除了第二选通脉冲信号生成单元256将第二选通脉冲信号10STBP2反馈至启用信号生成单元252以外，在图7中示出的第一选通脉冲信号生成单元253和第二选通脉冲信号生成单元256的结构与在图3中示出的第一选通脉冲信号生成单元253和第二选通脉冲信号生成单元255的结构相同，因此省略了图7所示的第一选通脉冲信号生成单元253和第二选通脉冲信号生成单元256的详细描述。此外，由于在图7中所示的感测放大单元260的结构与在图3中示出的感测放大单元260的结构相同，省略了图7所示的感测放大单元260的详细描述。
[0086]下文中将描述放大电路的操作。
[0087]当应用激活命令信号ACT时激活启用信号ΕΝ。通过延迟列选择信号?生成第一选通脉冲信号10STBP1，列选择信号?响应于读取命令信号RD被生成。第一感测放大单元261响应于启用信号EN和第一选通脉冲信号10STBP1首先感测并放大在局部输入/输出线路L1T和L1B上的数据。然后，第二感测放大单元263响应于第二选通脉冲信号10STBP2感测并放大首先由第一感测放大单元261放大的数据。第二选通脉冲信号10STBP2被应用至启用信号生成单元252并且启用信号EN被去活。因此，第一感测放大单元261停止操作。然后，如果读取命令信号RD被应用，第二感测放大单元263响应于第二选通脉冲信号10STBP2感测并放大在局部输入/输出线路L1T和L1B上的数据。
[0088]因此，当启用信号EN被应用至第一感测放大单元261并且应用第一读取命令信号RD时，驱动第一感测放大单元261和第二感测放大单元263。也就是，执行两阶段感测放大操作。然后，使用读取命令信号RD生成第二选通脉冲信号10STBP2，并且响应于第二选通脉冲信号10STBP2仅第二感测放大单元263操作。
[0089]图8是说明在图7中示出的放大电路的操作的时序图。
[0090]参照图8，启用信号EN响应于激活命令信号ACT被激活。直到，启用信号EN被激活，直到应用第二选通脉冲信号10STBP2为止。如果应用第二选通脉冲信号10STBP2，启用信号EN被去活。列选择信号?响应于读取命令信号RD被启用。在列选择信号?被延迟预定量之后，第一选通脉冲信号10STBP1被激活，并且然后第二选通脉冲信号10STBP2被顺序地激活。第一感测放大单元和第二感测放大单元分别响应于第一选通脉冲信号10STBP1和第二选通脉冲信号10STBP2被驱动，并且这可以由接收来自感测放大单元的数据的输出线路L1Tl和L1Bl的电压电平差确认。启用信号EN响应于第二选通脉冲信号10STBP2被去活。当应用读取命令信号READ时，仅第二感测放大单元响应于第二选通脉冲信号10STBP2被驱动，并且这可以通过接收来自感测放大单元的数据的输出线路L1Tl和L1Bl的电压电平差确认。
[0091]当首先应用读取命令信号时，根据本发明的实施例的放大电路驱动第一感测放大单元和第二感测放大单元。然后，通过仅驱动第二感测放大单元，放大电路感测并且放大在局部输入/输出线路L1T和L1B上的数据。因此，根据本发明的实施例的放大电路可以改善感测放大单元的操作特性并且通过在经过预定时间后仅驱动第二感测放大单元来减少电流消耗。
[0092]尽管参照特定实施例描述了本发明，但是对本领域技术人员明显的是，在不偏离随附权利要求书限定的本发明精神和范围的情况下，可以进行各种修改和变型。
【主权项】
1.一种放大电路，其包括: 第一感测放大单元，其适于感测并放大在输入/输出线路上的数据； 第二感测放大单元，其适于感测并放大在所述输入/输出线路上的所述数据或所述第一感测放大单元的输出信号；以及 控制单元，其适于在激活操作的初始操作周期期间激活所述第一感测放大单元并且在所述初始操作周期之后去活所述第一感测放大单元， 其中所述第二感测放大单元在所述初始操作周期期间基于所述第一感测放大单元的所述输出信号执行感测和放大操作，以及在所述初始操作周期之后基于在所述输入/输出线路上的所述数据执行感测和放大操作。2.根据权利要求1所述的放大电路，其中所述初始操作周期是从应用激活命令信号直到驱动所述第二感测放大单元的周期。3.根据权利要求1所述的放大电路，其中所述控制单元包括: 启用信号生成单元，其适于生成在所述初始操作周期期间被激活的启用信号； 第一选通脉冲信号生成单元，其适于延迟在读取操作期间被激活的列选择信号，并且生成第一选通脉冲信号；以及 第二选通脉冲信号生成单元，其适于延迟所述列选择信号并且生成第二选通脉冲信号， 其中所述第一感测放大单元基于所述启用信号被控制。4.根据权利要求3所述的放大电路，其中所述第一选通脉冲信号和所述第二选通脉冲信号被顺序地生成。5.根据权利要求3所述的放大电路，其中所述第一感测放大单元基于所述启用信号和所述第一选通脉冲信号被驱动，并且所述第二感测放大单元基于所述第二选通脉冲信号被驱动。6.根据权利要求1所述的放大电路，其中所述输入/输出线路是局部输入/输出线路。7.一种半导体存储器件，其包括: 位线感测放大器，其适于感测并放大存储在存储单元中的数据； 数据传送单元，其适于基于列选择信号将由所述位线感测放大器放大的数据传送至第一输入/输出线路； 控制单元，其适于生成在应用激活命令信号后在初始操作周期期间被激活的启用信号; 第一感测放大单元，其适于基于所述启用信号而感测并放大在所述第一输入/输出线路上的数据； 第二感测放大单元，其适于在所述初始操作周期期间感测并放大从所述第一放大单元输出的数据，并且在所述初始操作周期之后感测和放大在所述第一输入/输出线路上的数据；以及 输出驱动单元，其适于将所述感测放大单元的输出传送至第二输入/输出线路。8.一种半导体存储器件，其包括: 位线感测放大器，其适于感测并放大存储在存储单元中的数据； 数据传送单元，其适于基于列选择信号将由所述位线感测放大器放大的数据传送至第一输入/输出线路； 控制单元，其适于延迟所述列选择信号，顺序地生成第一选通脉冲信号和第二选通脉冲信号，以及生成启用信号，所述启用信号在从应用激活命令信号直到生成所述第二选通脉冲信号的初始操作周期期间被激活； 第一感测放大单元，其适于基于所述启用信号和所述第一选通脉冲信号感测和放大在所述第一输入/输出线路上的数据； 第二感测放大单元，其适于在所述初始操作周期期间感测并放大从所述第一感测放大单元输出的数据，并且在所述初始操作周期之后基于所述第二选通脉冲信号感测和放大在所述第一输入/输出线路上的数据；以及 输出驱动单元，其适于将所述第二感测放大单元的输出传送至第二输入/输出线路。
【专利摘要】本发明涉及一种放大电路，其包括：第一感测放大单元，其适于感测并放大在输入/输出线路上的数据；第二感测放大单元，其适于感测并放大在所述输入/输出线路上的所述数据或所述第一感测放大单元的输出信号；以及控制单元，其适于在激活操作的初始操作周期期间激活所述第一感测放大单元并且在所述初始操作周期之后去活所述第一感测放大单元，其中所述第二感测放大单元在所述初始操作周期期间基于所述第一感测放大单元的所述输出信号执行感测和放大操作，以及在所述初始操作周期之后基于在所述输入/输出线路上的所述数据执行感测和放大操作。
【IPC分类】G11C7/06
【公开号】CN104900250
【申请号】CN201410855347
【发明人】金成镐
【申请人】爱思开海力士有限公司
【公开日】2015年9月9日
【申请日】2014年12月31日
【公告号】US20150255128
【专利说明】放大电路和包括该放大电路的半导体存储器件
[0001]相关申请的交叉引用
[0002]本申请要求于2014年3月5日提交的申请号为10-2014-0025938的韩国专利申请的优先权，该韩国专利申请以参阅方式全文并入本申请。
技术领域
[0003]本发明的示意性实施例涉及一种放大电路和包括该放大电路的半导体存储器件，以感测并放大在局部输入/输出线路和全局(global)输入/输出线路之间传送的数据。
【背景技术】
[0004]通常，数据输入/输出线路用于在半导体存储器件中传送数据。用于在数据输入/输出焊盘和存储单元区域之间传送数据的输入/输出线路被称为全局数据线路。全局数据线路联接至位于存储单元区域中的多个内存库。位线放大器的输出经由局部数据线路从存储单元区域被传送至全局数据线路。因此，需要在全局数据线路和局部数据线路之间传送数据的电路。与动态随机存储器(DRAM) —起，输入/输出感测放大器(1SA)用于在读取操作期间将数据从局部数据线路传送至全局数据线路，并且写入驱动器用于在写入操作期间将数据从全局数据线路传送至局部数据线路。
[0005]半导体存储器件总是争取更大的存储容量和更低的操作电压。在大容量存储设备中，在数据线路对上存在升高的负载电容。随着操作电压继续降低，在数据线路对之间的差分电压差也减小。该差分电压的减小使放大电路越来越难感测并放大来自数据线路对的数据。
[0006]具有短的RAS至CAS延迟时间(tRCD)是高速半导体设备操作的核心要求。当为了高速操作而将RAS至CAS延迟时间(tRCD_min)降为最小时，如果位线电压电平下降并且没有恢复至足够的电平，那么一对局部输入/输出线路可能不具有足够的电位差来正确地传送和接收数据。换句话说，在激活操作之后，当应用读取命令信号时，由于位线感测放大器不能正确地操作，所以在一对局部输入/输出线路上的电压电平差变弱。因此，需要一种用于感测和放大最小电压电平差的感测放大单元。已经提出了在高速操作期间多阶段放大方案来提高数据传输效率。使用多阶段放大方案的感测放大单元在两个阶段中放大一对局部输入/输出线路的数据。由于多阶段放大操作响应于单独的选通脉冲信号被顺序地驱动，所以改善了输入信号的偏置特征。因此，在一对局部输入/输出线路中的小的电位差(例如，10mV)可以被放大并且传送至全局数据线路。也就是，使用多阶段放大方案的输入/输出感测放大单元可以以最小的RAS至CAS延迟时间tRCD_min改善数据传输效率，但是其可能还会增加电流消耗。
【发明内容】
[0007]本发明的示意性实施例涉及一种放大电路和包括该放大电路的半导体存储器件以感测并放大在局部输入/输出线路和全局输入/输出线路之间传送的数据。
[0008]放大电路和包括该放大电路的半导体存储器件通过控制输入/输出线路感测放大单元可以改善操作特性并且减少其电流消耗。
[0009]根据本发明的示意性实施例，一种放大电路可以包括:第一感测放大单元，其适于感测并放大在输入/输出线路上的数据；第二感测放大单元，其适于感测并放大在输入/输出线路上的数据或第一感测放大单元的输出信号；以及控制单元，其适于在激活操作的初始操作周期期间激活第一感测放大单元并且在初始操作周期之后去活第一感测放大单元，其中第二感测放大单元在初始操作周期期间基于第一感测放大单元的输出信号执行感测和放大操作以及在初始操作周期之后基于在输入/输出线路上的数据执行感测和放大操作。
[0010]初始操作周期是可以从应用激活命令信号直到驱动第二感测放大单元。
[0011]控制单元可以包括:启用信号生成单元，其适于生成在初始操作周期期间被激活的启用信号；第一选通脉冲信号生成单元，其适于延迟在读取操作期间被激活的列选择信号，并且生成第一选通脉冲信号；以及第二选通脉冲信号生成单元，其适于延迟列选择信号并且生成第二选通脉冲信号，其中第一感测放大单元基于启用信号被控制。
[0012]第一选通脉冲信号和第二选通脉冲信号可以被顺序地生成。
[0013]第一感测放大单元可以基于启用信号和第一选通脉冲信号被驱动，并且第二感测放大单元可以基于第二选通脉冲信号被驱动。
[0014]输入/输出线路可以是局部输入/输出线路。
[0015]根据本发明的另一个示意性实施例，一种半导体存储器件可以包括:位线感测放大器，其适于感测并放大存储在存储单元中的数据；数据传送单元，其适于基于列选择信号将由位线感测放大器放大的数据传送至第一输入/输出线路；控制单元，其适于生成在应用激活命令信号后在初始操作周期期间被激活的启用信号；第一感测放大单元，其适于基于启用信号感测并放大在第一输入/输出线路上的数据；第二感测放大单元，其适于在初始操作周期期间感测并放大从第一放大单元输出的数据，并且在初始操作周期之后感测和放大在第一输入/输出线路上的数据；以及输出驱动单元，其适于将感测放大单元的输出传送至第二输入/输出线路。
[0016]控制单元可以包括:启用信号生成单元，其适于生成启用信号；第一选通脉冲信号生成单元，其适于延迟列选择信号并且生成第一选通脉冲信号；以及第二选通脉冲信号生成单元，其适于延迟列选择信号并且生成第二选通脉冲信号，其中列选择信号在读取操作期间被激活。
[0017]第一选通脉冲信号和第二选通脉冲信号可以被顺序地生成。
[0018]第一感测放大单元可以基于启用信号和第一选通脉冲信号被驱动，并且第二感测放大单元可以基于第二选通脉冲信号被驱动。
[0019]第一输入/输出线路可以是局部输入/输出线路并且第二输入/输出线路可以是全局输入/输出线路。
[0020]根据本发明的另一个示意性实施例，一种半导体存储器件可以包括:位线感测放大器，其适于感测并放大存储在存储单元中的数据；数据传送单元，其适于基于列选择信号将由位线感测放大器放大的数据传送至第一输入/输出线路；控制单元，其适于延迟列选择信号，顺序地生成第一选通脉冲信号和第二选通脉冲信号，以及生成启用信号，该启用信号在从应用激活命令信号时直到生成第二选通脉冲信号的初始操作周期期间被激活；第一感测放大单元，其适于基于启用信号和第一选通脉冲信号感测和放大在第一输入/输出线路上的数据；第二感测放大单元，其适于在初始操作周期期间感测并放大从第一感测放大单元输出的数据，并且在初始操作周期之后基于第二选通脉冲信号感测和放大在第一输入/输出线路上的数据；以及输出驱动单元，其适于将第二感测放大单元的输出传送至第二输入/输出线路。
[0021]控制单元可以包括:启用信号生成单元，其适于生成启用信号；第一选通脉冲信号生成单元，其适于延迟列选择信号并且生成第一选通脉冲信号；和第二选通脉冲信号生成单元，其适于延迟列选择信号并且生成第二选通脉冲信号，其中列选择信号在读取操作期间被激活。
[0022]启用信号生成单元可以联接至第二选通脉冲信号生成单元，并且可以接收第二选通脉冲信号。
[0023]第一输入/输出线路可以是局部输入/输出线路并且第二输入/输出线路可以是全局输入/输出线路。
【附图说明】
[0024]图1是说明根据本发明的示意性实施例的半导体存储器件的框图。
[0025]图2是说明根据本发明的另一个示意性实施例的半导体存储器件的框图。
[0026]图3是说明包括根据本发明的示意性实施例的在图2中示出的控制单元和感测放大单元的框图。
[0027]图4是说明在图3中示出的放大电路的操作的时序图。
[0028]图5是说明在图3中示出的放大电路的第一感测放大单元的详细电路图。
[0029]图6是说明在图3中示出的放大电路的第二感测放大单元的详细电路图。
[0030]图7是说明根据本发明的另一个示意性实施例的在图2中示出的包括控制单元和感测放大单元的放大电路的框图。
[0031]图8是说明在图7中示出的放大电路的操作的时序图。
【具体实施方式】
[0032]下文将参照附图更详细地描述本发明的示意性实施例。但是，本发明可以以不同的形式实现，而不应被理解为限制于本文所提出的实施例。而是，提供这些实施例来使本文全面和完整，并且将向本领域技术人员完整地表达本发明的范围。贯穿全文，相 同的附图标记直接对应于本发明各个附图和实施例中的相同部件。
[0033]附图不是必须按比例，并且在一些情况下，为了清楚地说明实施例的特征，夸大了比例。在本说明书中，使用了特定的术语。这些术语被用来描述本发明，并且不用来限定观念或限制本发明的范围。
[0034]还应注意，在本说明书中，“和/或”表示包括设置在“和/或”前和后的一个或更多个部件。另外，“连接/联接”不但指一个部件直接联接另一个部件，而且指一个部件通过中间部件而不直接联接另一个部件。此外，只要在一个句子中没有特别说明，单数形式可以包括复数形式。另外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或加入一个或更多个部件、步骤、操作和元件。
[0035]图1是说明根据本发明的示意性实施例的半导体存储器件的框图。
[0036]参照图1，半导体存储器件1000可以包括存储单元阵列110、控制单元130、感测放大单元150、写入驱动器170和数据输入/输出缓冲器190。感测放大单元150可以包括第一感测放大单元152和第二感测放大单元154。
[0037]存储单元阵列110可以包括联接至字线和位线的多个存储单元。
[0038]在激活操作的初始阶段期间，控制单元130控制第一感测放大单元152使得第二感测放大单元154响应于第一感测放大单元152的输出信号被驱动。控制单元130控制第一感测放大单元152使其在初始阶段之后被停用，使得第二感测放大单元154响应于第一输入/输出线路L1T和L1B上的数据被驱动。
[0039]感测放大单元150在数据的读取操作期间被驱动。感测放大单元150的第一感测放大单元152和第二感测放大单元154在启用信号被激活时感测并且放大在第一输入/输出线路L1T和L1B上的数据。当启用信号被去活(inactivate)时，不驱动第一感测放大单元152。
[0040]更具体地，当启用信号在初始操作周期期间被激活时，第一感测放大单元152操作，并且在第一输入/输出线路L1T和L1B上的数据首先被第一感测放大单元152放大，然后被第二感测放大单元154放大。如果启用信号被去活，第一感测放大单元152停止操作，第二感测放大单元154放大在输入/输出线路L1T和L1B上的数据。由第二感测放大单元154放大的数据可以被传送至第二输入/输出线路G10。在第二输入/输出线路G1上的数据被传送至数据输入/输出缓冲器109并且经由第二输入/输出焊盘输出。第一输入/输出线路L1T和L1B可以是局部输入/输出线路，并且第二输入/输出线路G1可以是全局输入/输出线路。下文中，第一输入/输出线路L1T和L1B被称为局部输入/输出线路并且第二输入/输出线路G1被称为全局输入/输出线路。
[0041]写入驱动器170在数据的写入操作期间被驱动。经由数据输入/输出缓冲器190输入的数据被提供至写入驱动器170。然后，数据被传送至由写入驱动器170选择的存储单
J L.ο
[0042]图2是说明根据本发明的另一个示意性实施例的半导体存储器件的框图。
[0043]参照图2，半导体存储器件2000可以包括存储单元阵列210、位线感测放大单元220、列控制单元230、数据传送单元240、控制单元250、感测放大单元260和输出驱动单元270。
[0044]存储单元阵列210可以包括联接至字线和位线的多个存储单元。
[0045]位线感测放大单元220感测并放大存储在存储单元阵列210上的数据。
[0046]列控制单元230响应于读取命令信号RD和地址信号ADD激活列选择信号YI和对应于地址信号ADD的传送激活信号LSAEN。
[0047]数据传送单元240响应于列选择信号?将由位线感测放大单元220放大的数据传送至局部输入/输出线路L1T和L10B。数据传送单元240可以包括开关单元241和局部感测放大器243。开关单元241响应于列选择信号?被开启。如果开关单元241被开启，那么在位线上的数据被传送至区段输入/输出线路S1T和S10B。局部感测放大器243响应于被激活的传送激活信号LASEN被驱动。局部感测放大器243将在区段输入/输出线路S1T和S1B上的数据传送至局部输入/输出线路L1T和L10B。也就是，局部感测放大器243感测在区段输入/输出线路S1T和S1B之间的电压差，并且将电压差放大并且传送至局部输入/输出线路L1T和L10B。
[0048]控制单元250可以控制感测放大单元260的操作。下文将参照图3详细描述。
[0049]感测放大单元260响应于控制单元250在初始操作周期期间的输出信号在两个阶段中感测并且放大在局部输入/输出线路L1T和L1B上的数据。在初始化操作周期之后，通过第二阶段的感测和放大操作而在第一阶段无感测和放大操作，感测放大单元260感测并且放大在局部输入/输出线路L1T和L1B上的数据。下文将参照图3详细描述感测放大单元260。
[0050]输出驱动单元270可以将从感测放大单元260输出的数据经由输出线路L1Tl和L1Bl传送至全局输入/输出线路G10。
[0051]图3是说明包括根据本发明的示意性实施例在图2中示出的控制单元250和感测放大单元260的框图。
[0052]控制单元250可以包括启用信号生成单元251、第一选通脉冲信号生成单元253和第二选通脉冲信号生成单元255。感测放大单元260可以包括第一感测放大单元261和第二感测放大单元263。
[0053]启用信号生成单元251生成启用信号EN，该信号在预定的初始操作周期期间在接收到激活命令时被激活。第一选通脉冲信号生成单元253延迟在读取操作期间被激活的列选择信号YI，并且生成第一选通脉冲信号10STBP1。也就是，第一选通脉冲信号生成单元253接收并且延迟列选择信号YI，并且生成第一选通脉冲信号10STBP1。
[0054]第二选通脉冲信号生成单元255延迟列选择信号?并且生成第二选通脉冲信号10STBP2。第二选通脉冲信号生成单元255调整第二选通脉冲信号10STBP2的输出时序使得第二感测放大单元263在第一感测放大单元261的放大操作之后操作。第一选通脉冲信号10STBP1和第二选通脉冲信号10STBP2被顺序地生成并且应用至第一感测放大单元261和第二感测放大单元263。
[0055]初始操作周期可以根据半导体存储器件的特征被设置为最小RAS至CAS延迟时间(tRCD_min)。如上所述，感测放大单元的操作特性会在最小RAS至CAS延迟时间中劣化。因此，启用信号EN在最小RAS至CAS延迟时间的周期期间被激活，并且在最小RAS至CAS延迟时间的周期之后被停用。
[0056]第一感测放大单元261响应于启用信号EN和第一选通脉冲信号10STBP1感测并且放大在局部输入/输出线路L1T和L1B上的数据。
[0057]第二感测放大单元263响应于第二选通脉冲信号10STBP2感测并且放大在局部输入/输出线路L1T和L1B上的数据。
[0058]更具体地，应用激活命令信号ACT，并且在最小RAS至CAS延迟时间期间激活启用信号EN。通过使用读取命令信号RD延迟生成的列选择信号?以生成第一选通脉冲信号1STBPI ο第一感测放大单元261响应于启用信号EN和第一选通脉冲信号10STBP1感测并且放大在局部输入/输出线路L1T和L1B上的数据。第二感测放大单元263响应于第二选通脉冲信号10STBP2感测并且放大由第一感测放大单元261放大的数据。也就是，感测放大单元260执行两个阶段的感测和放大操作。在经过最小RAS至CAS延迟时间之后，启用信号EN被去活并且第一感测放大单元261停止操作。因此，响应于读取命令信号RD生成第二选通脉冲信号10STBP2。第二感测放大单元263响应于第二选通脉冲信号10STBP2感测并放大在局部输入/输出线路L1T和L1B上的数据。
[0059]图4是说明在图3中示出的放大电路的操作的时序图。
[0060]参照图4，应用激活命令信号ACT，并且激活启用信号EN。启用信号EN在最小RAS至CAS延迟时间期间被激活，并且在经过最小RAS至CAS延迟时间之后被去活。由于应用读取命令信号RD，所以列选择信号?被启用。在列选择信号?被延迟预定时间后，第一选通脉冲信号10STBP1被启用，并 且第二选通脉冲信号10STBP2被顺序地启用。当激活启用信号EN时，第一感测放大单元261和第二感测放大单元263响应于第一选通脉冲信号10STBP1和第二选通脉冲信号10STBP2被驱动，并且这可以由输出线路L1Tl和L1Bl的电压电平差确认。当去活启动信号EN时，第二感测和放大单元261响应于第二选通脉冲信号10STBP2被驱动，并且这可以由输出线路L1Tl和L1Bl的电压电平差确认。
[0061]也就是，根据本发明的实施例的放大电路在最小RAS至CAS延迟时间期间通过在最小RAS至CAS延迟时间期间驱动第一感测放大单元261和第二感测放大单元263并在最小RAS至CAS延迟时间之后驱动第二感测放大单元263，来感测并放大在局部输入/输出线路上的数据。因此，放大电路可以在最小RAS至CAS延迟时间期间改善操作特性，并且在最小RAS至CAS延迟时间之后可以通过只驱动第二感测放大单元而减少电流消耗。
[0062]图5是说明在图3中示出的放大电路的第一感测放大单元261的详细电路图。
[0063]参照图5，第一感测放大单元261可以包括第一锁存单元510和第一电流槽单元520。第一锁存单元510可以包括第一反相器单元511和第二反相器单元513。
[0064]第一锁存单元510和第一电流槽单元520在电源电压VDD端和接地电压VSS端之间联接。第一节点NI在第一锁存单元510和第一电流槽单元520之间联接。第一反相器单元511在电源电压VDD端和第一节点NI之间联接。第二反相器单元513在电源电压VDD端和第一节点NI之间联接。
[0065]第一锁存单元510具有交叉耦合结构并且放大和输出经由局部输入/输出线路L1T和L1B输入的差分信号。第一反相器单元511包括在电源电压VDD端和第一节点NI之间基于第三节点Ν3的电压驱动的第一 PMOS晶体管MPl和第一 NMOS晶体管丽I。第一PMOS晶体管MPl具有在电源电压VDD端和第二节点Ν2之间联接的源-漏路径，并且经由其栅极接收第三节点Ν3的电压。第一 NMOS晶体管丽I具有在第一节点NI和第二节点Ν2之间联接的源-漏路径，并且经由其栅极接收第三节点Ν3的电压。
[0066]第二反相器单元513可以包括在电源电压VDD端和第一节点NI之间基于第二节点Ν2的电压被驱动的第二 PMOS晶体管ΜΡ2和第二 NMOS晶体管丽2。第二 PMOS晶体管ΜΡ2具有联接在电源电压VDD和第三节点Ν3之间的源-漏路径，并且经由其栅极接收第二节点Ν2的电压。第二 NMOS晶体管丽2具有联接在第一节点NI和第三节点Ν3之间的源-漏路径，并且经由其栅极接收第二节点的电压。
[0067]第一电流槽单元520可以包括在第一节点NI和接地电压VSS端串联联接的第三NMOS晶体管ΜΝ3和第四NMOS晶体管ΜΝ4。第三NMOS晶体管ΜΝ3和第四NMOS晶体管ΜΝ4可以具有在第一节点NI和接地电压VSS端之间联接的源-漏路径。第三NMOS晶体管丽3的栅极接收启用信号ΕΝ。第四NMOS晶体管ΜΝ4的栅极接收第一选通脉冲信号10STBP1。
[0068]下文中，将描述第一反相器单元511和第二反相器单元513的操作。
[0069]在局部输入/输出线路L1T和L1B上的数据经由第二节点N2和第三节点N3输入。第一反相器单元511的栅极和第二反相器单元513的栅极基于局部输入/输出线路的电压电平被驱动。例如，当数据的高逻辑电平经由正输入/输出线路L1T被应用并且数据的低逻辑电平经由负输入/输出线路L1B被应用时，第二反相器单元513的第二 NMOS晶体管丽2和第一反相器单元511的第一 PMOS晶体管MPl被驱动。当应用激活的启动信号EN并且应用第一选通脉冲信号时，第三NMOS晶体管MN3和第四NMOS晶体管MN4被驱动。因此，由于电流路径在第二 NMOS晶体管丽2和接地电压VSS端之间形成，第三节点N3的电压电平比第三节点N3之前的电压电平更低。此外，由于电流路径在电源电压VDD端和第一PMOS晶体管MPl之间形成，所以第二节点N2的电压电平比第二节点N2之前的电压电平更高。也就是，与初始电压电平差相比，在正局部输入/输出线路L1T和负局部输入/输出线路L1B之间的电压电平差增大。
[0070]另一方面，由于当启用信号EN被去活时，不驱动第三NMOS晶体管MN3，不形成电流路径。因此，如果启用信号EN被去活，第一感测放大单元261不操作。
[0071]图6是说明在图3中示出的放大电路的第二感测放大单元263的详细电路图。
[0072]参照图6，第二放大单元263可以包括第二锁存单元530、信号输入单元540和第二电流槽单元550。第二锁存单元530可以包括第三反相器单元531和第四反相器单元533。
[0073]第二锁存单元530、信号输入单元540和第二电流槽单元550在接地电压VSS端和电源电压VDD端之间联接。第四节点N4联接在信号输入单元540和第二电流槽单元550之间。第五节点N5和第六节点N6联接在第二锁存单元530和信号输入单元540之间。
[0074]第二锁存单元530具有含第三反相器单元531和第四反相器单元533的交叉耦合结构并且放大且输出差分信号。
[0075]第三反相器单元531可以包括在电源电压VDD端和第五节点N5之间基于第八节点N8的电压被驱动的第三PMOS晶体管MP3和第五NMOS晶体管MN5。第三PMOS晶体管MP3具有在电源电压VDD端和第七节点N7之间联接的源-漏路径，并且经由其栅极接收第八节点N8的电压。第五NMOS晶体管丽5具有联接在第五节点N5和第七节点N7之间的源-漏路径，并且经由其栅极接收第八节点NS的电压。
[0076]第四反相器单元533可以包括在电源电压VDD端和第六节点N6之间基于第七节点N7的电压驱动的第四PMOS晶体管MP4和第六NMOS晶体管MN6。第四PMOS晶体管MP4具有在电源电压VDD端和第八节点NS之间联接的源-漏路径，并且经由其栅极接收第七节点N7的电压。第六NMOS晶体管MN6具有联接在第六节点N6和第八节点N8之间的源-漏路径，并且经由其栅极接收第七节点N7的电压。
[0077]信号输入单元540可以包括第七NMOS晶体管MN7和第八NMOS晶体管MN8。第七NMOS晶体管MN7具有联接在第四节点N4和第五节点N5之间的源-漏路径，并且经由其栅极接收正局部输入/输出线路L1T的信号。第八NMOS晶体管MN8具有联接在第四节点N4和第六节点N6之间的源-漏路径，并且经由其栅极接收负局部输入/输出线路L1B的信号。
[0078]电流槽单元550可以包括第九NMOS晶体管MN9。第九NMOS晶体管MN9具有联接在接地电压VSS端和第四节点N4之间的源-漏路径，并且经由其栅极接收第二选通脉冲信号 10STBP2。
[0079]将描述第二感测放大单元263的操作。输入信号被应用至信号输入单元540的局部输入/输出线路L1T和L10B。第二锁存单元530通过响应于第二选通脉冲信号10STBP2和输入信号差分放大第五节点N5和第六节点N6的电压而将输出信号输出至联接至第七节点N7和第八节点N8的输出线路L1Tl和L1Bl。
[0080]参照图5和6，当启动信号EN被激活时，第一感测放大单元261响应于第一选通脉冲信号10STBP1放大并输出在局部输入/输出线路L1T和L1B上的数据，并且放大的数据被应用于第二感测放大单元263的信号输入单元540。第二感测放大单元263接下来放大应用的数据并且响应于第二选通脉冲信号10STBP2将放大的数据输出至输出线路L1Tl和L10B1。另一方面，当启用信号EN被去活时，第一感测放大单元261不操作，并且第二感测放大单元263响应于第二选通脉冲信号10STBP2将局部输入/输出线路L1T和L1B上的数据输出至输出线路L1Tl和L1Bl。
[0081]图7是说明根据本发明的另一个示意性实施例的在图2中示出的包括控制单元250和感测放大单元260的放大电路的框图。
[0082]控制单元250可以包括启用信号生成单元252、第一选通脉冲信号生成单元253和第二选通脉冲信号生成单元256。感测放大单元260可以包括第一感测放大单元261和第二感测放大单元263。
[0083]更具体地，控制单元250延迟列选择信号? 并且顺序地生成第一选通脉冲信号10STBP1和第二选通脉冲信号10STBP2。控制单元250在初始操作周期期间生成启用信号ENo初始操作周期表示从应用激活命令信号ACT的时间到生成第二选通脉冲信号IS0TBP2的时间的周期。
[0084]启用信号生成单元252生成启用信号ΕΝ，当应用激活命令信号ACT时，启用该启用信号ΕΝ，并且当应用第二选通脉冲信号10STBP2时，停用该启用信号ΕΝ。启用信号生成单元252接收来自第二选通脉冲信号生成单元256的第二选通脉冲信号10STBP2。也就是，第二选通脉冲信号10STBP2被反馈至启用信号生成单元252。换句话说，初始操作周期表示应用第一读取命令信号RD时的周期。
[0085]由于除了第二选通脉冲信号生成单元256将第二选通脉冲信号10STBP2反馈至启用信号生成单元252以外，在图7中示出的第一选通脉冲信号生成单元253和第二选通脉冲信号生成单元256的结构与在图3中示出的第一选通脉冲信号生成单元253和第二选通脉冲信号生成单元255的结构相同，因此省略了图7所示的第一选通脉冲信号生成单元253和第二选通脉冲信号生成单元256的详细描述。此外，由于在图7中所示的感测放大单元260的结构与在图3中示出的感测放大单元260的结构相同，省略了图7所示的感测放大单元260的详细描述。
[0086]下文中将描述放大电路的操作。
[0087]当应用激活命令信号ACT时激活启用信号ΕΝ。通过延迟列选择信号?生成第一选通脉冲信号10STBP1，列选择信号?响应于读取命令信号RD被生成。第一感测放大单元261响应于启用信号EN和第一选通脉冲信号10STBP1首先感测并放大在局部输入/输出线路L1T和L1B上的数据。然后，第二感测放大单元263响应于第二选通脉冲信号10STBP2感测并放大首先由第一感测放大单元261放大的数据。第二选通脉冲信号10STBP2被应用至启用信号生成单元252并且启用信号EN被去活。因此，第一感测放大单元261停止操作。然后，如果读取命令信号RD被应用，第二感测放大单元263响应于第二选通脉冲信号10STBP2感测并放大在局部输入/输出线路L1T和L1B上的数据。
[0088]因此，当启用信号EN被应用至第一感测放大单元261并且应用第一读取命令信号RD时，驱动第一感测放大单元261和第二感测放大单元263。也就是，执行两阶段感测放大操作。然后，使用读取命令信号RD生成第二选通脉冲信号10STBP2，并且响应于第二选通脉冲信号10STBP2仅第二感测放大单元263操作。
[0089]图8是说明在图7中示出的放大电路的操作的时序图。
[0090]参照图8，启用信号EN响应于激活命令信号ACT被激活。直到，启用信号EN被激活，直到应用第二选通脉冲信号10STBP2为止。如果应用第二选通脉冲信号10STBP2，启用信号EN被去活。列选择信号?响应于读取命令信号RD被启用。在列选择信号?被延迟预定量之后，第一选通脉冲信号10STBP1被激活，并且然后第二选通脉冲信号10STBP2被顺序地激活。第一感测放大单元和第二感测放大单元分别响应于第一选通脉冲信号10STBP1和第二选通脉冲信号10STBP2被驱动，并且这可以由接收来自感测放大单元的数据的输出线路L1Tl和L1Bl的电压电平差确认。启用信号EN响应于第二选通脉冲信号10STBP2被去活。当应用读取命令信号READ时，仅第二感测放大单元响应于第二选通脉冲信号10STBP2被驱动，并且这可以通过接收来自感测放大单元的数据的输出线路L1Tl和L1Bl的电压电平差确认。
[0091]当首先应用读取命令信号时，根据本发明的实施例的放大电路驱动第一感测放大单元和第二感测放大单元。然后，通过仅驱动第二感测放大单元，放大电路感测并且放大在局部输入/输出线路L1T和L1B上的数据。因此，根据本发明的实施例的放大电路可以改善感测放大单元的操作特性并且通过在经过预定时间后仅驱动第二感测放大单元来减少电流消耗。
[0092]尽管参照特定实施例描述了本发明，但是对本领域技术人员明显的是，在不偏离随附权利要求书限定的本发明精神和范围的情况下，可以进行各种修改和变型。
【主权项】
1.一种放大电路，其包括: 第一感测放大单元，其适于感测并放大在输入/输出线路上的数据； 第二感测放大单元，其适于感测并放大在所述输入/输出线路上的所述数据或所述第一感测放大单元的输出信号；以及 控制单元，其适于在激活操作的初始操作周期期间激活所述第一感测放大单元并且在所述初始操作周期之后去活所述第一感测放大单元， 其中所述第二感测放大单元在所述初始操作周期期间基于所述第一感测放大单元的所述输出信号执行感测和放大操作，以及在所述初始操作周期之后基于在所述输入/输出线路上的所述数据执行感测和放大操作。2.根据权利要求1所述的放大电路，其中所述初始操作周期是从应用激活命令信号直到驱动所述第二感测放大单元的周期。3.根据权利要求1所述的放大电路，其中所述控制单元包括: 启用信号生成单元，其适于生成在所述初始操作周期期间被激活的启用信号； 第一选通脉冲信号生成单元，其适于延迟在读取操作期间被激活的列选择信号，并且生成第一选通脉冲信号；以及 第二选通脉冲信号生成单元，其适于延迟所述列选择信号并且生成第二选通脉冲信号， 其中所述第一感测放大单元基于所述启用信号被控制。4.根据权利要求3所述的放大电路，其中所述第一选通脉冲信号和所述第二选通脉冲信号被顺序地生成。5.根据权利要求3所述的放大电路，其中所述第一感测放大单元基于所述启用信号和所述第一选通脉冲信号被驱动，并且所述第二感测放大单元基于所述第二选通脉冲信号被驱动。6.根据权利要求1所述的放大电路，其中所述输入/输出线路是局部输入/输出线路。7.一种半导体存储器件，其包括: 位线感测放大器，其适于感测并放大存储在存储单元中的数据； 数据传送单元，其适于基于列选择信号将由所述位线感测放大器放大的数据传送至第一输入/输出线路； 控制单元，其适于生成在应用激活命令信号后在初始操作周期期间被激活的启用信号; 第一感测放大单元，其适于基于所述启用信号而感测并放大在所述第一输入/输出线路上的数据； 第二感测放大单元，其适于在所述初始操作周期期间感测并放大从所述第一放大单元输出的数据，并且在所述初始操作周期之后感测和放大在所述第一输入/输出线路上的数据；以及 输出驱动单元，其适于将所述感测放大单元的输出传送至第二输入/输出线路。8.一种半导体存储器件，其包括: 位线感测放大器，其适于感测并放大存储在存储单元中的数据； 数据传送单元，其适于基于列选择信号将由所述位线感测放大器放大的数据传送至第一输入/输出线路； 控制单元，其适于延迟所述列选择信号，顺序地生成第一选通脉冲信号和第二选通脉冲信号，以及生成启用信号，所述启用信号在从应用激活命令信号直到生成所述第二选通脉冲信号的初始操作周期期间被激活； 第一感测放大单元，其适于基于所述启用信号和所述第一选通脉冲信号感测和放大在所述第一输入/输出线路上的数据； 第二感测放大单元，其适于在所述初始操作周期期间感测并放大从所述第一感测放大单元输出的数据，并且在所述初始操作周期之后基于所述第二选通脉冲信号感测和放大在所述第一输入/输出线路上的数据；以及 输出驱动单元，其适于将所述第二感测放大单元的输出传送至第二输入/输出线路。
【专利摘要】本发明涉及一种放大电路，其包括：第一感测放大单元，其适于感测并放大在输入/输出线路上的数据；第二感测放大单元，其适于感测并放大在所述输入/输出线路上的所述数据或所述第一感测放大单元的输出信号；以及控制单元，其适于在激活操作的初始操作周期期间激活所述第一感测放大单元并且在所述初始操作周期之后去活所述第一感测放大单元，其中所述第二感测放大单元在所述初始操作周期期间基于所述第一感测放大单元的所述输出信号执行感测和放大操作，以及在所述初始操作周期之后基于在所述输入/输出线路上的所述数据执行感测和放大操作。
【IPC分类】G11C7/06
【公开号】CN104900250
【申请号】CN201410855347
【发明人】金成镐
【申请人】爱思开海力士有限公司
【公开日】2015年9月9日
【申请日】2014年12月31日
【公告号】US20150255128
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