用于双端口sram的升压系统的制作方法
用于双端口sram的升压系统的制作方法
【技术领域】
[0001]本发明涉及用于双端口 SRAM的升压系统、双端口 SRAM和升压方法。
【背景技术】
[0002]双端口 SRAM (静态随机存取存储器)包括若干单元。每个单元都具有两个独立的端口，且允许同时进行读出/写入操作。例如，两个端口可以同时以读出模式操作或一个端口以读出模式操作而另一个端口同时以写入模式操作。
【发明内容】
[0003]根据本发明的一个方面，提供了一种升压系统，包括:比较器，被配置为比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号；以及升压电路，被配置为根据所述第一使能信号提高第一电压源和第二电压源之间的电压差。
[0004]优选地，升压电路被配置为提高所述第一电压源。
[0005]优选地，升压电路被配置为降低所述第二电压源。
[0006]优选地，比较器包括:被配置为连接所述第一行地址和所述第二行地址的晶体管。
[0007]优选地，该升压系统还包括:阵列写入复制电路，被配置为模拟双端口 SARM的写入操作，并且输出第二使能信号和第三使能信号。
[0008]优选地，阵列写入复制电路包括多个单元、写入复制电路和延迟电路。
[0009]优选地，升压电路被配置为根据所述第一使能信号、所述第二使能信号和所述第三使能信号提高所述电压差。
[0010]优选地，升压电路包括写入驱动升压电路。
[0011]优选地，该升压系统还包括双端口 SRAM，所述双端口 SRAM包括以矩阵形式布置的多个单元，每个单元都具有所述第一端口的第一行地址和所述第二端口的第二行地址。
[0012]根据本发明的另一方面，提供了一种用于双端口 SRAM的升压方法，包括:当所述双端口 SRAM中的所选择单元的两个端口同时操作时，产生第一使能信号；以及根据所述第一使能信号提高第一电压源和第二电压源之间的电压差。
[0013]优选地，当使能所述所选择单元的两个端口的第一端口字线和第二端口字线时，产生所述第一使能信号。
[0014]优选地，根据所述第一使能信号增加所述第一电压源。
[0015]优选地，该升压方法还包括:模拟写入操作，并且输出第二使能信号和第三使能信号。
[0016]优选地，根据所述第一使能信号、所述第二使能信号和所述第三使能信号提高所述电压差。
[0017]优选地，通过延迟预定时间模拟所述写入操作。
[0018]根据本发明的又一方面，提供了一种用于双端口 SRAM的升压方法，包括:比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号；以及根据所述第一使能信号提高第一电压源和第二电压源之间的电压差。
[0019]优选地，根据所述第一使能信号增加所述第一电压源。
[0020]优选地，该升压方法还包括:模拟写入操作，并且输出第二使能信号和第三使能信号。
[0021]优选地，根据所述第一使能信号、所述第二使能信号和所述第三使能信号提高所述电压差。
[0022]优选地，通过延迟预定时间模拟所述写入操作。
【附图说明】
[0023]附图和下面的说明书中陈述了本发明的一个或多个实施例的细节。根据说明书、视图和权利要求，本发明的其他特征和优势将是显而易见的。
[0024]图1是根据一些实施例的用于双端口 SRAM的升压系统的不意框图。
[0025]图2是根据一些实施例的用于双端口 SRAM的升压系统的示意框图。
[0026]图3是根据一些实施例的双端口 SRAM的单元的示意电路图。
[0027]图4是根据一些实施例的具有升压系统的双端口 SRAM的示意框图。
[0028]图5是根据一些实施例的比较器的示意电路图。
[0029]图6是根据一些实施例的升压电路的示意电路图。
[0030]图7是示出根据图4的实施例的第一端口字线、第二端口字线、升压使能信号和第一电压源的示意时序图。
[0031]图8是根据一些实施例的具有升压系统的双端口 SRAM的示意电路图。
[0032]图9是根据一些实施例的具有升压系统的双端口 SRAM的示意框图。
[0033]图10是根据图8的实施例的具有升压系统的双端口 SRAM的示意电路图。
[0034]图11是示出根据图10的实施例的第一端口字线、第二端口字线、升压使能信号和第一电压源的示意时序图。
[0035]图12是根据一些实施例的阵列写入复制电路的示意电路图。
[0036]图13是根据一些实施例的具有升压系统的双端口 SRAM的示意电路图。
[0037]图14是根据一些实施例的用于双端口 SRAM的升压方法的流程图。
[0038]图15是根据一些实施例的用于双端口 SRAM的升压方法的流程图。
[0039]在各个视图中，相同的参考符号表示相同的元件。
【具体实施方式】
[0040]现在使用特定语言描述视图中示出的本发明的实施例或实例。然而，应该理解，这些实施例和实例不旨在限制本发明的范围。描述的实施例中的任何变化和修改以及本文件中描述的原理的任何进一步应用均考虑为是本发明涉及的领域中的普通技术人员通常能够想到的。贯穿实施例，可以重复参考数字，但是即使这些实施例共享相同的参考数字，也不一定要求一个实施例的部件应用于另一个实施例。应该理解，当称一个元件“连接至”或“耦合至”另一个元件时，它可以直接连接至或耦合至另一个元件，或可以存在中间元件。
[0041]图1是根据一些实施例的用于双端口 SRAM12的升压系统11的不意框图。在一个实施例中，升压系统11包括比较器111和升压电路112。比较器111被配置为比较双端口SRAMl2的每个单元中的第一端口的第一行地址和第二端口的第二行地址。在比较第一端口的第一行地址和第二端口的第二行地址之后，比较器111将第一使能信号输出至升压电路112。在所选择单元中，如果第一端口的第一行地址与第二端口的第二行地址相同，这意味着所选择单元的两个端口同时操作。
[0042]升压电路112被配置为根据第一使能信号提高双端口 SRAM12中的所选择单元的第一电压源和第二电压源之间的电压差。在一个实施例中，升压电路112可以被配置为提高第一电压源，而第二电压源不变，从而使得可以提高双端口 SRAM12中的所选择单元的第一电压源和第二电压源之间的电压差。在另一实施例中，升压电路112可以被配置为降低第二电压源，而第一电压源不变，以便提高双端口 SRAM12中的所选择单元的第一电压源和第二电压源之间的电压差。
[0043]因此，当所选择单元的两个端口同时操作时，双端口 SRAM12中的所选择单元的第一电压源和第二电压源之间的电压差提高，从而使得在同时操作期间，所选择单元的单元电流将不会降低。此外，可以改进双端口 SRAM的S匪(静态噪声容限)和丽(写入容限)。
[0044]图2是根据一些实施例的用于双端口 SRAM12的升压系统13的不意框图。在一个实施例中，升压系统13包括比较器111、阵列写入复制电路132和升压电路133。比较器111被配置为比较双端口 SRAM12的每个单元中的第一端口的第一行地址和第二端口的第二行地址。在比较第一端口的第一行地址和第二端口的第二行地址之后，比较器111将第一使能信号输出至升压电路133。阵列写入复制电路132被配置为模拟双端口 SRAM12的写入操作以便延迟第一预定时间，然后，阵列写入复制电路132将第二使能信号和第三使能信号输出至升压电路133。
[0045]升压电路133被配置为接收第一使能信号、第二使能信号和第三使能信号，并且根据第一使能信号、第二使能信号和第三使能信号提高双端口 SRAM12的第一电压源和第二电压源之间的电压差。
[0046]因此，当所选择单元的两个端口同时操作时，在延迟第一预定时间之后，双端口SRAM12中的所选择单元的第一电压源和第二电压源之间的电压差提高，从而使得在同时操作期间，所选择单元的单元电流将不会降低。此外，可以改进双端口 SRAM的SNM和WM。
[0047]图3是根据一些实施例的双端口 SRAM12的单元20的示意电路图。参考图1和图3，双端口 SRAM12包括以矩阵形式布置的若干单元20。在这个实施例中，单元20是标准的八晶体管(8T)双端口 SRAM单元。单元20包括两个反相器21、22和四个传输门23、24、25、26。第一端口位线271通过传输门23连接至节点281，且第二端口位线272通过传输门24连接至节点281。第一端口反相位线273通过传输门25连接至节点282，且第二端口反相位线274通过传输门26连接至节点282。用于任何特定端口的位线和反相位线更通常被称为位信号线(bit signal lines)。传输门是NMOS晶体管,其漏极连接至位线或反相位线，源极连接至反相器的节点且栅极连接至字线。
[0048]传输门23包括η型金属氧化物半导体晶体管(NMOS)。NMOS晶体管的漏极耦合至第一端口位线271。NMOS晶体管的源极耦合至节点281。NMOS晶体管的栅极耦合至第一端口字线 291。
[0049]传输门24也包括NMOS晶体管。NMOS晶体管的漏极耦合至第二端口位线272。NMOS晶体管的源极耦合至节点281。NMOS晶体管的栅极耦合至第二端口字线292。
[0050]传输门25也包括NMOS晶体管。NMOS晶体管的漏极耦合至第一端口反相位线273。NMOS晶体管的源极耦合至节点282。NMOS晶体管的栅极耦合至第一端口字线291。
[0051]传输门26也包括NMOS晶体管。NMOS晶体管的漏极耦合至第二端口反相位线274。NMOS晶体管的源极耦合至节点282。NMOS晶体管的栅极耦合至第二端口字线292。
[0052]通过第一端口字线291控制传输门23和25。通过第二端口字线292控制传输门24和26。反相器21包括PMOS晶体管211和NMOS晶体管212，且反相器22包括PMOS晶体管221和NMOS晶体管222。
[0053]第一电压源VDD连接至反相器21的PMOS晶体管211的源极和反相器22的PMOS晶体管221的源极。PMOS晶体管211的漏极耦合在节点281处，且PMOS晶体管221的漏极耦合在节点282处。第二电压源VSS (例如，接地电压)连接至反相器21的NMOS晶体管212的源极和反相器22的NMOS晶体管222的源极。NMOS晶体管212的漏极耦合在节点281处，且NMOS晶体管222的漏极耦合在节点282处。节点281连接至PMOS晶体管221的栅极和NMOS晶体管222的栅极。节点282连接至PMOS晶体管211的栅极和NMOS晶体管212的栅极。
[0054]如图3所示，两个反相器21和22交叉连接，且反相器21的节点281连接至反相器22的栅极，而反相器22的节点282连接至反相器21的栅极。这种交叉耦合将输入的数据锁定为稳定存储状态。对于非破坏性读出，这种存储的数据是可用的。双端口 SRAM可以在不失去稳定的存储器数据状态的情况下维持两个同时读出操作。
[0055]参考图1和图3，当单元20的两个端口同时操作时，升压电路112可以提高第一电压源VDD与第二电压源VSS之间的电压差。如前所述，在同时操作期间提高第一电压源VDD与第二电压源VSS之间的电压差时，升压电路112可以提高第一电压源VDD或降低第二电压源VSS。通过提高第一电压源VDD与第二电压源VSS之间的电压差，单元20的单元电流在两个同时操作期间将不会降低。因此，可以改进双端口 SRAM的S匪(静态噪声容限)和丽(写入容限)。
[0056]图4是根据一些实施例的具有升压系统的双端口 SRAM30的示意电路图。双端口SRAM30包括若干单元、比较器32和若干升压电路331、332。为了说明的目的，仅标出了示例性升压电路331、332和示例性单元311、312。单元311、312与图3中的单元20相同，并且将不再详细描述。以矩阵形式布置单元311、312，并且每个单元都具有第一端口的第一行地址和第二端口的第二行地址。双端口 SRAM30还包括行地址解码器34以接收第一端口的第一行地址和第二端口的第二行地址，并且解码第一端口的第一行地址和第二端口的第二列地址以使能与所选择单元相关的第一端口字线或第二端口字线。
[0057]双端口 SRAM30还包括第一端口脉冲发生器35和第二端口脉冲发生器36。第一端口脉冲发生器35和第二端口脉冲发生器36被配置为分别接收第一端口时钟CLK_A和第二端口时钟CLK_B，且输出脉冲以使能所选择单元的第一端口字线或第二端口字线。第一端口脉冲发生器35和第二端口脉冲发生器36也使能比较器32。
[0058]比较器32被配置为比较第一端口的第一行地址和第二端口的第二行地址，并将第一使能信号输出至升压电路331、332。在一个实施例中,第一端口的第一行地址和第二端口的第二行地址与行地址解码器34的输出相同。图5是根据一些实施例的比较器32的示意电路图。参考图5，比较器32包括第一比较电路321、第二比较电路322、第三比较电路323和NOR门324。比较器32的SDEC信号是来自第一端口脉冲发生器35和第二端口脉冲发生器36的脉冲的复信号。例如，AND门用于接收来自第一端口脉冲发生器35和第二端口脉冲发生器36的脉冲并将SDEC信号输出至比较器32。
[0059]在一个实施例中，对于8位的应用，8位被划分成第一 3位组、第二 3位组和2位组。例如，8位信号[00100011]被划分成由8位信号的三个最高有效位形成的第一 3位组[001]、由三个中间有效位形成的第二 3位组[000]、和由两个最低有效位形成的2位组
[11]。第一 3位组被输送至第一比较电路321，然后由第一比较电路321解码。第二 3位组被输送至第二比较电路322，然后由第二比较电路322解码。2位组被输送至第三比较电路323，然后由第三比较电路323解码。结果，在第一比较电路321处，第一 3位组[001]被解码为XAO [O] -XAO [7]，例如，用于第一端口的[00000010]，或被解码为XBO [O] -XBO [7]，例如，用于第二端口的[00000010]。因此，在解码之后，输入XAO[O]-XAO[7]中仅有一位是逻辑高“H”，并且输入XBO [O]-XBO [7]中也仅有一位是逻辑高“H”。S卩，导通连接至输入XAO[O]-XAO[7]的晶体管中的一个，并且也导通连接至输入XB0[0]-XB0[7]的晶体管中的一个。如果所选择单元的两个端口同时操作，则输入XAO [O]-XAO [7]与输入XBO [O]-XBO [7]相同。并且导通由SDEC信号控制的NMOS晶体管。然后，第一比较电路321将逻辑低“L”信号输出至NOR门324。
[0060]如果包括XAO [O] -XAO [7]、XA1 [O] -XAl [7]和 XA2 [O] -XA2 [7]的第一端口 的第一行地址与包括XBO [O] -XBO [7] ,XBl [O] -XBl [7]和XB2 [O] -XB2 [7]的第二端口的第二行地址相同，则第一比较电路321、第二比较电路322和第三比较电路323将逻辑“L”信号输出至NOR门324。然后，NOR门324输出逻辑“H”信号。因此，仅当第一端口的第一行地址与第二端口的第二行地址相同时，比较器32才将逻辑“H”的第一使能信号El输出至升压电路331、332。
[0061]再次参考图4，升压电路331、332被配置为根据来自比较器32的第一使能信号提高第一电压源与第二电压源之间的电压差。在一个实施例中，每个升压电路被设置在双端口 SRAM30的列的位置上，并且被配置为提高用于布置成列的单元的第一电压源。图6是根据一些实施例的升压电路331的示意电路图。参考图6，升压电路331包括若干逻辑门335、336、337、晶体管338和电容器339。在一个实施例中，逻辑门335、336、337是串联连接的反相器。此外，晶体管338包括PMOS晶体管。当第一使能信号El是逻辑“H”时，PMOS晶体管338的栅极偏置为逻辑“H”，并且升压电路331通过增加电容器339两端的电压提高布置在双端口 SRAM的同一列中的单元的第一电压源VDD。此外，通过图5中的比较器32的电路和图6中的升压电路331的电路可以分别实现图1中的比较器111和升压电路112。
[0062]图7是示出第一端口字线61和第二端口字线62上的信号、升压使能信号63以及第一电压源64上的信号的不意时序图。参考图4和图7,在一个实施例中，在从时间Tl至时间T2期间，第一端口字线61和第二端口字线62都是逻辑“H”，这意味着所选择单元的两个端口同时操作。升压电路331根据第一使能信号产生升压使能信号63，并且在从时间Tl至时间T2的同时操作期间(即，第一端口字线61和第二端口字线62的重叠期间)提高第一电压源64。
[0063]图8是根据一些实施例的具有升压系统的双端口 SRAM40的示意电路图。除了例如升压电路431、432之外，双端口 SRAM40类似于图4中描述和示出的双端口 SRAM30。参考图8，升压电路431还包括写入驱动升压电路435以提高写入驱动器436的栅极电压。写入驱动器436是NMOS晶体管。通过提高NMOS晶体管的栅极电压，改进了 NMOS晶体管的转换能力。即，可以很容易地导通写入驱动器436，以允许单元进入写入操作。因此，升压电路431可以提高布置在双端口 SRAM的同一列中的单元的第一电压源VDD和写入驱动器的栅极电压。当一个端口处于写入操作而另一端口处于读出操作时，写入驱动器的栅极电压提高以改进写入操作期间的写入性能。
[0064]图9是根据一些实施例的具有升压系统的双端口 SRAM50的示意框图。与图4中的双端口 SRAM30相比，双端口 SRAM50还包括阵列写入复制电路54，其被配置为模拟双端口 SRAM的写入操作并且将第二使能信号与第三使能信号输出至升压电路531、532。升压电路531、532被配置为根据来自比较器32的第一次使能信号以及来自阵列写入复制电路54的第二使能信号与第三使能信号提高电压差。在所选择单元中，当一个端口处于写入操作而另一端口处于读出操作时，阵列写入复制电路54被配置为模拟双端口 SRAM的写入操作。SP，阵列写入复制电路54被配置为通过模拟双端口 SRAM的写入操作延迟第 一预定时间。
[0065]图10是根据图9的实施例的具有升压系统的双端口 SRAM50的示意电路图。阵列写入复制电路54包括位于双端口 SRAM的单元311、312前面的布置成列的若干单元541、542。单元541、542与单元311、312相同以便模拟相同的写入操作。阵列写入复制电路54接收WEBA信号和WEBB信号，WEBA信号被配置为指示第一端口的写入操作的状态，WEBB信号被配置为指示第二端口的写入操作的状态。在单元541、542中的一个实施写入操作之后，阵列写入复制电路54将第二使能信号E2和第三使能信号E3输出至升压电路531、532。
[0066]比较器32将第一使能信号El输出至升压电路531、532。与图5中的升压电路331相比，升压电路531还包括被配置为接收来自阵列写入复制电路54的第二使信号E2和第三使能信号E3的若干逻辑门535、536。在一些实施例中，逻辑门535、536是NAND门。NAND门535被配置为接收第二使能信号E2和WEA信号，WEA信号是WEBA信号的反相信号。NAND门536被配置为接收第三使能信号E3和WEB信号，WEB信号是WEBB信号的反相信号。
[0067]因此，在所选择单元中，当一个端口处于写入操作而另一端口处于读出操作时，t匕较器32比较第一端口的第一行地址和第二端口的第二行地址，并将第一使能信号输出至升压电路531、532。此外，阵列写入复制电路54模拟写入操作并将第二使能信号和第三使能信号输出至升压电路531、532。因此，升压电路531根据第一使能信号、第二使能信号和第三使能信号提高用于布置成列的单元的第一电压源VDD。
[0068]图11是示出第一端口字线71和第二端口字线72上的信号、升压使能信号73和第一电压源74上的信号的示意时序图。参考图10和图11，在一个实施例中，当第一端口字线71和第二端口字线72都是逻辑“H”时，所选择单元的两个端口同时操作。升压电路531根据第一使能信号，第二使能信号和第三使能信号产生升压使能信号73，并提高第一电压源74。如前所述，在通过模拟写入操作延迟第一预定时间段T3之后，第一电压源74在同时操作期间(即，第一端口字线71和第二端口字线72的重叠期间)提高。
[0069]图12是根据一些实施例的阵列写入复制电路76的示意电路图。参考图12，阵列写入复制电路76包括若干单元761、762、写入复制电路763和延迟电路764。阵列写入复制电路76被配置为当单元的写入操作被翻转(flipped)时跟踪双端口 SRAM中的单元的时序。当双端口中的一个端口进行写入操作时，仅在单元翻转之后，第一电压源才提高。单元761,762与单元541、542相同。写入复制电路763被配置为驱动和启动写入复制，例如，将节点765的电压提高至逻辑“H”。在图12中，为了说明的目的，仅示出了用于与WEBA信号相关的第一端口的写入复制电路763。单元761、762被配置为模拟写入操作。例如，节点765处的电压电平被降低至逻辑“L”。延迟电路764被配置为在单元761、762模拟写入操作和延迟第一预定时间之后进一步延迟第二预定时间。因此，延迟电路764可以被配置为精确调整总延迟时间。
[0070]图13是根据一些实施例的具有升压系统的双端口 SRAM80的示意电路图。除了例如升压电路831、832之外，双端口 SRAM80类似于图9中描述和示出的双端口 SRAM50。升压电路831、832被配置为降低第二电压源VSS。参考图13，升压电路831还包括反相器835。因此，当所选择单元的两个端口同时操作时，双端口 SRAM80也可以提高第一电压源和第二电压源之间的电压差。
[0071]图14是根据一些实施例的用于双端口 SRAM的升压方法的流程图90。通过图1中的升压系统10或图4中的双端口 SRAM30实施该方法。
[0072]在操作91中，比较双端口 SRAM的每个单元中的第一端口的第一行地址和第二端口的第二行地址以确定第一端口的第一行地址是否与第二端口的第二行地址相同。然后，输出第一使能信号。如果单元中的第一端口的第一行地址与第二端口的第二行地址相同，这意味着单元的两个端口同时操作。
[0073]在操作92中，根据第一使能信号提高第一电压源与第二电压源之间的电压差。在一个实施例中，第一电压源增加，而第二电压源不变，从而使得可以提高第一电压源和第二电压源之间的电压差。在另一实施例中，第二电压源降低，而第一电压源不变，以便提高第一电压源和第二电压源之间的电压差。
[0074]图15是根据一些实施例的用于双端口 SRAM的升压方法的流程图100。通过图6中的双端口 SRAM50实施该方法。
[0075]图15中的操作101与图14中的操作91相同。在操作102中，模拟写入操作以延迟第一预定时间，然后输出第二使能信号和第三使能信号。通过使用与双端口 SRAM中的单元相同的单元可以实施写入操作，以便模拟相同的写入操作。
[0076]在操作103中，根据第一使能信号、第二使能信号和第三使能信号提高第一电压源与第二电压源之间的电压差。因此，在通过模拟写入操作延迟第一预定时间之后，在同时操作期间，第一电压源增加或第二电压源降低。
[0077]本发明的实施例提供了一种用于双端口 SRAM (12)的升压系统(11)。升压系统包括:比较器(111)和升压电路(112)。比较器被配置为比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号。升压电路(112)被配置为根据第一使能信号提高第一电压源和第二电压源之间的电压差。
[0078]本发明的实施例提供了一种双端口 SRAM (30)。双端口 SRAM包括若干单元(311、312)、比较器(32)和升压电路(331)。以矩阵形式布置该若干单元，并且每个单元都具有第一端口的第一行地址和第二端口的第二行地址。比较器被配置为比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号。升压电路被配置为根据第一使能信号提高第一电压源和第二电压源之间的电压差。
[0079]本发明的实施例提供了一种用于双端口 SRAM的升压方法。比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号。根据第一使能信号提高第一电压源和第二电压源之间的电压差。
[0080]已经描述了本发明的多个实施例。然而，应该理解，在不背离本发明的精神和范围的情况下，可以做出各种修改。例如，一些晶体管示出为N型晶体管而一些其他晶体管示出为P型晶体管，但是本发明并不限制于这种配置。本发明的实施例可适用于变化例和/或晶体管类型的组合。
[0081]上面的说明书包括示例性操作，但是这些操作不一定要求按照示出的顺序实施。根据本发明的精神和范围，在合适的情况下，可以添加操作、替代操作、改变操作的顺序和/或删除操作。因此，应当根据下面的权利要求和这些权利要求要求保护的所有范围的等同来确定本发明的范围。
【主权项】
1.一种升压系统，包括: 比较器，被配置为比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号；以及 升压电路，被配置为根据所述第一使能信号提高第一电压源和第二电压源之间的电压差。2.根据权利要求1所述的升压系统，其中，所述升压电路被配置为提高所述第一电压源。3.根据权利要求1所述的升压系统，其中，所述升压电路被配置为降低所述第二电压源。4.根据权利要求1所述的升压系统，其中，所述比较器包括:被配置为连接所述第一行地址和所述第二行地址的晶体管。5.根据权利要求1所述的升压系统，还包括: 阵列写入复制电路，被配置为模拟双端口 SARM的写入操作，并且输出第二使能信号和第二使能号。6.根据权利要求5所述的升压系统，其中，所述阵列写入复制电路包括多个单元、写入复制电路和延迟电路。7.根据权利要求5所述的升压系统，其中，所述升压电路被配置为根据所述第一使能信号、所述第二使能信号和所述第三使能信号提高所述电压差。8.根据权利要求1所述的升压系统，其中，所述升压电路包括写入驱动升压电路。9.一种用于双端口 SRAM的升压方法，所述升压方法包括: 当所述双端口 SRAM中的所选择单元的两个端口同时操作时，产生第一使能信号；以及 根据所述第一使能信号提高第一电压源和第二电压源之间的电压差。10.一种用于双端口 SRAM的升压方法，所述升压方法包括: 比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号；以及 根据所述第一使能信号提高第一电压源和第二电压源之间的电压差。
【专利摘要】一种用于双端口SRAM的升压系统包括比较器和升压电路。比较器被配置为比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号。升压电路被配置为根据第一使能信号提高第一电压源和第二电压源之间的电压差。
【IPC分类】G11C11/413
【公开号】CN104900255
【申请号】CN201410074379
【发明人】吴经纬, 万和舟, 布明恩, 杨秀丽, 李政宏, 黄慕真
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年9月9日
【申请日】2014年3月3日
【公告号】US20150248928
【技术领域】
[0001]本发明涉及用于双端口 SRAM的升压系统、双端口 SRAM和升压方法。
【背景技术】
[0002]双端口 SRAM (静态随机存取存储器)包括若干单元。每个单元都具有两个独立的端口，且允许同时进行读出/写入操作。例如，两个端口可以同时以读出模式操作或一个端口以读出模式操作而另一个端口同时以写入模式操作。
【发明内容】
[0003]根据本发明的一个方面，提供了一种升压系统，包括:比较器，被配置为比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号；以及升压电路，被配置为根据所述第一使能信号提高第一电压源和第二电压源之间的电压差。
[0004]优选地，升压电路被配置为提高所述第一电压源。
[0005]优选地，升压电路被配置为降低所述第二电压源。
[0006]优选地，比较器包括:被配置为连接所述第一行地址和所述第二行地址的晶体管。
[0007]优选地，该升压系统还包括:阵列写入复制电路，被配置为模拟双端口 SARM的写入操作，并且输出第二使能信号和第三使能信号。
[0008]优选地，阵列写入复制电路包括多个单元、写入复制电路和延迟电路。
[0009]优选地，升压电路被配置为根据所述第一使能信号、所述第二使能信号和所述第三使能信号提高所述电压差。
[0010]优选地，升压电路包括写入驱动升压电路。
[0011]优选地，该升压系统还包括双端口 SRAM，所述双端口 SRAM包括以矩阵形式布置的多个单元，每个单元都具有所述第一端口的第一行地址和所述第二端口的第二行地址。
[0012]根据本发明的另一方面，提供了一种用于双端口 SRAM的升压方法，包括:当所述双端口 SRAM中的所选择单元的两个端口同时操作时，产生第一使能信号；以及根据所述第一使能信号提高第一电压源和第二电压源之间的电压差。
[0013]优选地，当使能所述所选择单元的两个端口的第一端口字线和第二端口字线时，产生所述第一使能信号。
[0014]优选地，根据所述第一使能信号增加所述第一电压源。
[0015]优选地，该升压方法还包括:模拟写入操作，并且输出第二使能信号和第三使能信号。
[0016]优选地，根据所述第一使能信号、所述第二使能信号和所述第三使能信号提高所述电压差。
[0017]优选地，通过延迟预定时间模拟所述写入操作。
[0018]根据本发明的又一方面，提供了一种用于双端口 SRAM的升压方法，包括:比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号；以及根据所述第一使能信号提高第一电压源和第二电压源之间的电压差。
[0019]优选地，根据所述第一使能信号增加所述第一电压源。
[0020]优选地，该升压方法还包括:模拟写入操作，并且输出第二使能信号和第三使能信号。
[0021]优选地，根据所述第一使能信号、所述第二使能信号和所述第三使能信号提高所述电压差。
[0022]优选地，通过延迟预定时间模拟所述写入操作。
【附图说明】
[0023]附图和下面的说明书中陈述了本发明的一个或多个实施例的细节。根据说明书、视图和权利要求，本发明的其他特征和优势将是显而易见的。
[0024]图1是根据一些实施例的用于双端口 SRAM的升压系统的不意框图。
[0025]图2是根据一些实施例的用于双端口 SRAM的升压系统的示意框图。
[0026]图3是根据一些实施例的双端口 SRAM的单元的示意电路图。
[0027]图4是根据一些实施例的具有升压系统的双端口 SRAM的示意框图。
[0028]图5是根据一些实施例的比较器的示意电路图。
[0029]图6是根据一些实施例的升压电路的示意电路图。
[0030]图7是示出根据图4的实施例的第一端口字线、第二端口字线、升压使能信号和第一电压源的示意时序图。
[0031]图8是根据一些实施例的具有升压系统的双端口 SRAM的示意电路图。
[0032]图9是根据一些实施例的具有升压系统的双端口 SRAM的示意框图。
[0033]图10是根据图8的实施例的具有升压系统的双端口 SRAM的示意电路图。
[0034]图11是示出根据图10的实施例的第一端口字线、第二端口字线、升压使能信号和第一电压源的示意时序图。
[0035]图12是根据一些实施例的阵列写入复制电路的示意电路图。
[0036]图13是根据一些实施例的具有升压系统的双端口 SRAM的示意电路图。
[0037]图14是根据一些实施例的用于双端口 SRAM的升压方法的流程图。
[0038]图15是根据一些实施例的用于双端口 SRAM的升压方法的流程图。
[0039]在各个视图中，相同的参考符号表示相同的元件。
【具体实施方式】
[0040]现在使用特定语言描述视图中示出的本发明的实施例或实例。然而，应该理解，这些实施例和实例不旨在限制本发明的范围。描述的实施例中的任何变化和修改以及本文件中描述的原理的任何进一步应用均考虑为是本发明涉及的领域中的普通技术人员通常能够想到的。贯穿实施例，可以重复参考数字，但是即使这些实施例共享相同的参考数字，也不一定要求一个实施例的部件应用于另一个实施例。应该理解，当称一个元件“连接至”或“耦合至”另一个元件时，它可以直接连接至或耦合至另一个元件，或可以存在中间元件。
[0041]图1是根据一些实施例的用于双端口 SRAM12的升压系统11的不意框图。在一个实施例中，升压系统11包括比较器111和升压电路112。比较器111被配置为比较双端口SRAMl2的每个单元中的第一端口的第一行地址和第二端口的第二行地址。在比较第一端口的第一行地址和第二端口的第二行地址之后，比较器111将第一使能信号输出至升压电路112。在所选择单元中，如果第一端口的第一行地址与第二端口的第二行地址相同，这意味着所选择单元的两个端口同时操作。
[0042]升压电路112被配置为根据第一使能信号提高双端口 SRAM12中的所选择单元的第一电压源和第二电压源之间的电压差。在一个实施例中，升压电路112可以被配置为提高第一电压源，而第二电压源不变，从而使得可以提高双端口 SRAM12中的所选择单元的第一电压源和第二电压源之间的电压差。在另一实施例中，升压电路112可以被配置为降低第二电压源，而第一电压源不变，以便提高双端口 SRAM12中的所选择单元的第一电压源和第二电压源之间的电压差。
[0043]因此，当所选择单元的两个端口同时操作时，双端口 SRAM12中的所选择单元的第一电压源和第二电压源之间的电压差提高，从而使得在同时操作期间，所选择单元的单元电流将不会降低。此外，可以改进双端口 SRAM的S匪(静态噪声容限)和丽(写入容限)。
[0044]图2是根据一些实施例的用于双端口 SRAM12的升压系统13的不意框图。在一个实施例中，升压系统13包括比较器111、阵列写入复制电路132和升压电路133。比较器111被配置为比较双端口 SRAM12的每个单元中的第一端口的第一行地址和第二端口的第二行地址。在比较第一端口的第一行地址和第二端口的第二行地址之后，比较器111将第一使能信号输出至升压电路133。阵列写入复制电路132被配置为模拟双端口 SRAM12的写入操作以便延迟第一预定时间，然后，阵列写入复制电路132将第二使能信号和第三使能信号输出至升压电路133。
[0045]升压电路133被配置为接收第一使能信号、第二使能信号和第三使能信号，并且根据第一使能信号、第二使能信号和第三使能信号提高双端口 SRAM12的第一电压源和第二电压源之间的电压差。
[0046]因此，当所选择单元的两个端口同时操作时，在延迟第一预定时间之后，双端口SRAM12中的所选择单元的第一电压源和第二电压源之间的电压差提高，从而使得在同时操作期间，所选择单元的单元电流将不会降低。此外，可以改进双端口 SRAM的SNM和WM。
[0047]图3是根据一些实施例的双端口 SRAM12的单元20的示意电路图。参考图1和图3，双端口 SRAM12包括以矩阵形式布置的若干单元20。在这个实施例中，单元20是标准的八晶体管(8T)双端口 SRAM单元。单元20包括两个反相器21、22和四个传输门23、24、25、26。第一端口位线271通过传输门23连接至节点281，且第二端口位线272通过传输门24连接至节点281。第一端口反相位线273通过传输门25连接至节点282，且第二端口反相位线274通过传输门26连接至节点282。用于任何特定端口的位线和反相位线更通常被称为位信号线(bit signal lines)。传输门是NMOS晶体管,其漏极连接至位线或反相位线，源极连接至反相器的节点且栅极连接至字线。
[0048]传输门23包括η型金属氧化物半导体晶体管(NMOS)。NMOS晶体管的漏极耦合至第一端口位线271。NMOS晶体管的源极耦合至节点281。NMOS晶体管的栅极耦合至第一端口字线 291。
[0049]传输门24也包括NMOS晶体管。NMOS晶体管的漏极耦合至第二端口位线272。NMOS晶体管的源极耦合至节点281。NMOS晶体管的栅极耦合至第二端口字线292。
[0050]传输门25也包括NMOS晶体管。NMOS晶体管的漏极耦合至第一端口反相位线273。NMOS晶体管的源极耦合至节点282。NMOS晶体管的栅极耦合至第一端口字线291。
[0051]传输门26也包括NMOS晶体管。NMOS晶体管的漏极耦合至第二端口反相位线274。NMOS晶体管的源极耦合至节点282。NMOS晶体管的栅极耦合至第二端口字线292。
[0052]通过第一端口字线291控制传输门23和25。通过第二端口字线292控制传输门24和26。反相器21包括PMOS晶体管211和NMOS晶体管212，且反相器22包括PMOS晶体管221和NMOS晶体管222。
[0053]第一电压源VDD连接至反相器21的PMOS晶体管211的源极和反相器22的PMOS晶体管221的源极。PMOS晶体管211的漏极耦合在节点281处，且PMOS晶体管221的漏极耦合在节点282处。第二电压源VSS (例如，接地电压)连接至反相器21的NMOS晶体管212的源极和反相器22的NMOS晶体管222的源极。NMOS晶体管212的漏极耦合在节点281处，且NMOS晶体管222的漏极耦合在节点282处。节点281连接至PMOS晶体管221的栅极和NMOS晶体管222的栅极。节点282连接至PMOS晶体管211的栅极和NMOS晶体管212的栅极。
[0054]如图3所示，两个反相器21和22交叉连接，且反相器21的节点281连接至反相器22的栅极，而反相器22的节点282连接至反相器21的栅极。这种交叉耦合将输入的数据锁定为稳定存储状态。对于非破坏性读出，这种存储的数据是可用的。双端口 SRAM可以在不失去稳定的存储器数据状态的情况下维持两个同时读出操作。
[0055]参考图1和图3，当单元20的两个端口同时操作时，升压电路112可以提高第一电压源VDD与第二电压源VSS之间的电压差。如前所述，在同时操作期间提高第一电压源VDD与第二电压源VSS之间的电压差时，升压电路112可以提高第一电压源VDD或降低第二电压源VSS。通过提高第一电压源VDD与第二电压源VSS之间的电压差，单元20的单元电流在两个同时操作期间将不会降低。因此，可以改进双端口 SRAM的S匪(静态噪声容限)和丽(写入容限)。
[0056]图4是根据一些实施例的具有升压系统的双端口 SRAM30的示意电路图。双端口SRAM30包括若干单元、比较器32和若干升压电路331、332。为了说明的目的，仅标出了示例性升压电路331、332和示例性单元311、312。单元311、312与图3中的单元20相同，并且将不再详细描述。以矩阵形式布置单元311、312，并且每个单元都具有第一端口的第一行地址和第二端口的第二行地址。双端口 SRAM30还包括行地址解码器34以接收第一端口的第一行地址和第二端口的第二行地址，并且解码第一端口的第一行地址和第二端口的第二列地址以使能与所选择单元相关的第一端口字线或第二端口字线。
[0057]双端口 SRAM30还包括第一端口脉冲发生器35和第二端口脉冲发生器36。第一端口脉冲发生器35和第二端口脉冲发生器36被配置为分别接收第一端口时钟CLK_A和第二端口时钟CLK_B，且输出脉冲以使能所选择单元的第一端口字线或第二端口字线。第一端口脉冲发生器35和第二端口脉冲发生器36也使能比较器32。
[0058]比较器32被配置为比较第一端口的第一行地址和第二端口的第二行地址，并将第一使能信号输出至升压电路331、332。在一个实施例中,第一端口的第一行地址和第二端口的第二行地址与行地址解码器34的输出相同。图5是根据一些实施例的比较器32的示意电路图。参考图5，比较器32包括第一比较电路321、第二比较电路322、第三比较电路323和NOR门324。比较器32的SDEC信号是来自第一端口脉冲发生器35和第二端口脉冲发生器36的脉冲的复信号。例如，AND门用于接收来自第一端口脉冲发生器35和第二端口脉冲发生器36的脉冲并将SDEC信号输出至比较器32。
[0059]在一个实施例中，对于8位的应用，8位被划分成第一 3位组、第二 3位组和2位组。例如，8位信号[00100011]被划分成由8位信号的三个最高有效位形成的第一 3位组[001]、由三个中间有效位形成的第二 3位组[000]、和由两个最低有效位形成的2位组
[11]。第一 3位组被输送至第一比较电路321，然后由第一比较电路321解码。第二 3位组被输送至第二比较电路322，然后由第二比较电路322解码。2位组被输送至第三比较电路323，然后由第三比较电路323解码。结果，在第一比较电路321处，第一 3位组[001]被解码为XAO [O] -XAO [7]，例如，用于第一端口的[00000010]，或被解码为XBO [O] -XBO [7]，例如，用于第二端口的[00000010]。因此，在解码之后，输入XAO[O]-XAO[7]中仅有一位是逻辑高“H”，并且输入XBO [O]-XBO [7]中也仅有一位是逻辑高“H”。S卩，导通连接至输入XAO[O]-XAO[7]的晶体管中的一个，并且也导通连接至输入XB0[0]-XB0[7]的晶体管中的一个。如果所选择单元的两个端口同时操作，则输入XAO [O]-XAO [7]与输入XBO [O]-XBO [7]相同。并且导通由SDEC信号控制的NMOS晶体管。然后，第一比较电路321将逻辑低“L”信号输出至NOR门324。
[0060]如果包括XAO [O] -XAO [7]、XA1 [O] -XAl [7]和 XA2 [O] -XA2 [7]的第一端口 的第一行地址与包括XBO [O] -XBO [7] ,XBl [O] -XBl [7]和XB2 [O] -XB2 [7]的第二端口的第二行地址相同，则第一比较电路321、第二比较电路322和第三比较电路323将逻辑“L”信号输出至NOR门324。然后，NOR门324输出逻辑“H”信号。因此，仅当第一端口的第一行地址与第二端口的第二行地址相同时，比较器32才将逻辑“H”的第一使能信号El输出至升压电路331、332。
[0061]再次参考图4，升压电路331、332被配置为根据来自比较器32的第一使能信号提高第一电压源与第二电压源之间的电压差。在一个实施例中，每个升压电路被设置在双端口 SRAM30的列的位置上，并且被配置为提高用于布置成列的单元的第一电压源。图6是根据一些实施例的升压电路331的示意电路图。参考图6，升压电路331包括若干逻辑门335、336、337、晶体管338和电容器339。在一个实施例中，逻辑门335、336、337是串联连接的反相器。此外，晶体管338包括PMOS晶体管。当第一使能信号El是逻辑“H”时，PMOS晶体管338的栅极偏置为逻辑“H”，并且升压电路331通过增加电容器339两端的电压提高布置在双端口 SRAM的同一列中的单元的第一电压源VDD。此外，通过图5中的比较器32的电路和图6中的升压电路331的电路可以分别实现图1中的比较器111和升压电路112。
[0062]图7是示出第一端口字线61和第二端口字线62上的信号、升压使能信号63以及第一电压源64上的信号的不意时序图。参考图4和图7,在一个实施例中，在从时间Tl至时间T2期间，第一端口字线61和第二端口字线62都是逻辑“H”，这意味着所选择单元的两个端口同时操作。升压电路331根据第一使能信号产生升压使能信号63，并且在从时间Tl至时间T2的同时操作期间(即，第一端口字线61和第二端口字线62的重叠期间)提高第一电压源64。
[0063]图8是根据一些实施例的具有升压系统的双端口 SRAM40的示意电路图。除了例如升压电路431、432之外，双端口 SRAM40类似于图4中描述和示出的双端口 SRAM30。参考图8，升压电路431还包括写入驱动升压电路435以提高写入驱动器436的栅极电压。写入驱动器436是NMOS晶体管。通过提高NMOS晶体管的栅极电压，改进了 NMOS晶体管的转换能力。即，可以很容易地导通写入驱动器436，以允许单元进入写入操作。因此，升压电路431可以提高布置在双端口 SRAM的同一列中的单元的第一电压源VDD和写入驱动器的栅极电压。当一个端口处于写入操作而另一端口处于读出操作时，写入驱动器的栅极电压提高以改进写入操作期间的写入性能。
[0064]图9是根据一些实施例的具有升压系统的双端口 SRAM50的示意框图。与图4中的双端口 SRAM30相比，双端口 SRAM50还包括阵列写入复制电路54，其被配置为模拟双端口 SRAM的写入操作并且将第二使能信号与第三使能信号输出至升压电路531、532。升压电路531、532被配置为根据来自比较器32的第一次使能信号以及来自阵列写入复制电路54的第二使能信号与第三使能信号提高电压差。在所选择单元中，当一个端口处于写入操作而另一端口处于读出操作时，阵列写入复制电路54被配置为模拟双端口 SRAM的写入操作。SP，阵列写入复制电路54被配置为通过模拟双端口 SRAM的写入操作延迟第 一预定时间。
[0065]图10是根据图9的实施例的具有升压系统的双端口 SRAM50的示意电路图。阵列写入复制电路54包括位于双端口 SRAM的单元311、312前面的布置成列的若干单元541、542。单元541、542与单元311、312相同以便模拟相同的写入操作。阵列写入复制电路54接收WEBA信号和WEBB信号，WEBA信号被配置为指示第一端口的写入操作的状态，WEBB信号被配置为指示第二端口的写入操作的状态。在单元541、542中的一个实施写入操作之后，阵列写入复制电路54将第二使能信号E2和第三使能信号E3输出至升压电路531、532。
[0066]比较器32将第一使能信号El输出至升压电路531、532。与图5中的升压电路331相比，升压电路531还包括被配置为接收来自阵列写入复制电路54的第二使信号E2和第三使能信号E3的若干逻辑门535、536。在一些实施例中，逻辑门535、536是NAND门。NAND门535被配置为接收第二使能信号E2和WEA信号，WEA信号是WEBA信号的反相信号。NAND门536被配置为接收第三使能信号E3和WEB信号，WEB信号是WEBB信号的反相信号。
[0067]因此，在所选择单元中，当一个端口处于写入操作而另一端口处于读出操作时，t匕较器32比较第一端口的第一行地址和第二端口的第二行地址，并将第一使能信号输出至升压电路531、532。此外，阵列写入复制电路54模拟写入操作并将第二使能信号和第三使能信号输出至升压电路531、532。因此，升压电路531根据第一使能信号、第二使能信号和第三使能信号提高用于布置成列的单元的第一电压源VDD。
[0068]图11是示出第一端口字线71和第二端口字线72上的信号、升压使能信号73和第一电压源74上的信号的示意时序图。参考图10和图11，在一个实施例中，当第一端口字线71和第二端口字线72都是逻辑“H”时，所选择单元的两个端口同时操作。升压电路531根据第一使能信号，第二使能信号和第三使能信号产生升压使能信号73，并提高第一电压源74。如前所述，在通过模拟写入操作延迟第一预定时间段T3之后，第一电压源74在同时操作期间(即，第一端口字线71和第二端口字线72的重叠期间)提高。
[0069]图12是根据一些实施例的阵列写入复制电路76的示意电路图。参考图12，阵列写入复制电路76包括若干单元761、762、写入复制电路763和延迟电路764。阵列写入复制电路76被配置为当单元的写入操作被翻转(flipped)时跟踪双端口 SRAM中的单元的时序。当双端口中的一个端口进行写入操作时，仅在单元翻转之后，第一电压源才提高。单元761,762与单元541、542相同。写入复制电路763被配置为驱动和启动写入复制，例如，将节点765的电压提高至逻辑“H”。在图12中，为了说明的目的，仅示出了用于与WEBA信号相关的第一端口的写入复制电路763。单元761、762被配置为模拟写入操作。例如，节点765处的电压电平被降低至逻辑“L”。延迟电路764被配置为在单元761、762模拟写入操作和延迟第一预定时间之后进一步延迟第二预定时间。因此，延迟电路764可以被配置为精确调整总延迟时间。
[0070]图13是根据一些实施例的具有升压系统的双端口 SRAM80的示意电路图。除了例如升压电路831、832之外，双端口 SRAM80类似于图9中描述和示出的双端口 SRAM50。升压电路831、832被配置为降低第二电压源VSS。参考图13，升压电路831还包括反相器835。因此，当所选择单元的两个端口同时操作时，双端口 SRAM80也可以提高第一电压源和第二电压源之间的电压差。
[0071]图14是根据一些实施例的用于双端口 SRAM的升压方法的流程图90。通过图1中的升压系统10或图4中的双端口 SRAM30实施该方法。
[0072]在操作91中，比较双端口 SRAM的每个单元中的第一端口的第一行地址和第二端口的第二行地址以确定第一端口的第一行地址是否与第二端口的第二行地址相同。然后，输出第一使能信号。如果单元中的第一端口的第一行地址与第二端口的第二行地址相同，这意味着单元的两个端口同时操作。
[0073]在操作92中，根据第一使能信号提高第一电压源与第二电压源之间的电压差。在一个实施例中，第一电压源增加，而第二电压源不变，从而使得可以提高第一电压源和第二电压源之间的电压差。在另一实施例中，第二电压源降低，而第一电压源不变，以便提高第一电压源和第二电压源之间的电压差。
[0074]图15是根据一些实施例的用于双端口 SRAM的升压方法的流程图100。通过图6中的双端口 SRAM50实施该方法。
[0075]图15中的操作101与图14中的操作91相同。在操作102中，模拟写入操作以延迟第一预定时间，然后输出第二使能信号和第三使能信号。通过使用与双端口 SRAM中的单元相同的单元可以实施写入操作，以便模拟相同的写入操作。
[0076]在操作103中，根据第一使能信号、第二使能信号和第三使能信号提高第一电压源与第二电压源之间的电压差。因此，在通过模拟写入操作延迟第一预定时间之后，在同时操作期间，第一电压源增加或第二电压源降低。
[0077]本发明的实施例提供了一种用于双端口 SRAM (12)的升压系统(11)。升压系统包括:比较器(111)和升压电路(112)。比较器被配置为比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号。升压电路(112)被配置为根据第一使能信号提高第一电压源和第二电压源之间的电压差。
[0078]本发明的实施例提供了一种双端口 SRAM (30)。双端口 SRAM包括若干单元(311、312)、比较器(32)和升压电路(331)。以矩阵形式布置该若干单元，并且每个单元都具有第一端口的第一行地址和第二端口的第二行地址。比较器被配置为比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号。升压电路被配置为根据第一使能信号提高第一电压源和第二电压源之间的电压差。
[0079]本发明的实施例提供了一种用于双端口 SRAM的升压方法。比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号。根据第一使能信号提高第一电压源和第二电压源之间的电压差。
[0080]已经描述了本发明的多个实施例。然而，应该理解，在不背离本发明的精神和范围的情况下，可以做出各种修改。例如，一些晶体管示出为N型晶体管而一些其他晶体管示出为P型晶体管，但是本发明并不限制于这种配置。本发明的实施例可适用于变化例和/或晶体管类型的组合。
[0081]上面的说明书包括示例性操作，但是这些操作不一定要求按照示出的顺序实施。根据本发明的精神和范围，在合适的情况下，可以添加操作、替代操作、改变操作的顺序和/或删除操作。因此，应当根据下面的权利要求和这些权利要求要求保护的所有范围的等同来确定本发明的范围。
【主权项】
1.一种升压系统，包括: 比较器，被配置为比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号；以及 升压电路，被配置为根据所述第一使能信号提高第一电压源和第二电压源之间的电压差。2.根据权利要求1所述的升压系统，其中，所述升压电路被配置为提高所述第一电压源。3.根据权利要求1所述的升压系统，其中，所述升压电路被配置为降低所述第二电压源。4.根据权利要求1所述的升压系统，其中，所述比较器包括:被配置为连接所述第一行地址和所述第二行地址的晶体管。5.根据权利要求1所述的升压系统，还包括: 阵列写入复制电路，被配置为模拟双端口 SARM的写入操作，并且输出第二使能信号和第二使能号。6.根据权利要求5所述的升压系统，其中，所述阵列写入复制电路包括多个单元、写入复制电路和延迟电路。7.根据权利要求5所述的升压系统，其中，所述升压电路被配置为根据所述第一使能信号、所述第二使能信号和所述第三使能信号提高所述电压差。8.根据权利要求1所述的升压系统，其中，所述升压电路包括写入驱动升压电路。9.一种用于双端口 SRAM的升压方法，所述升压方法包括: 当所述双端口 SRAM中的所选择单元的两个端口同时操作时，产生第一使能信号；以及 根据所述第一使能信号提高第一电压源和第二电压源之间的电压差。10.一种用于双端口 SRAM的升压方法，所述升压方法包括: 比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号；以及 根据所述第一使能信号提高第一电压源和第二电压源之间的电压差。
【专利摘要】一种用于双端口SRAM的升压系统包括比较器和升压电路。比较器被配置为比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号。升压电路被配置为根据第一使能信号提高第一电压源和第二电压源之间的电压差。
【IPC分类】G11C11/413
【公开号】CN104900255
【申请号】CN201410074379
【发明人】吴经纬, 万和舟, 布明恩, 杨秀丽, 李政宏, 黄慕真
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年9月9日
【申请日】2014年3月3日
【公告号】US20150248928
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