三维双端口位单元及其组装方法
三维双端口位单元及其组装方法
【技术领域】
[0001]本发明所公开的系统和方法涉及静态随机存取存储器(SRAM)阵列，更具体地，涉及一种可与SRAM阵列一起使用的双端口位单元。
【背景技术】
[0002]静态随机存取存储器(SRAM)或半导体存储器包括以行和列形式设置以形成阵列的多个单元。SRAM单元包括连接至位线和字线的多个晶体管，字线和位线用于从存储器读取数据位和将数据位写入存储器。单端口 SRAM能够在特定时间将单个数据位写入位单元或从位单元读取。与此相反，双端口 SRAM能够在几乎相同的时间发生多次读取或写入。传统的双端口 SRAM结构包括以不同金属线呈现的字线(WL)，字线由于用于发送SRAM的信号的不同金属长度导致不同的电容负载。双端口 SRAM结构在WL方向上大于且宽于单端口SRAM结构。由于双端口 SRAM在WL方向上较大且较宽，所以，在重WL负载期间，特别是对宽输入/输出(I/O)设计来说，能够影响SRAM阵列的纵横比。当与单端口 SRAM进行比较时，双端口 SRAM的外围逻辑电路增加一倍。这样，双端口 SRAM可占用较大的面积，并且能够引起信号布线复杂度。
【发明内容】
[0003]根据本发明的一个方面，提供了一种三维双端口位单元，包括:锁存器的第一部分，设置在第一堆积层上，其中，第一部分包括多个第一端口元件；以及第二部分，设置在第二堆叠层上，第二部分使用至少一个通孔与第一堆积层垂直堆叠，其中，第二部分包括锁存器的多个第二端口元件。
[0004]优选地，第一部分还包括分别在第一堆积层的第一导电层中的第一方向上延伸的多根第一位线并且第二部分还包括分别在第二堆积层的第一导电层中的第一方向上延伸的多根第二位线。
[0005]优选地，第一部分还包括在第一堆积层的第二导电层中均在不同于第一方向的第二方向上延伸的多根第一字线并且第二部分还包括在第二堆积层的第二导电层中的均在第二方向上延伸的多根第二字线。
[0006]优选地，多个第一和第二端口元件中的每一个元件均包括至少一个传输栅极器件、至少一个下拉器件以及至少一个上拉器件。
[0007]优选地，至少一个传输栅极器件、至少一个下拉器件和至少一个上拉器件均是NMOS器件和PMOS器件中的一个。
[0008]优选地，多个第一端口元件设置在第一堆积层上并且多个第二端口元件设置在第二堆积层上，使得多个第一端口元件中的每一个元件均与多个第二端口元件中的每一个元件对称。
[0009]根据本发明的另一方面，提供了一种半导体存储器，包括:第一堆积层，包括第一端口阵列部分；第二堆积层，使用至少一个通孔与第一堆积层垂直堆叠，其中，第二堆积层包括第二端口阵列部分；以及至少一个三维双端口位单元，包括:锁存器的第一部分，设置在第一端口阵列部分上，其中，第一部分包括多个第一端口元件；和锁存器的第二部分，设置在第二端口阵列部分上，其中，第二部分包括多个第二端口元件。
[0010]优选地，第一部分还包括分别在第一堆积层的第一导电层中的第一方向上延伸的多根第一位线并且第二部分还包括分别在第二堆积层的第一导电层中的第一方向上延伸的多根第二位线。
[0011 ] 优选地，第一部分还包括分别在第一堆积层的第二导电层中的不同于第一方向的第二方向上延伸的多根第一字线并且第二部分还包括分别在第二堆积层的第二导电层中的第二方向上延伸的多根第二字线。
[0012]优选地，多个第一和第二端口元件中的每一个元件均包括至少一个传输栅极器件、至少一个下拉器件以及至少一个上拉器件。
[0013]优选地，至少一个传输栅极器件、至少一个下拉器件以及至少一个上拉器件均是NMOS器件和PMOS器件的一个。
[0014]优选地，多个第一端口元件设置在第一堆积层上并且多个第二端口元件设置在第二堆积层上，使得多个第一端口元件中的每一个元件均与多个第二端口元件中的每一个元件对称。
[0015]优选地，该半导体存储器还包括:设置在第一堆积层上的第一控制电路和设置在第二堆积层上的第二控制电路。
[0016]优选地，第一控制电路设置在第一堆积层上，使得第一控制电路与第二控制电路对称。
[0017]优选地，该半导体存储器还包括:设置在第一堆积层上的第一输入/输出(I/O)电路和设置在第二堆积层上的第二 I/o电路。
[0018]优选地，第一 I/O电路设置在第一堆积层上，使得第一 I/O电路与第二 I/O电路对称。
[0019]优选地，该半导体存储器还包括:设置在第一堆积层上的第一字线解码器和设置在第二堆积层上的第二字线解码器。
[0020]优选地，第一字线解码器设置在第一堆积层上，使得第一字线解码器与第二字线解码器对称。
[0021]根据本发明的又一方面，提供了一种方法，包括:将三维双端口位单元的锁存器的第一部分设置在第一堆积层上，其中，第一部分包括多个第一端口元件；将三维双端口位单元的锁存器的第二部分设置在第二堆积层上，其中，第二部分包括多个第二端口元件；以及将第一堆积层连接至第二堆积层，使得第二堆积层使用至少一个通孔与第一堆积层垂直堆置。
[0022]优选地，该方法还包括:在第一堆积层内对第一组信号进行布线以用于多个第一端口元件；以及在第二堆积层内对第二组信号进行布线以用于多个第二端口元件。
【附图说明】
[0023]图1是根据一些实施例的三维半导体集成电路的一个实例的立体图。
[0024]图2是根据一些实施例的与图1所示的三维半导体集成电路一起使用的三维静态随机存取存储器(SRAM)阵列的一个实例的电气图。
[0025]图3是根据一些实施例的与图2所示的SRAM阵列一起使用的三维双端口位单元的一个实例的电气图。
[0026]图4是图3所示的三维双端口位单元的框图。
[0027]图5是组装图3所示的三维双端口位单元的方法的一个实例的流程图。
【具体实施方式】
[0028]应该结合附图阅读对示例性实施例的描述，附图被视为整个书面描述的部分。
[0029]本文描述的三维双端口位单元的一些实施例具有一种结构和设计，这种结构和设计有利于减小封装面积同时提高了单元整体性能且抑制了其内使用单元的相应半导体存储器或静态随机存取存储器(SRAM)阵列的信号布线的复杂度。例如，在一些实施例中，三维双端口单元被配置为:锁存器的一部分的一组端口元件设置在一层三维(3D)半导体集成电路(IC)上并且该锁存器的另一部分的另一组端口元件设置在IC的垂直邻近其他层的不同层上。将两个不同组的端口元件设置在IC的分开层上有利于减少封装面积，并且也降低了字线(WL)寄生电阻和电容。因此，大致提高了单元的整体性能。
[0030]图1示出了 3D半导体IC 10的一个实例。3D IC 10包括在z方向上垂直堆叠在彼此顶部的多个层12-l、12-2、12-3、12-n(层12)。在一些实施例中，层12是单独管芯，其通过至少一个衬底通孔(TSV)、层间通孔(ILV)或器件间通孔(ILD)(图1未示出)电连接至另一管芯。应该注意，本文所使用的术语“连接”不限于各组件之间的直接机械、热、通信和/或电连接，还可包括多个组件之间的间接机械、热、通信和/或电连接。
[0031]在一些实施例中，3D IC 10的每层12是各自的“堆积层(tier) ”，其中，每个堆积层均包括各自的有源器件层和各自的互连结构，而互连结构可包括多个导电层(例如，MUM2等)。本领域的普通技术人员会理解，层间介电(ILD)层(未示出)可设置在直接相邻的堆积层之间。
[0032]图2示出了半导体存储器或SRAM阵列100的一个实例。在一些实施例中，SRAM阵列100包含在3D IC 10(图1所示)中。例如，SRAM阵列100可跨过诸如底层12-1和上层12-2的两层或堆积层而设置，该两层或堆积层彼此垂直布置并且通过例如一个或多个ILV102(图2中仅示出一个)连接在一起。
[0033]在一些实施例中，底层12-1包括诸如A端口的一个端口，并且上层12-2包括诸如B端口的另一个端口。这样，在一些实施例中，A端口和B端口的输入/输出(I/O)电路设置在两个分开的导电层上。例如，在一些实施例中，底层12-1包括A端口元件，诸如，A端口阵列部分106和A端口字线(WL)解码器和驱动器部分108。在一些实施例，A端口阵列部106通过介于其与A端口 I/O电路110两者之间的互补位线(BL)(诸如，BL_A*其互补BLB_A)连接至A端口 I/O电路110。在一些实施例中，A端口 I/O电路110被配置成接收数据输入信号且将数据输出信号传输出SRAM 100。
[0034]本文使用的术语“电路”通常指任意可编程系统，其包括系统和微控制器、精简指令集电路(RISC)、专用集成电路(ASIC)、可编程逻辑电路(PLC)和能够执 行本文所述的功能的任意其他电路。以上实例仅为示例，因此不意在以任意方式限制术语“电路”的定义和
/或意义。
[0035]在一些实施例中，A端口 WL解码器和驱动器部分108连接至A端口控制电路112。A端口控制电路112可被配置成接收A端口的时钟信号和写入使能信号(负使能)。A端口控制电路112还可被配置成接收地址信号。
[0036]顶层12-2包括B端口阵列部分116和B端口 WL解码器和驱动器部分118。在一些实施例中，B端口阵列部分116通过介于其与B端口 I/O电路120两者之间的互补BL (诸如，BL_B和其互补的BLB_B)连接至B端口 I/O电路120。在一些实施例中，B端口 I/O电路120被配置成接收数据输入信号且将数据输出信号传输出阵列100。在一些实施例中，B端口 WL解码器和驱动器部分118连接至B端口控制电路122，B端口控制电路122可被配置成接收B端口的时钟信号和写入使能信号(负使能)。B端口电路122还可被配置成接收地址信号。
[0037]SRAM阵列100包括至少一个三维双端口位单元150，三维双端口位单元150包括设置在例如底层12-1的第一层上的第一部分152。例如，第一部分152设置在A端口阵列部分106的至少一部分上。双端口位单元150还包括设置在第二层上的第二部分154，其中，第二层(例如，SRAM阵列100的上层12-2)相对于第一层垂直设置。例如，第二部分154包含在B端口阵列部分116的至少一部分中。如下文参照图3和图4给出的更为详细的描述，双端口位单元150具有有利于减少封装面积同时提高单元整体性能且抑制SRAM阵列100的信号布线复杂度的配置和设计。
[0038]在一些实施例中，A端口阵列部分106和A端口 WL解码器和驱动器部分108设置在底层12-1上，使得A端口阵列部分106和A端口 WL解码器和驱动器部分108分别与B端口阵列部分116和B端口 WL解码器和驱动器部分118对称。同样地，A端口 I/O电路110和A端口控制电路112设置在底层12-1上，使得A端口 I/O电路110和A端口控制电路112分别与B端口 I/O电路120和B端口控制电路122对称。
[0039]图3是根据一些实施例的双端口位单元150的一个实例的电气图。图4是双端口位单元150的布局图。参照图3，在一些实施例中，双端口位单元150是高密度双端口位单元，并且如上所述，单元150的第一部分152设置在SRAM阵列100的第一层上(图2)，例如，底层12-1(图1和图2所示)。例如，第一部分152设置在A端口阵列部分106的至少一部分上(图2所示)。因此，第一部分152包括A端口元件。位单元150的第二部分154设置在SRAM阵列100的例如上层12-2(图1和图2所示)的第二层上(图2)，第二层相对第一层垂直设置。例如，第二部分154设置在B阵列部分116的至少一部分上(图2所示)，因此，第二部分154包括B端口元件。
[0040]参照图3和图4，在一些实施例中，每个部分152和154均包括多条导线或多层(例如，MU M2、M3等)(ML)，将BL和WL设置在层内，使得BL在上层或堆积层12_2(图1和图2所示)和下层或堆积层12-1 (图1和图2所示)中每一个的至少一个导电层(例如，M1、M2,M3)中的第一方向上延伸，并且字线WL在多层或堆积层12中的上层和下层的至少一个第二导电层(例如，M1、M2、M3)中的第二方向上延伸，其中，第一方向不同于第二方向。例如，第一部分152包括至少一根WL，诸如，水平(S卩，在X方向上)延伸横跨底层12-1(图1和图2所示)的WL_A。第一部分152还包括垂直(即，在y方向上)延伸跨过底层12_1的至少一对互补BL。例如，第一部分152可包括诸如图3和图4中还示出的BL_A和BLB_A的至少一对互补BL。如图4所示，位线BL和BLB_A与设置在两者之间且平行于位线BL和BLB_A延伸的电源线(例如，VSS)彼此平行延伸。第二电源线(例如，VDD)还设置在与位线BL_A和BLB_A以及VSS相同的导电层中(例如，MU M2, M3)。VDD的线邻近BLB_A设置且平行于位线BL_A和BLB_A以及VSS延伸。在一些实施例中，第一部分152还包括A端口元件，A端口元件包括连接至WL和BL的至少两个传输栅极(PG)晶体管器件，诸如PGAO和PGAlo在一些实施例中，PG晶体管器件是NMOS或PMOS器件。在一些实施例中，额外的互连结构290用于连接第一部分152的有源器件和第二部分154中的有源器件(例如，晶体管)。
[0041 ] 在一些实施例中，第一部分152还包括至少一个反相器302，其中，每个反相器302均可包括至少一个上拉(PU)晶体管器件(诸如，PU_A)(图4)和至少一个下拉(PD)晶体管器件(诸如，PD_A)(图4)。在一些实施例中，PU晶体管器件和H)晶体管器件是NMOS或PMOS器件。第一部分152可具有任意数量的PG、PU、和H)晶体管器件。
[0042]与第一部分152相似，第二部分154还包括水平(S卩，在x方向上)延伸横跨上层12-2的诸如WL_B的至少一根WL。第二部分154还包括垂直(S卩，在y方向上)延伸跨过上层12-2的至少一对互补BL。例如，第二部分154可包括至少一对互补BL，诸如，BL_B和BLB_B。在一些实施例中，第二部分154还包括B端口元件，B端口元件包括连接至WL和BL的至少两个PG晶体管器件，诸如，PGBO和PGBl。在一些实施例中，PG晶体管器件是NMOS或PMOS器件。
[0043]在一些实施例中，第二部分154还包括至少一个反相器304，其中，反相器304可包括诸如PU_B的至少一个I3U晶体管器件和诸如PD_B的至少一个ro晶体管器件。在一些实施例中，PU晶体管器件和ro晶体管器件是NMOS或PMOS器件。第二部分154可具有任意数量的pg、Pu、和ro晶体管器件。
[0044]如图4 所示，晶体管器件 PGA0、PGA1、PD_A、PU_A、PGB0、PGB1、PD_B 和 PU_B 中的每一个均包括栅极310，栅极310可包括多晶娃(poly)/氮氧化娃(S1N)结构、高k/金属栅极结构或它们的组合。半导体衬底的实例包括但不限于，块状硅、磷化硅(SiP)、硅锗(SiGe)、碳化硅(SiC)Jf (Ge)、绝缘体上硅硅(SO1-Si)、绝缘体上硅锗(SO1-Ge)或它们的组合。在一些实施例中，使用各种技术，栅极310可形成在半导体衬底的一个或多个有源区(OD)上方。例如，栅极310可形成为块状平面金属氧化物半导体场效应晶体管(MOSFET)、具有一个或多个鳍件或手指件(finger)的块状finFET、绝缘体上半导体(SOI)平面M0SFET、具有一个或多个鳍件或手指件的SOI f inFET或它们的组合。
[0045]在一些实施例中，PGAO, PGAl、PD_A和PU_A晶体管器件设置在底层12_1上，使得PGAO, PGAU PD_A和PU_A晶体管器件分别与PGBO、PGBU PD_B和PU_B晶体管器件对称。例如，在一些实施例中，诸如A端口和B端口(图2所示)的端口相对彼此大致平行，使得PGAO和PGAl晶体管器件与相同层12-1上的PD_A和PU_A晶体管器件平行。同样地，PGBO和PGBl晶体管器件与相同层12-2上的PD_B和PU_B晶体管器件平行。
[0046]在一些实施例中，使用各种通孔有利于每个层12-1和12-2内或层12_1和12_2之间的连接。例如，如图4所示，在一些实施例中，一个ILV 102用于将层12-1中的通孔312连接至层12-2中的通孔336。同样地，另一个ILV 102用于将层12_1中的通孔324连接至层12-2中的通孔347。通孔314和316将PU_B晶体管器件分别连接至PGAO和供电线VDDo通孔317将PGBl晶体管器件连接至BLB_B。通孔318、325和328将PD_B晶体管器件连接至供电线VSS。通孔320和322和互连件290将PGBO晶体管器件连接至PD_B晶体管器件。通孔319将PGBO晶体管器件连接至BL_B，并且通孔326和互连件290将PGBO晶体管器件连接至通孔324。通孔321将PGBO晶体管器件连接至WL_B。
[0047]在一些实施例中，通孔330将PGAO晶体管器件连接至WL_A。通孔334将PGAO晶体管器件连接至WL_A。通孔337和互连件290将PD_A晶体管器件和PGAO连接至ILV 102。通孔336和338和互连件290将PGAO晶体管器件连接至PD_A晶体管器件。通孔339、342、和344和互连件290将PD_A晶体管器件连接至供电线VSS。通孔340将PGAl晶体管器件连接至BLB_A。通孔346和347和互连件290将PU_A晶体管器件连接至ILV 102。通孔345将晶体管PU_A连接至供电线VDD。
[0048]当使用 所述的双端口位单元150的配置时，一组端口元件(诸如，A端口 )设置在SRAM阵列100的底层12-1上且另一组端口元件(诸如，B端口)设置在SRAM阵列100的上层12-2上。这种设计和配置有利于减少单元封装和总单元面积。因为双端口位单元150的配置具有位于不同层上的两组端口元件，所以，降低了 WL寄生电阻和电容。这样，大致提高了双端口位单元150的整体性能。并且，通过使两组端口元件位于不同层上，A端口和B端口的电源布线和信号布线均分隔在不同层上。例如，在一些实施例中，A端口的电源可在底层12-1内布线以用于PU_A或PD_A晶体管器件而A端口的第一组信号(WL_A、BL_A、和BLB_A)可在底层12-1内布线以用于PGAO和PGAl晶体管器件。同样地，B端口的电源可在上层12-2内布线以用于PU_B或PD_B晶体管器件而A端口的第二组信号(WL_B、BL_B、和BLB_B)可在上层12-2内布线以用于PGBO和PGBl晶体管器件。
[0049]图5是组装与诸如SRAM阵列100 (图2所示)的半导体存储器或SRAM阵列一起使用的诸如单元150 (图2、3和4所示)的三维双端口位单元的方法500的一个实例的流程图。在步骤502中，锁存器的第一部分设置在第一层上。例如，第一部分152(图2、3和4所示)设置在3D IC 10(图1所示)的底层12-1(图1和2所示)上的A端口阵列部分106的至少一部分(图2所示)上。在一些实施例中，第一部分152的有源器件使用半导体处理技术形成在半导体衬底(未示出)上。A端口 WL解码器和驱动器部分108(图2所示)、A端口 I/O电路110 (图2所示)和A端口控制电路112 (图2所示)也形成在底层
12-1中和上面。
[0050]在步骤504中，锁存器的第二部分设置在邻近第一层的第二层上。例如，第二部分154 (图2、3和4所示)设置在3D IC 10的上层12_2 (图1和2所示)上的B阵列部分116的至少一部分上(图2所示)。B端口 WL解码器和驱动器部分118(图2所示)、B端口 I/O电路120(图2所示)和B端口控制电路122 (图2所示)也形成在上层12_2中和上。
[0051]在步骤506中，第一层和第二层连接在一起，使得第二层使用至少一个通孔与第一层垂直堆叠。例如，如果层12-1和12-2是分开的半导体芯片，那么，层12-1和12-2垂直堆叠在另一个的顶部、对准且接合在一起。在一些实施例中，诸如层12-1和12-2是堆积层的实施例中，层堆叠在另一个的底部以形成3D堆叠互补金属氧化物半导体CMOS ICo本领域的技术人员会理解，在一些实施例中一个或多个层可设置在层12-1和12-2之间。在一些实施例中，形成在层12-1中和/或上的电路使用至少一个通孔(诸如，ILV 102 (图2、3和4所示))连接至形成在层12-2中和/或上的电路。例如，在一些实施例中，如图4所示，ILV 102用于连接层12-1中的通孔312和层12-2中的通孔336。同样地，如图4所示，另一个ILV 102用于连接层12-1中的通孔324和层12-2中的通孔347。此外，如图4所示，使用各种通孔有利于每个层12-1和12-2内的连接。
[0052]本文描述的三维双端口位单元的实施例具有一种配置和设计，其有利于减少封装面积同时提高整体单元性能和抑制与单元一起使用的相应静态随机存取存储器(SRAM)的信号布线复杂度。例如，在一些实施例中，3D双端口单元被配置成:锁存器的一部分的一组端口元件设置在3D半导体IC的一层上并且锁存器的另一部分的另一组端口元件设置在IC的垂直邻近该层的不同层上。使两组不同端口元件位于不同的层上有利于减少封装面积，并且也降低WL寄生电阻和电容。因此，大致提高了单元的整体性能。
[0053]在一些实施例中，三维双端口位单元包括设置在第一堆积层上的锁存器的第一部分，其中，第一部分包括多个第一端口元件。锁存器的第二部分设置在第二堆积层上，第二堆积层使用至少一个通孔与第一堆积层垂直堆叠，其中，第二部分包括多个第二端口元件。
[0054]在一些实施例中，半导体存储器包括第一堆积层，第一堆积层包括第一端口阵列部分。半导体存储器还包括第二堆积层，第二堆积层使用至少一个通孔与第一堆积层垂直堆叠，其中，第二堆积层包括第二端口阵列部分。半导体存储器还包括至少一个三维双端口位单元，其包括锁存器设置在第一端口阵列部分上的第一部分，其中，第一部分包括多个第一端口元件。双端口位单元还包括锁存器设置在第二阵列部分上的第二部分，其中，第二部分包括多个第二端口元件。
[0055]在一些实施例中，使用三维双端口位单元的方法包括将三维双端口位单元的锁存器的第一部分设置在第一堆积层上，其中，第一部分包括多个第一端口元件。该方法还包括将三维双端口位单元的锁存器的第二部分设置在第二堆积层上，第二堆积层使用至少一个通孔与第一堆积层垂直堆叠，其中，第二部分包括多个第二端口元件。
[0056]尽管根据示例性实施例已经描述本发明，但是，其不限于此。但是，所附权利要求不应广泛地解释为包括本发明的其他变化和实施例，本领域的技术人员在不背离本发明的范围的情况下可进行变化。
【主权项】
1.一种三维双端口位单元，包括: 锁存器的第一部分，设置在第一堆积层上，其中，所述第一部分包括多个第一端口元件；以及 第二部分，设置在第二堆叠层上，所述第二部分使用至少一个通孔与所述第一堆积层垂直堆叠，其中，所述第二部分包括所述锁存器的多个第二端口元件。2.根据权利要求1所述的三维双端口位单元，其中，所述第一部分还包括分别在所述第一堆积层的第一导电层中的第一方向上延伸的多根第一位线并且所述第二部分还包括分别在所述第二堆积层的第一导电层中的所述第一方向上延伸的多根第二位线。3.根据权利要求2所述的三维双端口位单元，其中，所述第一部分还包括在所述第一堆积层的第二导电层中均在不同于所述第一方向的第二方向上延伸的多根第一字线并且所述第二部分还包括在所述第二堆积层的第二导电层中的均在所述第二方向上延伸的多根第二字线。4.根据权利要求1所述的三维双端口位单元，其中，所述多个第一和第二端口元件中的每一个元件均包括至少一个传输栅极器件、至少一个下拉器件以及至少一个上拉器件。5.根据权利要求4所述的三维双端口位单元，其中，所述至少一个传输栅极器件、所述至少一个下拉器件和所述至少一个上拉器件均是NMOS器件和PMOS器件中的一个。6.根据权利要求1所述的三维双端口位单元，其中，所述多个第一端口元件设置在所述第一堆积层上并且所述多个第二端口元件设置在所述第二堆积层上，使得所述多个第一端口元件中的每一个元件均与所述多个第二端口元件中的每一个元件对称。7.一种半导体存储器，包括: 第一堆积层，包括第一端口阵列部分； 第二堆积层，使用至少一个通孔与所述第一堆积层垂直堆叠，其中，所述第二堆积层包括第二端口阵列部分；以及 至少一个三维双端口位单元，包括: 锁存器的第一部分，设置在所述第一端口阵列部分上，其中，所述第一部分包括多个第一端口元件；和 所述锁存器的第二部分，设置在所述第二端口阵列部分上，其中，所述第二部分包括多个第二端口元件。8.根据权利要求7所述的半导体存储器，其中，所述第一部分还包括分别在所述第一堆积层的第一导电层中的第一方向上延伸的多根第一位线并且所述第二部分还包括分别在所述第二堆积层的第一导电层中的所述第一方向上延伸的多根第二位线。9.根据权利要求8所述的半导体存储器，其中，所述第一部分还包括分别在所述第一堆积层的第二导电层中的不同于所述第一方向的第二方向上延伸的多根第一字线并且所述第二部分还包括分别在所述第二堆积层的第二导电层中的所述第二方向上延伸的多根第二字线。10.一种方法，包括: 将三维双端口位单元的锁存器的第一部分设置在第一堆积层上，其中，所述第一部分包括多个第一端口元件； 将所述三维双端口位单元的所述锁存器的第二部分设置在第二堆积层上，其中，所述第二部分包括多个第二端口元件；以及 将所述第一堆积层连接至所述第二堆积层，使得所述第二堆积层使用至少一个通孔与所述第一堆积层垂直堆叠。
【专利摘要】本发明提供了一种三维双端口位单元，其通常包括锁存器中设置在第一堆积层上的第一部分，其中，第一部分包括多个第一端口元件。锁存器的第二部分设置在第二堆积层上，第二堆积层使用至少一个通孔与第一堆积层垂直堆叠，其中，第二部分包括多个第二端口元件。本发明还提供了一种形成三维双端口位单元的方法。
【IPC分类】G11C11/413, H01L27/11
【公开号】CN104900257
【申请号】CN201410745285
【发明人】林子贵, 廖宏仁, 陈炎辉
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年9月9日
【申请日】2014年12月8日
【公告号】US9208854, US20150162074
【技术领域】
[0001]本发明所公开的系统和方法涉及静态随机存取存储器(SRAM)阵列，更具体地，涉及一种可与SRAM阵列一起使用的双端口位单元。
【背景技术】
[0002]静态随机存取存储器(SRAM)或半导体存储器包括以行和列形式设置以形成阵列的多个单元。SRAM单元包括连接至位线和字线的多个晶体管，字线和位线用于从存储器读取数据位和将数据位写入存储器。单端口 SRAM能够在特定时间将单个数据位写入位单元或从位单元读取。与此相反，双端口 SRAM能够在几乎相同的时间发生多次读取或写入。传统的双端口 SRAM结构包括以不同金属线呈现的字线(WL)，字线由于用于发送SRAM的信号的不同金属长度导致不同的电容负载。双端口 SRAM结构在WL方向上大于且宽于单端口SRAM结构。由于双端口 SRAM在WL方向上较大且较宽，所以，在重WL负载期间，特别是对宽输入/输出(I/O)设计来说，能够影响SRAM阵列的纵横比。当与单端口 SRAM进行比较时，双端口 SRAM的外围逻辑电路增加一倍。这样，双端口 SRAM可占用较大的面积，并且能够引起信号布线复杂度。
【发明内容】
[0003]根据本发明的一个方面，提供了一种三维双端口位单元，包括:锁存器的第一部分，设置在第一堆积层上，其中，第一部分包括多个第一端口元件；以及第二部分，设置在第二堆叠层上，第二部分使用至少一个通孔与第一堆积层垂直堆叠，其中，第二部分包括锁存器的多个第二端口元件。
[0004]优选地，第一部分还包括分别在第一堆积层的第一导电层中的第一方向上延伸的多根第一位线并且第二部分还包括分别在第二堆积层的第一导电层中的第一方向上延伸的多根第二位线。
[0005]优选地，第一部分还包括在第一堆积层的第二导电层中均在不同于第一方向的第二方向上延伸的多根第一字线并且第二部分还包括在第二堆积层的第二导电层中的均在第二方向上延伸的多根第二字线。
[0006]优选地，多个第一和第二端口元件中的每一个元件均包括至少一个传输栅极器件、至少一个下拉器件以及至少一个上拉器件。
[0007]优选地，至少一个传输栅极器件、至少一个下拉器件和至少一个上拉器件均是NMOS器件和PMOS器件中的一个。
[0008]优选地，多个第一端口元件设置在第一堆积层上并且多个第二端口元件设置在第二堆积层上，使得多个第一端口元件中的每一个元件均与多个第二端口元件中的每一个元件对称。
[0009]根据本发明的另一方面，提供了一种半导体存储器，包括:第一堆积层，包括第一端口阵列部分；第二堆积层，使用至少一个通孔与第一堆积层垂直堆叠，其中，第二堆积层包括第二端口阵列部分；以及至少一个三维双端口位单元，包括:锁存器的第一部分，设置在第一端口阵列部分上，其中，第一部分包括多个第一端口元件；和锁存器的第二部分，设置在第二端口阵列部分上，其中，第二部分包括多个第二端口元件。
[0010]优选地，第一部分还包括分别在第一堆积层的第一导电层中的第一方向上延伸的多根第一位线并且第二部分还包括分别在第二堆积层的第一导电层中的第一方向上延伸的多根第二位线。
[0011 ] 优选地，第一部分还包括分别在第一堆积层的第二导电层中的不同于第一方向的第二方向上延伸的多根第一字线并且第二部分还包括分别在第二堆积层的第二导电层中的第二方向上延伸的多根第二字线。
[0012]优选地，多个第一和第二端口元件中的每一个元件均包括至少一个传输栅极器件、至少一个下拉器件以及至少一个上拉器件。
[0013]优选地，至少一个传输栅极器件、至少一个下拉器件以及至少一个上拉器件均是NMOS器件和PMOS器件的一个。
[0014]优选地，多个第一端口元件设置在第一堆积层上并且多个第二端口元件设置在第二堆积层上，使得多个第一端口元件中的每一个元件均与多个第二端口元件中的每一个元件对称。
[0015]优选地，该半导体存储器还包括:设置在第一堆积层上的第一控制电路和设置在第二堆积层上的第二控制电路。
[0016]优选地，第一控制电路设置在第一堆积层上，使得第一控制电路与第二控制电路对称。
[0017]优选地，该半导体存储器还包括:设置在第一堆积层上的第一输入/输出(I/O)电路和设置在第二堆积层上的第二 I/o电路。
[0018]优选地，第一 I/O电路设置在第一堆积层上，使得第一 I/O电路与第二 I/O电路对称。
[0019]优选地，该半导体存储器还包括:设置在第一堆积层上的第一字线解码器和设置在第二堆积层上的第二字线解码器。
[0020]优选地，第一字线解码器设置在第一堆积层上，使得第一字线解码器与第二字线解码器对称。
[0021]根据本发明的又一方面，提供了一种方法，包括:将三维双端口位单元的锁存器的第一部分设置在第一堆积层上，其中，第一部分包括多个第一端口元件；将三维双端口位单元的锁存器的第二部分设置在第二堆积层上，其中，第二部分包括多个第二端口元件；以及将第一堆积层连接至第二堆积层，使得第二堆积层使用至少一个通孔与第一堆积层垂直堆置。
[0022]优选地，该方法还包括:在第一堆积层内对第一组信号进行布线以用于多个第一端口元件；以及在第二堆积层内对第二组信号进行布线以用于多个第二端口元件。
【附图说明】
[0023]图1是根据一些实施例的三维半导体集成电路的一个实例的立体图。
[0024]图2是根据一些实施例的与图1所示的三维半导体集成电路一起使用的三维静态随机存取存储器(SRAM)阵列的一个实例的电气图。
[0025]图3是根据一些实施例的与图2所示的SRAM阵列一起使用的三维双端口位单元的一个实例的电气图。
[0026]图4是图3所示的三维双端口位单元的框图。
[0027]图5是组装图3所示的三维双端口位单元的方法的一个实例的流程图。
【具体实施方式】
[0028]应该结合附图阅读对示例性实施例的描述，附图被视为整个书面描述的部分。
[0029]本文描述的三维双端口位单元的一些实施例具有一种结构和设计，这种结构和设计有利于减小封装面积同时提高了单元整体性能且抑制了其内使用单元的相应半导体存储器或静态随机存取存储器(SRAM)阵列的信号布线的复杂度。例如，在一些实施例中，三维双端口单元被配置为:锁存器的一部分的一组端口元件设置在一层三维(3D)半导体集成电路(IC)上并且该锁存器的另一部分的另一组端口元件设置在IC的垂直邻近其他层的不同层上。将两个不同组的端口元件设置在IC的分开层上有利于减少封装面积，并且也降低了字线(WL)寄生电阻和电容。因此，大致提高了单元的整体性能。
[0030]图1示出了 3D半导体IC 10的一个实例。3D IC 10包括在z方向上垂直堆叠在彼此顶部的多个层12-l、12-2、12-3、12-n(层12)。在一些实施例中，层12是单独管芯，其通过至少一个衬底通孔(TSV)、层间通孔(ILV)或器件间通孔(ILD)(图1未示出)电连接至另一管芯。应该注意，本文所使用的术语“连接”不限于各组件之间的直接机械、热、通信和/或电连接，还可包括多个组件之间的间接机械、热、通信和/或电连接。
[0031]在一些实施例中，3D IC 10的每层12是各自的“堆积层(tier) ”，其中，每个堆积层均包括各自的有源器件层和各自的互连结构，而互连结构可包括多个导电层(例如，MUM2等)。本领域的普通技术人员会理解，层间介电(ILD)层(未示出)可设置在直接相邻的堆积层之间。
[0032]图2示出了半导体存储器或SRAM阵列100的一个实例。在一些实施例中，SRAM阵列100包含在3D IC 10(图1所示)中。例如，SRAM阵列100可跨过诸如底层12-1和上层12-2的两层或堆积层而设置，该两层或堆积层彼此垂直布置并且通过例如一个或多个ILV102(图2中仅示出一个)连接在一起。
[0033]在一些实施例中，底层12-1包括诸如A端口的一个端口，并且上层12-2包括诸如B端口的另一个端口。这样，在一些实施例中，A端口和B端口的输入/输出(I/O)电路设置在两个分开的导电层上。例如，在一些实施例中，底层12-1包括A端口元件，诸如，A端口阵列部分106和A端口字线(WL)解码器和驱动器部分108。在一些实施例，A端口阵列部106通过介于其与A端口 I/O电路110两者之间的互补位线(BL)(诸如，BL_A*其互补BLB_A)连接至A端口 I/O电路110。在一些实施例中，A端口 I/O电路110被配置成接收数据输入信号且将数据输出信号传输出SRAM 100。
[0034]本文使用的术语“电路”通常指任意可编程系统，其包括系统和微控制器、精简指令集电路(RISC)、专用集成电路(ASIC)、可编程逻辑电路(PLC)和能够执 行本文所述的功能的任意其他电路。以上实例仅为示例，因此不意在以任意方式限制术语“电路”的定义和
/或意义。
[0035]在一些实施例中，A端口 WL解码器和驱动器部分108连接至A端口控制电路112。A端口控制电路112可被配置成接收A端口的时钟信号和写入使能信号(负使能)。A端口控制电路112还可被配置成接收地址信号。
[0036]顶层12-2包括B端口阵列部分116和B端口 WL解码器和驱动器部分118。在一些实施例中，B端口阵列部分116通过介于其与B端口 I/O电路120两者之间的互补BL (诸如，BL_B和其互补的BLB_B)连接至B端口 I/O电路120。在一些实施例中，B端口 I/O电路120被配置成接收数据输入信号且将数据输出信号传输出阵列100。在一些实施例中，B端口 WL解码器和驱动器部分118连接至B端口控制电路122，B端口控制电路122可被配置成接收B端口的时钟信号和写入使能信号(负使能)。B端口电路122还可被配置成接收地址信号。
[0037]SRAM阵列100包括至少一个三维双端口位单元150，三维双端口位单元150包括设置在例如底层12-1的第一层上的第一部分152。例如，第一部分152设置在A端口阵列部分106的至少一部分上。双端口位单元150还包括设置在第二层上的第二部分154，其中，第二层(例如，SRAM阵列100的上层12-2)相对于第一层垂直设置。例如，第二部分154包含在B端口阵列部分116的至少一部分中。如下文参照图3和图4给出的更为详细的描述，双端口位单元150具有有利于减少封装面积同时提高单元整体性能且抑制SRAM阵列100的信号布线复杂度的配置和设计。
[0038]在一些实施例中，A端口阵列部分106和A端口 WL解码器和驱动器部分108设置在底层12-1上，使得A端口阵列部分106和A端口 WL解码器和驱动器部分108分别与B端口阵列部分116和B端口 WL解码器和驱动器部分118对称。同样地，A端口 I/O电路110和A端口控制电路112设置在底层12-1上，使得A端口 I/O电路110和A端口控制电路112分别与B端口 I/O电路120和B端口控制电路122对称。
[0039]图3是根据一些实施例的双端口位单元150的一个实例的电气图。图4是双端口位单元150的布局图。参照图3，在一些实施例中，双端口位单元150是高密度双端口位单元，并且如上所述，单元150的第一部分152设置在SRAM阵列100的第一层上(图2)，例如，底层12-1(图1和图2所示)。例如，第一部分152设置在A端口阵列部分106的至少一部分上(图2所示)。因此，第一部分152包括A端口元件。位单元150的第二部分154设置在SRAM阵列100的例如上层12-2(图1和图2所示)的第二层上(图2)，第二层相对第一层垂直设置。例如，第二部分154设置在B阵列部分116的至少一部分上(图2所示)，因此，第二部分154包括B端口元件。
[0040]参照图3和图4，在一些实施例中，每个部分152和154均包括多条导线或多层(例如，MU M2、M3等)(ML)，将BL和WL设置在层内，使得BL在上层或堆积层12_2(图1和图2所示)和下层或堆积层12-1 (图1和图2所示)中每一个的至少一个导电层(例如，M1、M2,M3)中的第一方向上延伸，并且字线WL在多层或堆积层12中的上层和下层的至少一个第二导电层(例如，M1、M2、M3)中的第二方向上延伸，其中，第一方向不同于第二方向。例如，第一部分152包括至少一根WL，诸如，水平(S卩，在X方向上)延伸横跨底层12-1(图1和图2所示)的WL_A。第一部分152还包括垂直(即，在y方向上)延伸跨过底层12_1的至少一对互补BL。例如，第一部分152可包括诸如图3和图4中还示出的BL_A和BLB_A的至少一对互补BL。如图4所示，位线BL和BLB_A与设置在两者之间且平行于位线BL和BLB_A延伸的电源线(例如，VSS)彼此平行延伸。第二电源线(例如，VDD)还设置在与位线BL_A和BLB_A以及VSS相同的导电层中(例如，MU M2, M3)。VDD的线邻近BLB_A设置且平行于位线BL_A和BLB_A以及VSS延伸。在一些实施例中，第一部分152还包括A端口元件，A端口元件包括连接至WL和BL的至少两个传输栅极(PG)晶体管器件，诸如PGAO和PGAlo在一些实施例中，PG晶体管器件是NMOS或PMOS器件。在一些实施例中，额外的互连结构290用于连接第一部分152的有源器件和第二部分154中的有源器件(例如，晶体管)。
[0041 ] 在一些实施例中，第一部分152还包括至少一个反相器302，其中，每个反相器302均可包括至少一个上拉(PU)晶体管器件(诸如，PU_A)(图4)和至少一个下拉(PD)晶体管器件(诸如，PD_A)(图4)。在一些实施例中，PU晶体管器件和H)晶体管器件是NMOS或PMOS器件。第一部分152可具有任意数量的PG、PU、和H)晶体管器件。
[0042]与第一部分152相似，第二部分154还包括水平(S卩，在x方向上)延伸横跨上层12-2的诸如WL_B的至少一根WL。第二部分154还包括垂直(S卩，在y方向上)延伸跨过上层12-2的至少一对互补BL。例如，第二部分154可包括至少一对互补BL，诸如，BL_B和BLB_B。在一些实施例中，第二部分154还包括B端口元件，B端口元件包括连接至WL和BL的至少两个PG晶体管器件，诸如，PGBO和PGBl。在一些实施例中，PG晶体管器件是NMOS或PMOS器件。
[0043]在一些实施例中，第二部分154还包括至少一个反相器304，其中，反相器304可包括诸如PU_B的至少一个I3U晶体管器件和诸如PD_B的至少一个ro晶体管器件。在一些实施例中，PU晶体管器件和ro晶体管器件是NMOS或PMOS器件。第二部分154可具有任意数量的pg、Pu、和ro晶体管器件。
[0044]如图4 所示，晶体管器件 PGA0、PGA1、PD_A、PU_A、PGB0、PGB1、PD_B 和 PU_B 中的每一个均包括栅极310，栅极310可包括多晶娃(poly)/氮氧化娃(S1N)结构、高k/金属栅极结构或它们的组合。半导体衬底的实例包括但不限于，块状硅、磷化硅(SiP)、硅锗(SiGe)、碳化硅(SiC)Jf (Ge)、绝缘体上硅硅(SO1-Si)、绝缘体上硅锗(SO1-Ge)或它们的组合。在一些实施例中，使用各种技术，栅极310可形成在半导体衬底的一个或多个有源区(OD)上方。例如，栅极310可形成为块状平面金属氧化物半导体场效应晶体管(MOSFET)、具有一个或多个鳍件或手指件(finger)的块状finFET、绝缘体上半导体(SOI)平面M0SFET、具有一个或多个鳍件或手指件的SOI f inFET或它们的组合。
[0045]在一些实施例中，PGAO, PGAl、PD_A和PU_A晶体管器件设置在底层12_1上，使得PGAO, PGAU PD_A和PU_A晶体管器件分别与PGBO、PGBU PD_B和PU_B晶体管器件对称。例如，在一些实施例中，诸如A端口和B端口(图2所示)的端口相对彼此大致平行，使得PGAO和PGAl晶体管器件与相同层12-1上的PD_A和PU_A晶体管器件平行。同样地，PGBO和PGBl晶体管器件与相同层12-2上的PD_B和PU_B晶体管器件平行。
[0046]在一些实施例中，使用各种通孔有利于每个层12-1和12-2内或层12_1和12_2之间的连接。例如，如图4所示，在一些实施例中，一个ILV 102用于将层12-1中的通孔312连接至层12-2中的通孔336。同样地，另一个ILV 102用于将层12_1中的通孔324连接至层12-2中的通孔347。通孔314和316将PU_B晶体管器件分别连接至PGAO和供电线VDDo通孔317将PGBl晶体管器件连接至BLB_B。通孔318、325和328将PD_B晶体管器件连接至供电线VSS。通孔320和322和互连件290将PGBO晶体管器件连接至PD_B晶体管器件。通孔319将PGBO晶体管器件连接至BL_B，并且通孔326和互连件290将PGBO晶体管器件连接至通孔324。通孔321将PGBO晶体管器件连接至WL_B。
[0047]在一些实施例中，通孔330将PGAO晶体管器件连接至WL_A。通孔334将PGAO晶体管器件连接至WL_A。通孔337和互连件290将PD_A晶体管器件和PGAO连接至ILV 102。通孔336和338和互连件290将PGAO晶体管器件连接至PD_A晶体管器件。通孔339、342、和344和互连件290将PD_A晶体管器件连接至供电线VSS。通孔340将PGAl晶体管器件连接至BLB_A。通孔346和347和互连件290将PU_A晶体管器件连接至ILV 102。通孔345将晶体管PU_A连接至供电线VDD。
[0048]当使用 所述的双端口位单元150的配置时，一组端口元件(诸如，A端口 )设置在SRAM阵列100的底层12-1上且另一组端口元件(诸如，B端口)设置在SRAM阵列100的上层12-2上。这种设计和配置有利于减少单元封装和总单元面积。因为双端口位单元150的配置具有位于不同层上的两组端口元件，所以，降低了 WL寄生电阻和电容。这样，大致提高了双端口位单元150的整体性能。并且，通过使两组端口元件位于不同层上，A端口和B端口的电源布线和信号布线均分隔在不同层上。例如，在一些实施例中，A端口的电源可在底层12-1内布线以用于PU_A或PD_A晶体管器件而A端口的第一组信号(WL_A、BL_A、和BLB_A)可在底层12-1内布线以用于PGAO和PGAl晶体管器件。同样地，B端口的电源可在上层12-2内布线以用于PU_B或PD_B晶体管器件而A端口的第二组信号(WL_B、BL_B、和BLB_B)可在上层12-2内布线以用于PGBO和PGBl晶体管器件。
[0049]图5是组装与诸如SRAM阵列100 (图2所示)的半导体存储器或SRAM阵列一起使用的诸如单元150 (图2、3和4所示)的三维双端口位单元的方法500的一个实例的流程图。在步骤502中，锁存器的第一部分设置在第一层上。例如，第一部分152(图2、3和4所示)设置在3D IC 10(图1所示)的底层12-1(图1和2所示)上的A端口阵列部分106的至少一部分(图2所示)上。在一些实施例中，第一部分152的有源器件使用半导体处理技术形成在半导体衬底(未示出)上。A端口 WL解码器和驱动器部分108(图2所示)、A端口 I/O电路110 (图2所示)和A端口控制电路112 (图2所示)也形成在底层
12-1中和上面。
[0050]在步骤504中，锁存器的第二部分设置在邻近第一层的第二层上。例如，第二部分154 (图2、3和4所示)设置在3D IC 10的上层12_2 (图1和2所示)上的B阵列部分116的至少一部分上(图2所示)。B端口 WL解码器和驱动器部分118(图2所示)、B端口 I/O电路120(图2所示)和B端口控制电路122 (图2所示)也形成在上层12_2中和上。
[0051]在步骤506中，第一层和第二层连接在一起，使得第二层使用至少一个通孔与第一层垂直堆叠。例如，如果层12-1和12-2是分开的半导体芯片，那么，层12-1和12-2垂直堆叠在另一个的顶部、对准且接合在一起。在一些实施例中，诸如层12-1和12-2是堆积层的实施例中，层堆叠在另一个的底部以形成3D堆叠互补金属氧化物半导体CMOS ICo本领域的技术人员会理解，在一些实施例中一个或多个层可设置在层12-1和12-2之间。在一些实施例中，形成在层12-1中和/或上的电路使用至少一个通孔(诸如，ILV 102 (图2、3和4所示))连接至形成在层12-2中和/或上的电路。例如，在一些实施例中，如图4所示，ILV 102用于连接层12-1中的通孔312和层12-2中的通孔336。同样地，如图4所示，另一个ILV 102用于连接层12-1中的通孔324和层12-2中的通孔347。此外，如图4所示，使用各种通孔有利于每个层12-1和12-2内的连接。
[0052]本文描述的三维双端口位单元的实施例具有一种配置和设计，其有利于减少封装面积同时提高整体单元性能和抑制与单元一起使用的相应静态随机存取存储器(SRAM)的信号布线复杂度。例如，在一些实施例中，3D双端口单元被配置成:锁存器的一部分的一组端口元件设置在3D半导体IC的一层上并且锁存器的另一部分的另一组端口元件设置在IC的垂直邻近该层的不同层上。使两组不同端口元件位于不同的层上有利于减少封装面积，并且也降低WL寄生电阻和电容。因此，大致提高了单元的整体性能。
[0053]在一些实施例中，三维双端口位单元包括设置在第一堆积层上的锁存器的第一部分，其中，第一部分包括多个第一端口元件。锁存器的第二部分设置在第二堆积层上，第二堆积层使用至少一个通孔与第一堆积层垂直堆叠，其中，第二部分包括多个第二端口元件。
[0054]在一些实施例中，半导体存储器包括第一堆积层，第一堆积层包括第一端口阵列部分。半导体存储器还包括第二堆积层，第二堆积层使用至少一个通孔与第一堆积层垂直堆叠，其中，第二堆积层包括第二端口阵列部分。半导体存储器还包括至少一个三维双端口位单元，其包括锁存器设置在第一端口阵列部分上的第一部分，其中，第一部分包括多个第一端口元件。双端口位单元还包括锁存器设置在第二阵列部分上的第二部分，其中，第二部分包括多个第二端口元件。
[0055]在一些实施例中，使用三维双端口位单元的方法包括将三维双端口位单元的锁存器的第一部分设置在第一堆积层上，其中，第一部分包括多个第一端口元件。该方法还包括将三维双端口位单元的锁存器的第二部分设置在第二堆积层上，第二堆积层使用至少一个通孔与第一堆积层垂直堆叠，其中，第二部分包括多个第二端口元件。
[0056]尽管根据示例性实施例已经描述本发明，但是，其不限于此。但是，所附权利要求不应广泛地解释为包括本发明的其他变化和实施例，本领域的技术人员在不背离本发明的范围的情况下可进行变化。
【主权项】
1.一种三维双端口位单元，包括: 锁存器的第一部分，设置在第一堆积层上，其中，所述第一部分包括多个第一端口元件；以及 第二部分，设置在第二堆叠层上，所述第二部分使用至少一个通孔与所述第一堆积层垂直堆叠，其中，所述第二部分包括所述锁存器的多个第二端口元件。2.根据权利要求1所述的三维双端口位单元，其中，所述第一部分还包括分别在所述第一堆积层的第一导电层中的第一方向上延伸的多根第一位线并且所述第二部分还包括分别在所述第二堆积层的第一导电层中的所述第一方向上延伸的多根第二位线。3.根据权利要求2所述的三维双端口位单元，其中，所述第一部分还包括在所述第一堆积层的第二导电层中均在不同于所述第一方向的第二方向上延伸的多根第一字线并且所述第二部分还包括在所述第二堆积层的第二导电层中的均在所述第二方向上延伸的多根第二字线。4.根据权利要求1所述的三维双端口位单元，其中，所述多个第一和第二端口元件中的每一个元件均包括至少一个传输栅极器件、至少一个下拉器件以及至少一个上拉器件。5.根据权利要求4所述的三维双端口位单元，其中，所述至少一个传输栅极器件、所述至少一个下拉器件和所述至少一个上拉器件均是NMOS器件和PMOS器件中的一个。6.根据权利要求1所述的三维双端口位单元，其中，所述多个第一端口元件设置在所述第一堆积层上并且所述多个第二端口元件设置在所述第二堆积层上，使得所述多个第一端口元件中的每一个元件均与所述多个第二端口元件中的每一个元件对称。7.一种半导体存储器，包括: 第一堆积层，包括第一端口阵列部分； 第二堆积层，使用至少一个通孔与所述第一堆积层垂直堆叠，其中，所述第二堆积层包括第二端口阵列部分；以及 至少一个三维双端口位单元，包括: 锁存器的第一部分，设置在所述第一端口阵列部分上，其中，所述第一部分包括多个第一端口元件；和 所述锁存器的第二部分，设置在所述第二端口阵列部分上，其中，所述第二部分包括多个第二端口元件。8.根据权利要求7所述的半导体存储器，其中，所述第一部分还包括分别在所述第一堆积层的第一导电层中的第一方向上延伸的多根第一位线并且所述第二部分还包括分别在所述第二堆积层的第一导电层中的所述第一方向上延伸的多根第二位线。9.根据权利要求8所述的半导体存储器，其中，所述第一部分还包括分别在所述第一堆积层的第二导电层中的不同于所述第一方向的第二方向上延伸的多根第一字线并且所述第二部分还包括分别在所述第二堆积层的第二导电层中的所述第二方向上延伸的多根第二字线。10.一种方法，包括: 将三维双端口位单元的锁存器的第一部分设置在第一堆积层上，其中，所述第一部分包括多个第一端口元件； 将所述三维双端口位单元的所述锁存器的第二部分设置在第二堆积层上，其中，所述第二部分包括多个第二端口元件；以及 将所述第一堆积层连接至所述第二堆积层，使得所述第二堆积层使用至少一个通孔与所述第一堆积层垂直堆叠。
【专利摘要】本发明提供了一种三维双端口位单元，其通常包括锁存器中设置在第一堆积层上的第一部分，其中，第一部分包括多个第一端口元件。锁存器的第二部分设置在第二堆积层上，第二堆积层使用至少一个通孔与第一堆积层垂直堆叠，其中，第二部分包括多个第二端口元件。本发明还提供了一种形成三维双端口位单元的方法。
【IPC分类】G11C11/413, H01L27/11
【公开号】CN104900257
【申请号】CN201410745285
【发明人】林子贵, 廖宏仁, 陈炎辉
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年9月9日
【申请日】2014年12月8日
【公告号】US9208854, US20150162074
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