可变电阻式存储器及其写入方法
可变电阻式存储器及其写入方法
【技术领域】
[0001]本发明有关于使用可变阻抗元件的可变电阻式存储器，且特别有关于可变电阻式存储器的阵列结构及写入方法。
【背景技术】
[0002]作为取代快闪存储器的一种非易失性存储器，使用可变阻抗元件的可变电阻式存储器相当受到关注。可变电阻式存储器是一种施加脉冲电压于金属氧化物等的膜，可逆且非易失地设定膜的阻抗值，借此存储数据的存储器。可变电阻式存储器因为能够以电压改写数据(电流微量)，所以消耗电力小，并且因为是I对晶体管加I对阻抗构成的相对单纯的结构，所以存储面积小到约6F2 (F为配线径，约数1nm)，能够高密度化。再加上读出时间为10纳秒这种足以与DRAM并驾齐驱的高速的优点。
[0003]图1显示现有技术中的可变电阻式存储器的存储器阵列的典型结构的电路图。I个存储单元由可变阻抗元件以及与其串联的存取用晶体管所构成。mXn(m、η是I以上的整数)个存储单元形成二维矩阵状，晶体管的栅极连接字线，漏极领域连接可变阻抗元件的一侧的电极，源极领域连接源极线。可变阻抗元件的另一侧的电极连接位线。
[0004]可变组抗元件是氧化铪(HfOx)等的金属氧化物的薄膜构成，通过被施加的脉冲电压的大小及极性能够可逆且非易失地设定阻抗值于低阻抗状态及高阻抗状态。将可变阻抗元件设定(或是写入)成高阻抗状态称为SET，设定(写入)成低阻抗状态称为RESET。
[0005]存储单元能够通过位线及源极线以位为单位来选择。例如，当对存储单元Mll进行写入的情况下，字线WLl使晶体管导通，对位线BLl、源极线SLl施加对应SET或RESET的电压。借此，可变阻抗元件被设定为SET或RESET。当对存储单元Mll进行读出的情况下，字线WLl使晶体管导通，对位线BLl、源极线SLl施加用以读出的电压。位线BLl上所出现的对应到可变阻抗元件的SET或RESET的电压或电流会被感测电路所检测出来。
[0006][现有技术文献]
[0007]专利文献1:特开2012-64286号公报
[0008]专利文献2:特开2008-41704号公报
[0009]为了提高可变电阻式存储器的存取速度，有一种使互补的数据保持于一对的可变阻抗元件的阵列结构。图2显示存储器阵列的一部分，其具有存储上述互补的数据的存储单元结构。图3显示图2的I个存储单元。
[0010]如图2、图3所示，I个存储单元⑶包括串联于一对的位线BL、BLb之间的一对的存取用晶体管Tl、T2以及一对的可变阻抗元件Rl、R2，也就是说是由2个晶体管与2个阻抗所构成。共通源极线BSL连接到可变阻抗元件R1、R2的连接节点N，晶体管Tl及可变阻抗元件Rl串联连接到位线BL与共通源极线BSL之间，晶体管T2及可变阻抗元件R2串联连接到共通源极线BSL与位线BLb之间。晶体管Tl、T2的栅极共通地连接到字线WL。
[0011]互补的存储单元⑶任一方的可变阻抗元件被设定为SET时，另一方的可变阻抗元件就被设定为RESET。因此，一对的位线BL、BLb之间会出现差动信号，利用此差动信号进行读取。借此，比起单条位线时可靠度更高，并且可高速存取。
[0012]接着，说明存储单元的动作。使用氧化铪(HfOx)等的金属氧化物的薄膜作为可变阻抗元件的材料的情况下，做初期设定时必须使金属氧化物成形(forming process)。通常，成形是通过施加比写入可变阻抗元件时的电压稍大的电压Vf来实施，通过电压施加时流过薄膜的电流的方向来决定SET与RESET的极性。这种成形会在可变电阻式存储器出货前进行。
[0013]图4显示了成形的一个例子。例如，施加OV于位线BL、BLb，施加成形电压Vf (例如4V)于共通源极线BSL，施加使晶体管Tl、T2导通所必要的电压(例如6V)于字线WL。借此，可变阻抗元件Rl流过从共通源极线BSL朝向位线BL的电流，可变阻抗元件R2流过从共通源极线BSL朝向位线BLb的电流。进行成形时，可变阻抗元件R1、R2是高阻抗状态，也就是SET的状态。要将可变阻抗元件R1、R2设定为RESET的话，要施加BSL>BL、BSL>BLb的偏压电压。要将可变阻抗元件R1、R2设定为SET的话，要施加BSL〈BL、BSL〈BLb的偏压电压。具有这种极性的可变阻抗元件的连接称为背对背连接。
[0014]接着，说明存储单元⑶的写入动作。如上所述，进行成形时，可变阻抗元件R1、R2是高阻抗状态，也就是被设定为SET的状态。要将可变阻抗元件Rl设定为RESET，也就是低阻抗状态的话，如图5A所示，位线BL施加0V，位线BLb施加2V，共通源极线BSL施加2V，字线WL施加4V。借此，可变阻抗元件Rl流过从共通源极线BSL朝向位线BL的电流，可变阻抗元件Rl被设定为RESET。可变阻抗元件Rl被设定为RESET，可变阻抗元件R2被设定为SET时，假设定义为数据“O”。
[0015]接着，说明从数据“O”改写为数据“I”的动作。首先，如图5B所示，位线BL施加2V,位线BLb施加0V，共通源极线BSL施加2V，字线WL施加4V。借此，可变阻抗元件R2流过从共通源极线BSL朝向位线BLb的电流，可变阻抗元件R2被设定为RESET。此时，可变阻抗元件Rl没有电流流过，因此维持RESET。接着，如图5C所示，位线BL施加2V，位线BLb施加0V，共通源极线BSL施加0V，字线WL施加4V。借此，可变阻抗元件Rl流过从位线BL朝向共通源极线BSL的电流，可变阻抗元件Rl被设定为SET。这样一来，可变阻抗元件R1、R2的SET及RESET状态就反转过来了。
[0016]上述的改写方法中，必须如图5B、图5C所示的施加2次的偏压，但如果在只施加I次偏压的情况下，可以如图般施加偏压电压。也就是说，位线BL施加4V，位线BLb施加0V,共通源极线BSL施加2V，字线WL施加6V。借此可变阻抗元件Rl流过从位线BL朝向共通源极线BSL的电流，可变阻抗元件Rl被设定为SET。同时，可变阻抗元件R2流过从共通源极线BSL朝向位线BLb的电流，可变阻抗元件R2被设定为RESET。
[0017]如上述，现有技术中的背对背连接的互补的存储单元CU进行数据的改写的情况下，必须有如图5B、图5C所示的施加2次偏压的动作，而产生了写入时间耗时的问题。另一方，如图所示的施加I次偏压来进行写入的情况下，设定至位线BL、BLb的电压必须增大。结果要以单一电源使可变电阻式存储器动作变得困难，需要升压电路而造成了低成本化、小尺寸的阻碍。
【发明内容】
[0018]本发明的目的是提出一种可变电阻式存储器及其写入方法，以克服现有技术中的问题，从而获得高速化、低成本化、小尺寸的可变电阻式存储器。
[0019]本发明的技术方案为提供一种可变电阻式存储器，通过可逆性且非易失性可变阻抗元件来存储数据，包括:存储器阵列，其中在一对的位线间串联连接一对的晶体管与一对的可变阻抗元件，上述一对的可变阻抗元件之间连接共通源极线，上述一对的可变阻抗元件的极性是同一方向，上述一对的晶体管的栅极连接至共通的字线。
[0020]在一实施例中，上述一对的晶体管及上述一对的可变阻抗元件构成用以存储一数据的存储单元。上述存储单元的上述一对的可变阻抗元件具有互补的状态。可变阻抗元件是通过被施加的电压而设定至高阻抗状态(SET)或低阻抗状态(RESET)。通过将施加于上述共通源极线及上述一对的位线的电压反转，使上述存储单元存储互补的状态。可变阻抗元件的极性是通过使电流流过上述可变阻抗元件的成形步骤来决定。上述可变电阻式存储器还包括:列选择元件，根据地址信息来选择列；行选择元件，根据地址信息来选择行；以及写入元件，进行数据的写入，其中上述写入元件将因应写入数据的电压施加于上述列选择元件及上述行选择元件所选择的存储单元的位线及共通源极线。上述可变电阻式存储器还包括:列选择元件，根据地址信息来选择列；行选择元件，根据地址信息来选择行；以及读出元件,进行数据的读出，其中上述读出元件将既定的电压施加于上述列选择元 件及上述行选择元件所选择的存储单元的位线及共通源极线。
[0021]本发明还提供一种可变电阻式存储器的写入方法，包括:准备存储器阵列，包括多个存储单元，每个上述存储单元中，在一对的位线间串联连接一对的晶体管与一对的可变阻抗元件，上述一对的可变阻抗元件之间连接共通源极线，上述一对的可变阻抗元件的极性是同一方向，上述一对的晶体管的栅极连接至共通的字线；根据地址信息选择上述存储单元；施加既定的偏压至被选择的存储单元的上述一对的位线及上述共通源极线；施加既定的偏压至被选择的存储单元的字线；以及将互补的状态同时写入上述存储单元的上述一对的可变阻抗元件。上述一对的可变阻抗元件同时被设定为SET及RESET。
[0022]根据本发明，比起现有技术，能够将互补的状态同时写入一对的可变阻抗元件，因此比起现有技术能够提升存取速度。另外，写入所需要的偏压电压可变小，因此不一定需要升压电路，可用单一电源使可变电阻式存储器动作，因此能够达成可变电阻式存储器的高度集成化、低成本化的目的。
【附图说明】
[0023]图1显示现有的可变电阻式存储器的阵列结构。
[0024]图2显示现有的高速存取用的可变电阻式存储器的阵列结构。
[0025]图3显示图2所示的存储单元的结构。
[0026]图4用来说明现有的存储单元的形成。
[0027]图5A?图用来说明现有的存储单元的数据写入动作。
[0028]图6显示本发明实施例的可变电阻式存储器的结构。
[0029]图7显示本发明实施例的可变电阻式存储器的阵列的结构。
[0030]图8显示图7所示的存储单元的结构。
[0031]图9A、图9B用来说明本发明的存储单元的形成。
[0032]图1OA?图1OD用来说明本发明的存储单元的数据写入动作。
[0033]图11A、图1lB显示本发明实施例的存储单元的其他结构例。
[0034]图12A、图12B显示写入本实施例的可变电阻式存储器时的各部位的电压波形。
[0035]图13A、图13B显示本发明实施例的存储单元的其他结构例。
[0036]主要元件符号说明:
[0037]100?可变电阻式存储器；
[0038]110?存储器阵列；
[0039]120?输出入缓冲器；
[0040]130?地址暂存器；
[0041]140?数据暂存器；
[0042]150?控制器；
[0043]160?字线选择电路；
[0044]170?行选择电路；
[0045]180?感测电路；
[0046]190?电压产生电路；
[0047]BL、BL1、BL2、BL3、…BLm、BLb ?位线;
[0048]BSL?共通源极线；
[0049]CU、Mll、M12、Mln、M21、M22、M2n、Mml、Mm2、Mmn ?存储单元；
[0050]N?节点；
[0051 ]Rl、R2?可变阻抗元件；
[0052]SL1、SL2、SL3、...SLn ?源极线；
[0053]T1、T2?晶体管；
[0054]WL、WL1、WL2、WL3、…WLn ?字线。
【具体实施方式】
[0055]接着，参照图式详细说明本发明的实施型态。在图式中为了容易了解而强调各部位，但必须留意图式与实际的装置尺寸不同。
[0056]图6显示本发明实施例的可变电阻式存储器的全体结构的方块图。本实施例的可变电阻式存储器100包括:存储器阵列110，由配置成行列状的多个存储单元所形成；输出入缓冲器120，连接至外部输出入端子I/O并保持输出入数据；地址暂存器130，接收来自输出入缓冲器120的地址数据；数据暂存器140，保持输出入的数据；控制器150，根据来自输出入缓冲器120的指令数据来控制各部；字线选择电路160，接收来自地址暂存器130的列地址信息Ax，将列地址信息Ax解码并根据解码的结果来进行字线的选择及驱动等；行选择电路170，接收来自地址暂存器130的行地址信息Ay，将行地址信息Ay解码并根据解码的结果来进行位线的选择及驱动；感测电路180，检测行选择电路170所选择的存储单元中所读出的信号，保持要写入被选择的存储单元的写入数据；电压产生电路190，产生数据读出或写入所必须的电压，并将这些电压供给至字线选择电路160及行选择电路170。
[0057]本实施例的可变电阻式存储器100包括存储器阵列110，用与现有技术中不同的存储单元的结构来存储互补的状态。图7显示本实施例的存储器阵列的一部分，图8显示本实施例的I个存储单元。本实施例的存储单元CU具有存取用晶体管Tl与可变阻抗元件Rl串联连接于位线BL与共通源极线BSL之间，存取用晶体管T2与可变阻抗元件R2串联连接于共通源极线BSL与位线BLb与之间。可变阻抗元件Rl、R2其极性朝相同方向连接，连接于可变阻抗元件Rl及可变阻抗元件R2之间的节点N会连接到共通源极线BSL。
[0058]本实施例的存储单元CU是可变阻抗元件Rl、R2的极性排列于相同方向，从共通源极线BSL来看的可变阻抗元件Rl、R2的极性方向则相反。相对于此，在图3所示的背对背连接的存储单元中，从共通源极线BSL来看的可变阻抗元件R1、R2的极性方向相同。因此，在本实施例的存储单元CU中，施加高电压VH于共通源极线BSL，施加低电压VL于位线BL、BLb时，或者是施加低电压VL于共通源极线BSL，施加高电压VH于位线BL、BLb时，可将一个可变阻抗元件设定为SET，同时将另一个可变阻抗元件设定为RESET。
[0059]接着，说明本实施例的存储单元的形成。图9A显示可变阻抗元件Rl的形成，图9B显示可变阻抗元件R2的形成。如图9A)所示，形成可变阻抗元件Rl时，例如对位线BL施加3.8V，对共通源极线BSL施加0V，对位线BLb施加0V，对字线WL施加5V。借此，可变阻抗元件Rl流过从位线BL朝向共通源极线BSL的电流，可变阻抗元件Rl为高阻抗状态，也就是被设定为SET。此时，共通源极线BSL与位线BLb之间不产生电位差，因此可变阻抗元件R2没有电流流过。
[0060]接着，进行可变阻抗元件R2的形成。如图9B所示，对位线BL施加3.8V，对共通源极线BSL施加3.8V,对位线BLb施加0V，对字线WL施加5V。借此，可变阻抗元件R2流过从共通源极线BSL朝向位线BL的电流，可变阻抗元件R2为高阻抗状态，也就是被设定为SET。此时，位线BLb与共通源极线BSL之间不产生电位差，因此可变阻抗元件Rl没有电流流过。成形所需要的电压会使用比写入可变阻抗元件Rl、R2的可变电压(设定为SET、RESET时的偏压)稍大的值。施加于字线WL的电压只要有能将晶体管Tl、T2导通的足够的大小即可。需留意的是在此所示的电压只是例示，也可以是上述以外的电压值。成形是在工厂出货前所进行的程序，因此即使需要使用比可变电阻式存储器所使用的单一电源更高的电压，也不需要设置升压电路于可变电阻式存储器。
[0061]接着，参照图1OA和图1OB说明本实施例的存储单元的基本写入动作。要设定可变阻抗元件Rl为RESET，如图1OA所示，对位线BL施加0V，对共通源极线BSL施加2V，对位线BLb施加2V，对字线WL施加4V。借此可变阻抗元件Rl流过从共通源极线BSL朝向位线BL的电流，可变阻抗元件Rl为低阻抗状态，也就是被设定为RESET。
[0062]如果将可变阻抗元件Rl被设定为RESET且可变阻抗元件R2被设定为SET时称为数据“0”，要从数据“O”改写为数据“1”，会通过施加如图1OB所示的偏压电压来进行。也就是说，对位线BL施加2V，对位线BLb施加2V，对共通源极线BSL施加0V，对字线WL施加4V。可变阻抗元件Rl流过从位线BL朝向共通源极线BSL的电流，可变阻抗元件Rl被设定为RESET，而可变阻抗元件R2流过从位线BLb朝向共通源极线BSL的电流，可变阻抗元件R 2被设定为RESET。
[0063]当从数据“I”改写为数据“O”时，会通过施加如图1OC所示的偏压电压来进行。也就是说，对位线BL施加0V，对位线BLb施加0V，对共通源极线BSL施加2V，对字线WL施加4V。
[0064]图1OD显示写入数据“O”、数据“I”的情况下的偏压条件的表。通过反转位线BL、BLb的电压、共通源极线BSL的电压，能够简单地进行数据“O”或数据“I”的写入。
[0065]如此一来，在本实施例的存储单元中，仅施加I次理想的偏压至位线BL、BLb、共通源极线BSL，就能够同时将可变阻抗元件R1、R2设定为SET、RESET，因此能够容易地在短时间内进行对互补的存储单元的数据写入。
[0066]形成可变阻抗元件Rl、R2时的极性如图1lA所示，可以与图8相反。在这个情况下，写入数据至图8的存储单元时的偏压条件反转，成为如图1lB所示的偏压条件。
[0067]接着，说明本实施例的可变电阻式存储器的存储单元的读出动作。控制器150回应输入至外部端子的信号等而开始读出动作，控制各部的动作。地址暂存器130从输出入缓冲器120接收到地址数据，将列地址Ax提供至字线选择电路160，将行地址Ay提供至行选择电路170。电压产生电路190根据来自控制器150的指示而将用于读出所需要电压供给至字线选择电路160或感测电路180等。
[0068]感测电路180将根据行选择电路170的解码结果而选择的存储单元的共通源极线BSL预充至例如2.0V。接着，感测电路180施加1.8V至选择的存储单元的位线BL、BLb。若使共通源极线BSL与位线BL、BLb之间的电位差过大的话，会造成大电流流过可变阻抗元件。因此，例如0.2V左右的小的差值是较好的选择，但另一方面，也必须是能够被感测电路180检测出差动信号的大小。接着，字线选择电路160施加读出电压(例如3V)至根据列地址Ax而选择的字线WL。
[0069]如图1OB所示，当可变阻抗元件Rl处于SET，可变阻抗元件R2处于RESET时，晶体管Tl不导通，晶体管T2导通。因此，位线BL不流过电流，其电位没有变化，但位线BLb流过来自共通源极线BSL的电流，其电位变化。感测电路180根据位线BL及BLb之间的电位差或者是电流差而感测出数据“O”。
[0070]如图1OC所示，当可变阻抗元件Rl处于RESET，可变阻抗元件R2处于SET时，晶体管Tl导通，晶体管T2不导通。因此，位线BLb不流过电流，其电位没有变化，但位线BL流过来自共通源极线BSL的电流，其电位变化。感测电路180根据位线BL及BLb之间的电位差或者是电流差而感测出数据“I”。由感测电路180所感测的数据透过数据暂存器140、输出入缓冲器120而输出外部。
[0071]接着，说明对存储单元的写入。控制器150回应输入至外部端子的信号等而开始写入动作，控制各部的动作。输出入缓冲器120所接收到列地址Ax提供至字线选择电路160，行地址Ay提供至行选择电路170。写入数据透过数据暂存器140被感测电路180所保持。电压产生电路190根据来自控制器150的指示而将用于写入所需要电压供给至字线选择电路160或感测电路180等。
[0072]感测电路180将对应到数据“O”或“I”的电压供给至根据行选择电路170的解码结果而选择的存储单元的位线BL、BLb、共通源极线BSL。
[0073]写入数据“I”时，例如施加2.6V至位线BL、BLb，施加OV至共通源极线BSL。接着，字线选择电路160将写入电压(例如4V)施加于根据列地址Ax而选择的字线WL。借此，在位线BL及共通源极线BSL之间施加了使可变阻抗元件Rl成为RESET状态的偏压，在共通源极线BSL及位线BLb之间施加了使可变阻抗元件R2成为SET状态的偏压。另一方面，写入数据“O”时，例如施加OV至位线BL、BLb，施加2.6V至共通源极线BSL。借此，可变阻抗元件Rl被设定为SET，可变阻抗元件R2被设定为RESET。图12A和图12B显示写入数据“I”、“O”时的各部位的电压波形的时序。
[0074]图13A和图13B显示本实施例的存储单元的其他结构的例子。上述的例子中，可变阻抗元件Rl、R2连接至共通源极线BSL，然后晶体管Tl、T2再串联连接，但如图13A、图13B所示也可以是晶体管T1、T2连接至共通源极线BSL，再使极性方向相同地将可变阻抗元件R1、R2串联连接。
[0075]以上虽详述了本发明的实施例，但本发明并不限定于特定的实施型态，只要符合权利要求所记载的发明要旨，本发明包括各种变形及变更。
【主权项】
1.一种可变电阻式存储器，通过可逆性且非易失性可变阻抗元件来存储数据，其特征在于，包括: 存储器阵列，其中在一对的位线间串联连接一对的晶体管与一对的可变阻抗元件，所述一对的可变阻抗元件之间连接共通源极线，所述一对的可变阻抗元件的极性是同一方向，所述一对的晶体管的栅极连接至共通的字线。2.如权利要求1所述的可变电阻式存储器，其特征在于，所述一对的晶体管及所述一对的可变阻抗元件构成用以存储一数据的存储单元。3.如权利要求2所述的可变电阻式存储器，其特征在于，所述存储单元的所述一对的可变阻抗元件具有互补的状态。4.如权利要求1至3任一项所述的可变电阻式存储器，其特征在于，可变阻抗元件是通过被施加的电压而设定至高阻抗状态或低阻抗状态。5.如权利要求1所述的可变电阻式存储器，其特征在于，通过将施加于所述共通源极线及所述一对的位线的电压反转，使所述存储单元存储互补的状态。6.如权利要求1所述的可变电阻式存储器，其特征在于，可变阻抗元件的极性是通过使电流流过所述可变阻抗元件的成形步骤来决定。7.如权利要求1所述的可变电阻式存储器，其特征在于，所述可变电阻式存储器还包括: 列选择元件，根据地址信息来选择列； 行选择元件，根据地址信息来选择行；以及 写入元件，进行数据的写入； 其中所述写入元件将因应写入数据的电压施加于所述列选择元件及所述行选择元件所选择的存储单元的位线及共通源极线。8.如权利要求1所述的可变电阻式存储器，其特征在于，所述可变电阻式存储器还包括: 列选择元件，根据地址信息来选择列； 行选择元件，根据地址信息来选择行；以及 读出元件，进行数据的读出； 其中所述读出元件将既定的电压施加于所述列选择元件及所述行选择元件所选择的存储单元的位线及共通源极线。9.一种可变电阻式存储器的写入方法，其特征在于，包括: 准备存储器阵列，包括多个存储单元，每个所述存储单元中，在一对的位线间串联连接一对的晶体管与一对的可变阻抗元件，所述一对的可变阻抗元件之间连接共通源极线，所述一对的可变阻抗元件的极性是同一方向，所述一对的晶体管的栅极连接至共通的字线；根据地址信息选择所述存储单元； 施加既定的偏压至被选择的存储单元的所述一对的位线及所述共通源极线； 施加既定的偏压至被选择的存储单元的字线；以及 将互补的状态同时写入所述存储单元的所述一对的可变阻抗元件。10.如权利要求9所述的可变电阻式存储器的写入方法，其特征在于，所述一对的可变阻抗元件同时被设定为高阻抗状态及低阻抗状态。
【专利摘要】本发明提供一种可变电阻式存储器及其写入方法，该可变电阻式存储器包括存储互补状态的存储单元结构的存储器阵列。存储单元CU中，位线BL及共通源极线BSL之间串联连接存取用晶体管T1及可变阻抗元件R1，共通源极线BSL及位线BLb之间串联连接存取用晶体管T2及可变阻抗元件R2。可变阻抗元件R1、R2是使极性朝向相同方向的方式串联连接，可变阻抗元件R1及可变阻抗元件R2之间的连接节点N连接到共通源极线BSL。通过本发明能够获得高度集成化、低成本化、小尺寸的可变电阻式存储器。
【IPC分类】G11C13/00
【公开号】CN104900261
【申请号】CN201410603605
【发明人】水藤克年
【申请人】华邦电子股份有限公司
【公开日】2015年9月9日
【申请日】2014年10月31日
【技术领域】
[0001]本发明有关于使用可变阻抗元件的可变电阻式存储器，且特别有关于可变电阻式存储器的阵列结构及写入方法。
【背景技术】
[0002]作为取代快闪存储器的一种非易失性存储器，使用可变阻抗元件的可变电阻式存储器相当受到关注。可变电阻式存储器是一种施加脉冲电压于金属氧化物等的膜，可逆且非易失地设定膜的阻抗值，借此存储数据的存储器。可变电阻式存储器因为能够以电压改写数据(电流微量)，所以消耗电力小，并且因为是I对晶体管加I对阻抗构成的相对单纯的结构，所以存储面积小到约6F2 (F为配线径，约数1nm)，能够高密度化。再加上读出时间为10纳秒这种足以与DRAM并驾齐驱的高速的优点。
[0003]图1显示现有技术中的可变电阻式存储器的存储器阵列的典型结构的电路图。I个存储单元由可变阻抗元件以及与其串联的存取用晶体管所构成。mXn(m、η是I以上的整数)个存储单元形成二维矩阵状，晶体管的栅极连接字线，漏极领域连接可变阻抗元件的一侧的电极，源极领域连接源极线。可变阻抗元件的另一侧的电极连接位线。
[0004]可变组抗元件是氧化铪(HfOx)等的金属氧化物的薄膜构成，通过被施加的脉冲电压的大小及极性能够可逆且非易失地设定阻抗值于低阻抗状态及高阻抗状态。将可变阻抗元件设定(或是写入)成高阻抗状态称为SET，设定(写入)成低阻抗状态称为RESET。
[0005]存储单元能够通过位线及源极线以位为单位来选择。例如，当对存储单元Mll进行写入的情况下，字线WLl使晶体管导通，对位线BLl、源极线SLl施加对应SET或RESET的电压。借此，可变阻抗元件被设定为SET或RESET。当对存储单元Mll进行读出的情况下，字线WLl使晶体管导通，对位线BLl、源极线SLl施加用以读出的电压。位线BLl上所出现的对应到可变阻抗元件的SET或RESET的电压或电流会被感测电路所检测出来。
[0006][现有技术文献]
[0007]专利文献1:特开2012-64286号公报
[0008]专利文献2:特开2008-41704号公报
[0009]为了提高可变电阻式存储器的存取速度，有一种使互补的数据保持于一对的可变阻抗元件的阵列结构。图2显示存储器阵列的一部分，其具有存储上述互补的数据的存储单元结构。图3显示图2的I个存储单元。
[0010]如图2、图3所示，I个存储单元⑶包括串联于一对的位线BL、BLb之间的一对的存取用晶体管Tl、T2以及一对的可变阻抗元件Rl、R2，也就是说是由2个晶体管与2个阻抗所构成。共通源极线BSL连接到可变阻抗元件R1、R2的连接节点N，晶体管Tl及可变阻抗元件Rl串联连接到位线BL与共通源极线BSL之间，晶体管T2及可变阻抗元件R2串联连接到共通源极线BSL与位线BLb之间。晶体管Tl、T2的栅极共通地连接到字线WL。
[0011]互补的存储单元⑶任一方的可变阻抗元件被设定为SET时，另一方的可变阻抗元件就被设定为RESET。因此，一对的位线BL、BLb之间会出现差动信号，利用此差动信号进行读取。借此，比起单条位线时可靠度更高，并且可高速存取。
[0012]接着，说明存储单元的动作。使用氧化铪(HfOx)等的金属氧化物的薄膜作为可变阻抗元件的材料的情况下，做初期设定时必须使金属氧化物成形(forming process)。通常，成形是通过施加比写入可变阻抗元件时的电压稍大的电压Vf来实施，通过电压施加时流过薄膜的电流的方向来决定SET与RESET的极性。这种成形会在可变电阻式存储器出货前进行。
[0013]图4显示了成形的一个例子。例如，施加OV于位线BL、BLb，施加成形电压Vf (例如4V)于共通源极线BSL，施加使晶体管Tl、T2导通所必要的电压(例如6V)于字线WL。借此，可变阻抗元件Rl流过从共通源极线BSL朝向位线BL的电流，可变阻抗元件R2流过从共通源极线BSL朝向位线BLb的电流。进行成形时，可变阻抗元件R1、R2是高阻抗状态，也就是SET的状态。要将可变阻抗元件R1、R2设定为RESET的话，要施加BSL>BL、BSL>BLb的偏压电压。要将可变阻抗元件R1、R2设定为SET的话，要施加BSL〈BL、BSL〈BLb的偏压电压。具有这种极性的可变阻抗元件的连接称为背对背连接。
[0014]接着，说明存储单元⑶的写入动作。如上所述，进行成形时，可变阻抗元件R1、R2是高阻抗状态，也就是被设定为SET的状态。要将可变阻抗元件Rl设定为RESET，也就是低阻抗状态的话，如图5A所示，位线BL施加0V，位线BLb施加2V，共通源极线BSL施加2V，字线WL施加4V。借此，可变阻抗元件Rl流过从共通源极线BSL朝向位线BL的电流，可变阻抗元件Rl被设定为RESET。可变阻抗元件Rl被设定为RESET，可变阻抗元件R2被设定为SET时，假设定义为数据“O”。
[0015]接着，说明从数据“O”改写为数据“I”的动作。首先，如图5B所示，位线BL施加2V,位线BLb施加0V，共通源极线BSL施加2V，字线WL施加4V。借此，可变阻抗元件R2流过从共通源极线BSL朝向位线BLb的电流，可变阻抗元件R2被设定为RESET。此时，可变阻抗元件Rl没有电流流过，因此维持RESET。接着，如图5C所示，位线BL施加2V，位线BLb施加0V，共通源极线BSL施加0V，字线WL施加4V。借此，可变阻抗元件Rl流过从位线BL朝向共通源极线BSL的电流，可变阻抗元件Rl被设定为SET。这样一来，可变阻抗元件R1、R2的SET及RESET状态就反转过来了。
[0016]上述的改写方法中，必须如图5B、图5C所示的施加2次的偏压，但如果在只施加I次偏压的情况下，可以如图般施加偏压电压。也就是说，位线BL施加4V，位线BLb施加0V,共通源极线BSL施加2V，字线WL施加6V。借此可变阻抗元件Rl流过从位线BL朝向共通源极线BSL的电流，可变阻抗元件Rl被设定为SET。同时，可变阻抗元件R2流过从共通源极线BSL朝向位线BLb的电流，可变阻抗元件R2被设定为RESET。
[0017]如上述，现有技术中的背对背连接的互补的存储单元CU进行数据的改写的情况下，必须有如图5B、图5C所示的施加2次偏压的动作，而产生了写入时间耗时的问题。另一方，如图所示的施加I次偏压来进行写入的情况下，设定至位线BL、BLb的电压必须增大。结果要以单一电源使可变电阻式存储器动作变得困难，需要升压电路而造成了低成本化、小尺寸的阻碍。
【发明内容】
[0018]本发明的目的是提出一种可变电阻式存储器及其写入方法，以克服现有技术中的问题，从而获得高速化、低成本化、小尺寸的可变电阻式存储器。
[0019]本发明的技术方案为提供一种可变电阻式存储器，通过可逆性且非易失性可变阻抗元件来存储数据，包括:存储器阵列，其中在一对的位线间串联连接一对的晶体管与一对的可变阻抗元件，上述一对的可变阻抗元件之间连接共通源极线，上述一对的可变阻抗元件的极性是同一方向，上述一对的晶体管的栅极连接至共通的字线。
[0020]在一实施例中，上述一对的晶体管及上述一对的可变阻抗元件构成用以存储一数据的存储单元。上述存储单元的上述一对的可变阻抗元件具有互补的状态。可变阻抗元件是通过被施加的电压而设定至高阻抗状态(SET)或低阻抗状态(RESET)。通过将施加于上述共通源极线及上述一对的位线的电压反转，使上述存储单元存储互补的状态。可变阻抗元件的极性是通过使电流流过上述可变阻抗元件的成形步骤来决定。上述可变电阻式存储器还包括:列选择元件，根据地址信息来选择列；行选择元件，根据地址信息来选择行；以及写入元件，进行数据的写入，其中上述写入元件将因应写入数据的电压施加于上述列选择元件及上述行选择元件所选择的存储单元的位线及共通源极线。上述可变电阻式存储器还包括:列选择元件，根据地址信息来选择列；行选择元件，根据地址信息来选择行；以及读出元件,进行数据的读出，其中上述读出元件将既定的电压施加于上述列选择元 件及上述行选择元件所选择的存储单元的位线及共通源极线。
[0021]本发明还提供一种可变电阻式存储器的写入方法，包括:准备存储器阵列，包括多个存储单元，每个上述存储单元中，在一对的位线间串联连接一对的晶体管与一对的可变阻抗元件，上述一对的可变阻抗元件之间连接共通源极线，上述一对的可变阻抗元件的极性是同一方向，上述一对的晶体管的栅极连接至共通的字线；根据地址信息选择上述存储单元；施加既定的偏压至被选择的存储单元的上述一对的位线及上述共通源极线；施加既定的偏压至被选择的存储单元的字线；以及将互补的状态同时写入上述存储单元的上述一对的可变阻抗元件。上述一对的可变阻抗元件同时被设定为SET及RESET。
[0022]根据本发明，比起现有技术，能够将互补的状态同时写入一对的可变阻抗元件，因此比起现有技术能够提升存取速度。另外，写入所需要的偏压电压可变小，因此不一定需要升压电路，可用单一电源使可变电阻式存储器动作，因此能够达成可变电阻式存储器的高度集成化、低成本化的目的。
【附图说明】
[0023]图1显示现有的可变电阻式存储器的阵列结构。
[0024]图2显示现有的高速存取用的可变电阻式存储器的阵列结构。
[0025]图3显示图2所示的存储单元的结构。
[0026]图4用来说明现有的存储单元的形成。
[0027]图5A?图用来说明现有的存储单元的数据写入动作。
[0028]图6显示本发明实施例的可变电阻式存储器的结构。
[0029]图7显示本发明实施例的可变电阻式存储器的阵列的结构。
[0030]图8显示图7所示的存储单元的结构。
[0031]图9A、图9B用来说明本发明的存储单元的形成。
[0032]图1OA?图1OD用来说明本发明的存储单元的数据写入动作。
[0033]图11A、图1lB显示本发明实施例的存储单元的其他结构例。
[0034]图12A、图12B显示写入本实施例的可变电阻式存储器时的各部位的电压波形。
[0035]图13A、图13B显示本发明实施例的存储单元的其他结构例。
[0036]主要元件符号说明:
[0037]100?可变电阻式存储器；
[0038]110?存储器阵列；
[0039]120?输出入缓冲器；
[0040]130?地址暂存器；
[0041]140?数据暂存器；
[0042]150?控制器；
[0043]160?字线选择电路；
[0044]170?行选择电路；
[0045]180?感测电路；
[0046]190?电压产生电路；
[0047]BL、BL1、BL2、BL3、…BLm、BLb ?位线;
[0048]BSL?共通源极线；
[0049]CU、Mll、M12、Mln、M21、M22、M2n、Mml、Mm2、Mmn ?存储单元；
[0050]N?节点；
[0051 ]Rl、R2?可变阻抗元件；
[0052]SL1、SL2、SL3、...SLn ?源极线；
[0053]T1、T2?晶体管；
[0054]WL、WL1、WL2、WL3、…WLn ?字线。
【具体实施方式】
[0055]接着，参照图式详细说明本发明的实施型态。在图式中为了容易了解而强调各部位，但必须留意图式与实际的装置尺寸不同。
[0056]图6显示本发明实施例的可变电阻式存储器的全体结构的方块图。本实施例的可变电阻式存储器100包括:存储器阵列110，由配置成行列状的多个存储单元所形成；输出入缓冲器120，连接至外部输出入端子I/O并保持输出入数据；地址暂存器130，接收来自输出入缓冲器120的地址数据；数据暂存器140，保持输出入的数据；控制器150，根据来自输出入缓冲器120的指令数据来控制各部；字线选择电路160，接收来自地址暂存器130的列地址信息Ax，将列地址信息Ax解码并根据解码的结果来进行字线的选择及驱动等；行选择电路170，接收来自地址暂存器130的行地址信息Ay，将行地址信息Ay解码并根据解码的结果来进行位线的选择及驱动；感测电路180，检测行选择电路170所选择的存储单元中所读出的信号，保持要写入被选择的存储单元的写入数据；电压产生电路190，产生数据读出或写入所必须的电压，并将这些电压供给至字线选择电路160及行选择电路170。
[0057]本实施例的可变电阻式存储器100包括存储器阵列110，用与现有技术中不同的存储单元的结构来存储互补的状态。图7显示本实施例的存储器阵列的一部分，图8显示本实施例的I个存储单元。本实施例的存储单元CU具有存取用晶体管Tl与可变阻抗元件Rl串联连接于位线BL与共通源极线BSL之间，存取用晶体管T2与可变阻抗元件R2串联连接于共通源极线BSL与位线BLb与之间。可变阻抗元件Rl、R2其极性朝相同方向连接，连接于可变阻抗元件Rl及可变阻抗元件R2之间的节点N会连接到共通源极线BSL。
[0058]本实施例的存储单元CU是可变阻抗元件Rl、R2的极性排列于相同方向，从共通源极线BSL来看的可变阻抗元件Rl、R2的极性方向则相反。相对于此，在图3所示的背对背连接的存储单元中，从共通源极线BSL来看的可变阻抗元件R1、R2的极性方向相同。因此，在本实施例的存储单元CU中，施加高电压VH于共通源极线BSL，施加低电压VL于位线BL、BLb时，或者是施加低电压VL于共通源极线BSL，施加高电压VH于位线BL、BLb时，可将一个可变阻抗元件设定为SET，同时将另一个可变阻抗元件设定为RESET。
[0059]接着，说明本实施例的存储单元的形成。图9A显示可变阻抗元件Rl的形成，图9B显示可变阻抗元件R2的形成。如图9A)所示，形成可变阻抗元件Rl时，例如对位线BL施加3.8V，对共通源极线BSL施加0V，对位线BLb施加0V，对字线WL施加5V。借此，可变阻抗元件Rl流过从位线BL朝向共通源极线BSL的电流，可变阻抗元件Rl为高阻抗状态，也就是被设定为SET。此时，共通源极线BSL与位线BLb之间不产生电位差，因此可变阻抗元件R2没有电流流过。
[0060]接着，进行可变阻抗元件R2的形成。如图9B所示，对位线BL施加3.8V，对共通源极线BSL施加3.8V,对位线BLb施加0V，对字线WL施加5V。借此，可变阻抗元件R2流过从共通源极线BSL朝向位线BL的电流，可变阻抗元件R2为高阻抗状态，也就是被设定为SET。此时，位线BLb与共通源极线BSL之间不产生电位差，因此可变阻抗元件Rl没有电流流过。成形所需要的电压会使用比写入可变阻抗元件Rl、R2的可变电压(设定为SET、RESET时的偏压)稍大的值。施加于字线WL的电压只要有能将晶体管Tl、T2导通的足够的大小即可。需留意的是在此所示的电压只是例示，也可以是上述以外的电压值。成形是在工厂出货前所进行的程序，因此即使需要使用比可变电阻式存储器所使用的单一电源更高的电压，也不需要设置升压电路于可变电阻式存储器。
[0061]接着，参照图1OA和图1OB说明本实施例的存储单元的基本写入动作。要设定可变阻抗元件Rl为RESET，如图1OA所示，对位线BL施加0V，对共通源极线BSL施加2V，对位线BLb施加2V，对字线WL施加4V。借此可变阻抗元件Rl流过从共通源极线BSL朝向位线BL的电流，可变阻抗元件Rl为低阻抗状态，也就是被设定为RESET。
[0062]如果将可变阻抗元件Rl被设定为RESET且可变阻抗元件R2被设定为SET时称为数据“0”，要从数据“O”改写为数据“1”，会通过施加如图1OB所示的偏压电压来进行。也就是说，对位线BL施加2V，对位线BLb施加2V，对共通源极线BSL施加0V，对字线WL施加4V。可变阻抗元件Rl流过从位线BL朝向共通源极线BSL的电流，可变阻抗元件Rl被设定为RESET，而可变阻抗元件R2流过从位线BLb朝向共通源极线BSL的电流，可变阻抗元件R 2被设定为RESET。
[0063]当从数据“I”改写为数据“O”时，会通过施加如图1OC所示的偏压电压来进行。也就是说，对位线BL施加0V，对位线BLb施加0V，对共通源极线BSL施加2V，对字线WL施加4V。
[0064]图1OD显示写入数据“O”、数据“I”的情况下的偏压条件的表。通过反转位线BL、BLb的电压、共通源极线BSL的电压，能够简单地进行数据“O”或数据“I”的写入。
[0065]如此一来，在本实施例的存储单元中，仅施加I次理想的偏压至位线BL、BLb、共通源极线BSL，就能够同时将可变阻抗元件R1、R2设定为SET、RESET，因此能够容易地在短时间内进行对互补的存储单元的数据写入。
[0066]形成可变阻抗元件Rl、R2时的极性如图1lA所示，可以与图8相反。在这个情况下，写入数据至图8的存储单元时的偏压条件反转，成为如图1lB所示的偏压条件。
[0067]接着，说明本实施例的可变电阻式存储器的存储单元的读出动作。控制器150回应输入至外部端子的信号等而开始读出动作，控制各部的动作。地址暂存器130从输出入缓冲器120接收到地址数据，将列地址Ax提供至字线选择电路160，将行地址Ay提供至行选择电路170。电压产生电路190根据来自控制器150的指示而将用于读出所需要电压供给至字线选择电路160或感测电路180等。
[0068]感测电路180将根据行选择电路170的解码结果而选择的存储单元的共通源极线BSL预充至例如2.0V。接着，感测电路180施加1.8V至选择的存储单元的位线BL、BLb。若使共通源极线BSL与位线BL、BLb之间的电位差过大的话，会造成大电流流过可变阻抗元件。因此，例如0.2V左右的小的差值是较好的选择，但另一方面，也必须是能够被感测电路180检测出差动信号的大小。接着，字线选择电路160施加读出电压(例如3V)至根据列地址Ax而选择的字线WL。
[0069]如图1OB所示，当可变阻抗元件Rl处于SET，可变阻抗元件R2处于RESET时，晶体管Tl不导通，晶体管T2导通。因此，位线BL不流过电流，其电位没有变化，但位线BLb流过来自共通源极线BSL的电流，其电位变化。感测电路180根据位线BL及BLb之间的电位差或者是电流差而感测出数据“O”。
[0070]如图1OC所示，当可变阻抗元件Rl处于RESET，可变阻抗元件R2处于SET时，晶体管Tl导通，晶体管T2不导通。因此，位线BLb不流过电流，其电位没有变化，但位线BL流过来自共通源极线BSL的电流，其电位变化。感测电路180根据位线BL及BLb之间的电位差或者是电流差而感测出数据“I”。由感测电路180所感测的数据透过数据暂存器140、输出入缓冲器120而输出外部。
[0071]接着，说明对存储单元的写入。控制器150回应输入至外部端子的信号等而开始写入动作，控制各部的动作。输出入缓冲器120所接收到列地址Ax提供至字线选择电路160，行地址Ay提供至行选择电路170。写入数据透过数据暂存器140被感测电路180所保持。电压产生电路190根据来自控制器150的指示而将用于写入所需要电压供给至字线选择电路160或感测电路180等。
[0072]感测电路180将对应到数据“O”或“I”的电压供给至根据行选择电路170的解码结果而选择的存储单元的位线BL、BLb、共通源极线BSL。
[0073]写入数据“I”时，例如施加2.6V至位线BL、BLb，施加OV至共通源极线BSL。接着，字线选择电路160将写入电压(例如4V)施加于根据列地址Ax而选择的字线WL。借此，在位线BL及共通源极线BSL之间施加了使可变阻抗元件Rl成为RESET状态的偏压，在共通源极线BSL及位线BLb之间施加了使可变阻抗元件R2成为SET状态的偏压。另一方面，写入数据“O”时，例如施加OV至位线BL、BLb，施加2.6V至共通源极线BSL。借此，可变阻抗元件Rl被设定为SET，可变阻抗元件R2被设定为RESET。图12A和图12B显示写入数据“I”、“O”时的各部位的电压波形的时序。
[0074]图13A和图13B显示本实施例的存储单元的其他结构的例子。上述的例子中，可变阻抗元件Rl、R2连接至共通源极线BSL，然后晶体管Tl、T2再串联连接，但如图13A、图13B所示也可以是晶体管T1、T2连接至共通源极线BSL，再使极性方向相同地将可变阻抗元件R1、R2串联连接。
[0075]以上虽详述了本发明的实施例，但本发明并不限定于特定的实施型态，只要符合权利要求所记载的发明要旨，本发明包括各种变形及变更。
【主权项】
1.一种可变电阻式存储器，通过可逆性且非易失性可变阻抗元件来存储数据，其特征在于，包括: 存储器阵列，其中在一对的位线间串联连接一对的晶体管与一对的可变阻抗元件，所述一对的可变阻抗元件之间连接共通源极线，所述一对的可变阻抗元件的极性是同一方向，所述一对的晶体管的栅极连接至共通的字线。2.如权利要求1所述的可变电阻式存储器，其特征在于，所述一对的晶体管及所述一对的可变阻抗元件构成用以存储一数据的存储单元。3.如权利要求2所述的可变电阻式存储器，其特征在于，所述存储单元的所述一对的可变阻抗元件具有互补的状态。4.如权利要求1至3任一项所述的可变电阻式存储器，其特征在于，可变阻抗元件是通过被施加的电压而设定至高阻抗状态或低阻抗状态。5.如权利要求1所述的可变电阻式存储器，其特征在于，通过将施加于所述共通源极线及所述一对的位线的电压反转，使所述存储单元存储互补的状态。6.如权利要求1所述的可变电阻式存储器，其特征在于，可变阻抗元件的极性是通过使电流流过所述可变阻抗元件的成形步骤来决定。7.如权利要求1所述的可变电阻式存储器，其特征在于，所述可变电阻式存储器还包括: 列选择元件，根据地址信息来选择列； 行选择元件，根据地址信息来选择行；以及 写入元件，进行数据的写入； 其中所述写入元件将因应写入数据的电压施加于所述列选择元件及所述行选择元件所选择的存储单元的位线及共通源极线。8.如权利要求1所述的可变电阻式存储器，其特征在于，所述可变电阻式存储器还包括: 列选择元件，根据地址信息来选择列； 行选择元件，根据地址信息来选择行；以及 读出元件，进行数据的读出； 其中所述读出元件将既定的电压施加于所述列选择元件及所述行选择元件所选择的存储单元的位线及共通源极线。9.一种可变电阻式存储器的写入方法，其特征在于，包括: 准备存储器阵列，包括多个存储单元，每个所述存储单元中，在一对的位线间串联连接一对的晶体管与一对的可变阻抗元件，所述一对的可变阻抗元件之间连接共通源极线，所述一对的可变阻抗元件的极性是同一方向，所述一对的晶体管的栅极连接至共通的字线；根据地址信息选择所述存储单元； 施加既定的偏压至被选择的存储单元的所述一对的位线及所述共通源极线； 施加既定的偏压至被选择的存储单元的字线；以及 将互补的状态同时写入所述存储单元的所述一对的可变阻抗元件。10.如权利要求9所述的可变电阻式存储器的写入方法，其特征在于，所述一对的可变阻抗元件同时被设定为高阻抗状态及低阻抗状态。
【专利摘要】本发明提供一种可变电阻式存储器及其写入方法，该可变电阻式存储器包括存储互补状态的存储单元结构的存储器阵列。存储单元CU中，位线BL及共通源极线BSL之间串联连接存取用晶体管T1及可变阻抗元件R1，共通源极线BSL及位线BLb之间串联连接存取用晶体管T2及可变阻抗元件R2。可变阻抗元件R1、R2是使极性朝向相同方向的方式串联连接，可变阻抗元件R1及可变阻抗元件R2之间的连接节点N连接到共通源极线BSL。通过本发明能够获得高度集成化、低成本化、小尺寸的可变电阻式存储器。
【IPC分类】G11C13/00
【公开号】CN104900261
【申请号】CN201410603605
【发明人】水藤克年
【申请人】华邦电子股份有限公司
【公开日】2015年9月9日
【申请日】2014年10月31日
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