存储器及其驱动电路的制作方法
存储器及其驱动电路的制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，特别涉及一种存储器及其驱动电路。
【背景技术】
[0002]在信息时代，信息存储是信息技术中最重要的技术内容之一。DRAM、EEPR0M、快闪存储器等存储器得到越来越广泛的应用。
[0003]为了实现信息的访问，比如对信息进行读取操作或编程操作，存储器需要在不同的电平之间转换以获得所需的操作电压:比如，在存储器的不同操作模式里，存储器的驱动电路需要对目标存储单元提供不同的访问电压至位线及字线，比如，在读取操作中，驱动电路需要对被选中的位线加载2V左右的读取电压，而在编程操作中，驱动电路需要对被选中的位线加载1V的编程电压以选中位线。存储器的驱动电路包括电平移位单元，通过该电平移位单元，目标存储单元的字线和位线可获取所需的操作电压。
[0004]如图1所示的一种存储器的驱动电路I，包括:电平移位单元10、11、"^ln-Uln,以及电平移位单元20、21、...、2n-l、2n。
[0005]在驱动电路I中，各电平移位单元根据指令电平对所连接的字线(Word Line,WL)或位线(Bit Line, BL)加载操作电压，所述操作电压也即访问电平。参考图1，电平移位单元10、11、…、ln-l、ln依次连接至字线WL0、WL1、…、WLn-1、WLn，电平移位单元20、21、…、2n-l、2n 依次连接至位线 BLl、BL2、...、BLn-1、BLn。
[0006]以电平移位单元10为例，结合图2，电平移位单元10包括:PM0S管Pl及P2、NM0S管NI及N2 ;其中，
[0007]NMOS管NI的栅极连接至高电平信号VDD (可视为电源电压)，NMOS管N2的栅极连接至指令电平Vcoding。
[0008]NMOS管NI的源极连接至指令电平Vcoding，漏极连接PMOS管Pl的漏极和PMOS管P2的栅极，PMOS管Pl的源极连接至访问电平。
[0009]NMOS管N2的源极接地，漏极连接PMOS管P2的漏极和PMOS管Pl的栅极，PMOS管P2的源极连接至访问电平。
[0010]继续参考图2，高电平信号VDD持续为高电平状态，在指令电平Vcoding为低电平O时，NMOS管NI导通，NMOS管N2关断；节点Vll为低电平，节点V12为高电平，此时，电平移位单元10通过节点V12对所连接的字线WLO加载此时的访问电平，以对目标存储单元进行对应访问操作。
[0011]在指令电平Vcoding转为高电平I时，NMOS管NI关断，NMOS管N2导通，此时，由于，节点Vll仍保持为低电平、节点Vl2仍保持高电平，NMOS管N2和PMOS管P2处于正在导通的状态并流过贯穿电流，以对节点V12进行放电。当节点12为低电平时，PMOS管Pl导通，并产生贯穿电流，以对节点Vll进行充电。而在指令电平Vcoding从高电平I转为低电平O时的情况也是类似的，是对节点V12进行充电及对节点Vll进行放电的过程。
[0012]通常情况下，上述晶体管通过电流驱动对所述存储阵列的字线和位线进行充电。但是，上述晶体管的衬底面积很大，且具有较大的寄生负载，因而，现有技术的驱动电路里，所述节点(VI1、V12)的充放电过程容易受所述寄生负载及电力供应水平的影响，特别是晶体管处于边界条件(如存储器存储阵列的密度变高、电源电压较小的情况)，晶体管的驱动能力会相应减弱，引起驱动电路工作状态不佳，驱动电路无法为对应位线和字线提供准确的操作电压。
【发明内容】
[0013]本发明技术方案所解决的技术问题为，如何提高存储器驱动电路的驱动能力。
[0014]为了解决上述技术问题，本发明技术方案提供了一种存储器的驱动电路，包括:电平移位单元及衬底偏置单元；
[0015]所述电平移位单元包括适于输入访问电平的第一节点、适于输入衬底偏置电平的第二节点及适于输出驱动电平的第三节点，所述第三节点连接至所述存储器中的字线或位线.
[0016]所述衬底偏置单元适于提供所述衬底偏置电平，所述衬底偏置电平小于所述访问电平。
[0017]可选的，所述访问电平为编程电平或读取电平时有效。
[0018]可选的，所述衬底偏置电平与访问电平的差值范围为0.6V?0.8V。
[0019]可选的，所述电平移位单元包括:第一 PMOS管、第二 PMOS管、第一 NMOS管和第二NMOS 管；
[0020]所述第一 PMOS管和第二 PMOS管源极相连至所述第一节点，衬底相连至所述第二节点；所述第一NMOS管的栅极连接至一高压电平，其衬底与所述第二NMOS管的源极及衬底相连至地，所述第一 NMOS管的源极和第二 NMOS管的栅极相连至一可变电平，所述可变电平在所述访问电平有效时为低压电平；
[0021]所述第一 PMOS管的漏极及第一 NMOS管的漏极相连至所述第二 PMOS管的栅极，所述第二 PMOS管的漏极、第二 NMOS管的漏极及第一 PMOS管的栅极连接至所述第三节点。
[0022]可选的，所述衬底偏置单元包括:压降单元及泄放单元；
[0023]所述压降单元的一端适于连接所述访问电平以接收所述访问电平，另一端适于在所述访问电平有效时提供所述衬底偏置电平；
[0024]所述泄放单元适于在所述访问电平失效时实现所述衬底偏置电平的泄放。
[0025]可选的，所述压降单元包括:第三NMOS管；
[0026]所述第三NMOS管的漏极适于连接所述访问电平，源极适于提供所述衬底偏置电平，栅极连接至第一控制电平；所述第一控制电平在所述访问电平有效时为高电平。
[0027]可选的，所述泄放单元包括:第四NMOS管；
[0028]所述第四NMOS管的漏极连接至所述压降单元的衬底偏置电平提供端，源极至地，栅极连接至第二控制电平；所述第二控制电平在所述访问电平失效时为高电平。
[0029]可选的，所述泄放单元还包括:二极管连接的第五NMOS管；所述第四NMOS管的漏极通过所述第五NMOS管连接至所述衬底偏置电平提供端。
[0030]可选的，所述衬底偏置单元还包括:控制单元；
[0031]所述控制单元适于提供所述第一控制电平与第二控制电平，所述第二控制电平为第一控制电平的反相电平。
[0032]为了解决上述技术问题，本发明技术方案还提供了一种存储器，包括:存储阵列及如上所述的驱动电路；
[0033]所述存储阵列包括字线和位线，所述驱动电路适于根据所述访问电平在所述字线或位线上加载相应驱动电平。
[0034]可选的，所述电平移位单元有多个，包括第一类电平移位单元和第二类电平移位单元，所述第一类电平移位单元对应并通过其第三节点连接至一条字线，所述第二类电平移位单元对应并通过其第三节点连接至一条位线。
[0035]本发明技术方案的有益效果至少包括:
[0036]通过增加衬底偏置单元，对本发明技术方案的晶体管提供不同的偏置电压(即对电平移位单元的第一节点加载访问电平，对其第二节点加载衬底偏置电平)；令所述衬底偏置电平小于所述访问电平，从而在第一节点和第二节点之间形成差分结势垒(Difference Junct1n Barrier) ?所述衬底偏置单元能够支持所述电平移位单元对对应字线或位线的充放电过程。考虑到充放电水平及上升时间与电平移位单元对应的字线或位线上的寄生电容及寄生电阻相关，本发明技术方案利用所述差分结势垒减小等效在字线或位线上的寄生电容及寄生电阻，使电平移位单元能够将所述访问电平较为准确地转移至对应位线和字线。
[0037]另外，由于电平移位单元的第一节点对应电平移位单元P型场效应晶体管的源极，而第二节点则对应P型场效应晶体管的衬底；本发明技术方案还提高了所述P型场效应晶体管在驱动过程中的驱动电流，因而可以在保持晶体管尺寸的前提下，提高晶体管的充放电速率，且不影响晶体管的泄漏路径。本发明技术方案可采用小尺寸的晶体管实现较高的驱动能力，满足小芯片面积的设计需求。本发明技术 方案也无须改变晶体管的饱和电流或阈值电压，可满足驱动电路充放电的速率要求，无须增加额外能耗，可应用于高密度存储器。
[0038]本发明技术方案对电平移位单元中P型场效应晶体管的源极和衬底提供了不同的充放电速度，能够在低电源电压和/或低温条件下，提高晶体管的充放电速度，进一步提高了驱动电路的驱动能力。
[0039]本发明技术方案为衬底偏置单元设计了与访问电平具有0.6V?0.8V电压差的低偏置电压差，该低偏置电压差使晶体管源极至衬底形成了衬底电流，所述衬底电流减小了源极至漏极的尖峰电流(Leakage Current),从而避免了晶体管的尖峰效应(LeakageEffect);衬底的低偏置电压也使晶体管结击穿电压(Junct1n Breakdown)处于安全操作范围。由于避免了尖峰效应，所述驱动电路在保证驱动能力的前提下，其晶体管尺寸较小且晶体管排布实现至较大密度值，因此，可适用于高密度存储阵列，其对应连接的存储阵列的字线和位线的加载密度很大，从而缩小存储器的芯片面积，提高了存储器的读取速率。
【附图说明】
[0040]图1为现有技术一种存储器的驱动电路的结构不意图；
[0041]图2为现有技术的一种电平移位单元的结构示意图；
[0042]图3为本发明技术方案提供的一种存储器的驱动电路的结构示意图；
[0043]图4为本发明技术方案提供的另一种存储器的驱动电路的结构示意图；
[0044]图5为现有技术驱动电路中PMOS晶体管导通时的内部电流分布示意图；
[0045]图6为本发明技术方案所提供的驱动电路中PMOS晶体管导通时的内部电流分布示意图；
[0046]图7为本发明技术方案提供的又一种存储器的驱动电路的结构示意图；
[0047]图8为本发明技术方案提供的再一种存储器的驱动电路的结构示意图；
[0048]图9为本发明技术方案提供的又一种存储器的驱动电路的结构示意图；
[0049]图10为本发明技术方案提供的一种存储器的结构示意图；
[0050]图11为本发明技术方案所提供存储器的排布结构示意图；
[0051]图12(1)为读取操作时存储器的一个PMOS晶体管源极所加载的源极电压、衬底所加载的衬底偏置电压的变化过程示意图；
[0052]图12(2)为读取操作时存储器的一个PMOS晶体管源极至漏极驱动电流的变化过程不意图；
[0053]图12(3)为读取操作时存储器的一个电平移位单元所连接字线或位线上充电电流的变化过程示意图；
[0054]图12(4)为读取操作时存储器的一个电平移位单元所连接字线或位线上所加载的驱动电平的变化过程示意图；
[0055]图13(1)为编程操作时存储器的一个PMOS晶体管源极所加载的源极电压、衬底所加载的衬底偏置电压的变化过程示意图；
[0056]图13(2)为编程操作时存储器的一个PMOS晶体管源极至漏极驱动电流的变化过程不意图；
[0057]图13(3)为编程操作时存储器的一个电平移位单元所连接字线或位线上充电电流的变化过程示意图；
[0058]图13(4)为编程操作时存储器的一个电平移位单元所连接字线或位线上所加载的驱动电平的变化过程示意图。
【具体实施方式】
[0059]为了使本发明的目的、特征和效果能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细说明。
[0060]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的方式来实施，因此本发明不受下面公开的具体实施例的限制。
[0061]如图3所述的一种存储器的驱动电路2，包括:电平移位单元200及衬底偏置单元201。
[0062]电平移位单元200包括适于输入访问电平Vv的第一节点202、适于输入衬底偏置电平Vb的第二节点203及适于输出驱动电平Vs的第三节点204，所述第三节点204连接至驱动电路2的外部器件205，在存储器结构中，所述外部器件205可以是存储阵列结构，所述第三节点204可以连接至所述存储阵列中的一条字线或一条位线。
[0063]衬底偏置单元201适于提供所述衬底偏置电平Vb，所述衬底偏置电平Vb小于所述访问电平W。所述访问电平为有效的、适于驱动所述外部器件205的电平。本申请所述访问电平，可指对存储阵列进行读取操作或编程操作时所加载的有效电平，即当所述访问电平为编程电平或读取电平时有效；对应一种存储器，可认为，所述编程电平的有效电平范围为1V?16V，所述读取电平的有效电平范围为1.5V?2.4V。当然，对于不同类型的存储器，上述编程电平的有效电平范围和读取电平的有效电平范围可以进行其他限定，本申请并不对上述有效电平的范围作限定。
[0064]另外，从衬底偏置电平Vb与所述访问电平Vv的差值关系上来看，衬底偏置电平Vb仅需小于所述访问电平Vv即可实现本申请技术方案的有益效果，但是根据工艺或设计需求，选择不同的晶体管去实现所述电平移位单元时，这个差值范围是不定的。本申请给出当使用高压晶体管(HV MOS Devices)实现所述驱动电路时，所述衬底偏置电平与访问电平的差值范围:对应于编程电平的有效电平范围为1V?16V，读取电平的有效电平范围为1.5V?2.4V，所述衬底偏置电平与访问电平的差值范围为0.6V?0.8V。
[0065]在驱动电路2的结构中，不同于将衬底偏置电平等同于访问电平的实现方式，本申请采用低衬底偏置电平，使电平移位单元200的第一节点与第二节点之间产生电势差，从而支持电平移位单元200对第三节点204的充放电过程，并减小等效在第三节点204上的寄生电容及寄生电阻，从而使电平移位单元200能够将访问电平Vv较为准确地转移至与第三节点204相连的外部器件205。
[0066]若采用衬底偏置电平等同于访问电平的实现方式，在电平移位单元200可能会产生第一节点202至第三节点204的尖峰电流(Leakage Current),从而引起尖峰效应(Leakage Effect);但在本申请提供的驱动电路2中，因第二节点203的电势低于第一节点202，因而可对第一节点202至第三节点204的电流进行分流，即在运行过程中会产生一路从第一节点202至第二节点203的一路电流，该电流具有减小第一节点202至第三节点204的电流的作用，从而避免尖峰效应的产生。
[0067]上述两个方面均可提高驱动电路2的驱动能力，因此，可采用小尺寸的晶体管形成电平移位单元200，因而本申请所提供的驱动电路2的芯片体积能够适应小尺寸存储器的应用需求。
[0068]基于上述，本申请还给出了如图4所示的另一种存储器的驱动电路3，其包括:电平移位单元300及衬底偏置单元201。
[0069]电平移位单元300与电平移位单元200的不同之处在于，还包括:第一 PMOS管311、第二 PMOS 管 312、第一 NMOS 管 321 和第二 NMOS 管 322。
[0070]第一 PMOS管311和第二 PMOS管312源极相连至所述第一节点202，衬底相连至所述第二节点203 ;第一 NMOS管321的栅极连接至高压电平VDD，高压电平Vdd可以视为电源电压；第一 NMOS管321的衬底与第二 NMOS管322的源极及衬底相连至地，所述第一 NMOS管321的源极和第二 NMOS管322的栅极相连至一可变电平Vc。可变电平Vc是改变所述电平移位单元300的控制电压:当该可变电平为低电压(电平“O”)时，所述访问电平有效，即控制所述驱动电路对存储阵列中的一个存储单元205 (目标存储单元)的字线或位线加载读取电平或编程电平；当该可变电平为高电压(电平“I”)时，所述第一节点202并非连接至所述访问电平Vv，或所述访问电平Vv有效但因可变电平为高电压而并未加载至所述驱动电路所连接的字线或位线上。
[0071]继续参考图4，第一 PMOS管311的漏极及第一 NMOS管321的漏极相连至所述第二PMOS管312的栅极，第二 PMOS管312的漏极、第二 NMOS管322的 漏极及第一 PMOS管311的栅极连接至第三节点204。
[0072]驱动电路3是驱动电路2的一种较为具体的实现结构，其给出了电平移位单元的一种具体结构，所述电平移位单元的晶体管(也即第一 PMOS管311、第二 PMOS管312、第一NMOS管321和第二 NMOS管322)均采用高压晶体管实现。
[0073]继续参考图4，在外界需对存储器进行访问(即对存储阵列中的一个存储单元205进行读取操作或编程操作)时，高电平信号Vdd持续为高电平状态，可变电平Vc则为电平0，第一 NMOS管321导通，第二 NMOS管322关断；此时，第一 NMOS管321的漏极节点为低电平，第三节点204为高电平(且该高电平为访问电平Vv);电平移位单元3通过第三节点204对所连接的字线或位线加载此时的访问电平Vv，以对目标存储单元205进行对应访问操作。
[0074]在可变电平Vc由电平O转为高电平I或持续处于高电平I时，外界已完成对存储器的存储单元205进行访问或外界没有对存储单元205进行访问，第一 NMOS管321关断，第二 NMOS管322导通，此时:
[0075]对于可变电平Vc由电平O转为高电平I的情况，由于在可变电平Vc为电平O时，第一 NMOS管321的漏极节点为低电平、第三节点204为高电平，起先第一 NMOS管321的漏极节点和第三节点204的电平状态并未改变，而第二 NMOS管322和第二 PMOS管312处于正在导通的状态并流过贯穿电流，以对第三节点204进行放电；
[0076]当第三节点204为低电平时，第一 PMOS管311导通，并产生贯穿电流，对第一 NMOS管321的漏极节点进行充电。最后，第一 NMOS管321的漏极节点为高电平(该高电平为此时第一节点202上的电平，该电平并非是有效的访问电平Vv)、第三节点204为低电平。
[0077]在可变电平Vc持续处于高电平I时，第一 NMOS管321的漏极节点持续为高电平，第三节点204持续为低电平。
[0078]而在可变电平Vc从高电平I转为低电平O时的情况也是类似的，是对第三节点204进行充电及对第一 NMOS管321的漏极节点进行放电的过程，最后，第一 NMOS管321的漏极节点为由高电平转为低电平、第三节点204由低电平转为高电平(且该高电平为访问电平Vv)。
[0079]在驱动电路3的结构中，具体将所述衬底偏置电平加载于所述第一 PMOS管311及第二 PMOS管312的衬底上，使所述PMOS管的源极电压和衬底电压之间产生电势差，从而支持电平移位单元300在进行访问操作时所进行的充放电过程；PM0S管的源极和衬底之间因电势差形成差分结势鱼(Difference Junct1n Barrier),所述差分结势鱼可减小等效在字线或位线上的寄生电容及寄生电阻，使电平移位单元300能够将有效访问电平准确地转移至对应位线和字线。
[0080]对比图2所述的电平移位电路10，并结合图5及图6，其中，图5为PMOS晶体管P2导通时的内部电流分布图，图6为第二 PMOS晶体管312导通时的内部电流分布图，可知:
[0081]图5中，加载于PMOS晶体管P2源极的访问电平为2.2V(即为读取电平)，加载于PMOS晶体管P2衬底的衬底偏置电平也为2.2V的访问电平。在导通时，PMOS晶体管P2产生了源极至漏极的尖峰电流(Leakage Current,也即大电流的冲击)1,尖峰电流的产生会造成尖峰效应(Leakage Effect)，容易达到晶体管的击穿电压，对存储器的其他器件造成大电流或大电压的瞬间冲击，会对存储器的器件造成损害。
[0082]反观图6，在同样的条件下，即加载于第二 PMOS晶体管312源极的访问电平Vv也为2.2V，而加载于第二 PMOS晶体管312衬底的衬底偏置电平Vb则为1.4V，此时衬底偏置电平与访问电平的差值范围为0.8V。参考图6可知，第二 PMOS晶体管312导通时的内部电流包括源极至漏极的电流Il及源极至衬底的电流12，电流12实际对源极至漏极的电流进行了分流，因而避免产生源极至漏极的尖峰电流。
[0083]本申请还给出了如图7所示的另一种存储器的驱动电路4，其包括:电平移位单元300及衬底偏置单元301。
[0084]不同于驱动电路3，在驱动电路4里，衬底偏置单元301包括:压降单元302及泄放单元303 ；
[0085]压降单元302的一端适于连接所述访问电平Vv以接收所述访问电平Vv，另一端适于在所述访问电平Vv有效时提供所述衬底偏置电平Vb ；
[0086]泄放单元303适于在所述访问电平Vv失效时实现所述衬底偏置电平Vb的泄放。
[0087]在本申请中，可以用如图7所示的第三NMOS管实现所述压降单元302的功能，其中，第三NMOS管的漏极适于连接所述访问电平Vv，源极连接至所述第二节点203且适于提供所述衬底偏置电平Vb，栅极连接至第一控制电平Va。
[0088]继续参考图7，可用第四NMOS管实现所述泄放单元303的功能，其中，所述第四NMOS管的漏极连接至所述第三NMOS管的源极，第四NMOS管的源极连接至地，栅极连接至第二控制电平Vc2。
[0089]所述第一控制电平Va和第二控制电平Vc2可适于控制衬底偏置电平Vb的生成与泄放:
[0090]当加载于第一节点202上的电平并非为读取电平或编程电平时，所述访问电平当然失效(即无法执行目标存储单元的读取操作或编程操作)，此时，第一控制电平Va为低电平0，使所述第三NMOS管无法导通而输出所述衬底偏置电平Vb ;而第二控制电平\2可为高电平1，第二控制电平Vc2使第四NMOS管导通而实现前一时刻在第三NMOS管源极积聚的高电平的泄放。
[0091]当加载于第一节点202上的电平为读取电平或编程电平，所述访问电平是有效的，此时，第一控制电平VaS高电平1，使所述第三NMOS管导通而输出所述衬底偏置电平Vb ;而第二控制电平Vc2则可为低电平0，第二控制电平Vc2使第四NMOS管关断而实现第三NMOS管源极电平的积聚。
[0092]基于上述限定，第一控制电平Va在所述访问电平有效时为高电平1，在所述访问电平失效时为低电平O;所述第二控制电平Vc2在所述访问电平失效时为高电平1，在所述访问电平有效时为低电平O。
[0093]上述在驱动电路4工作过程可以参考驱动电路3，但区别是:驱动电路4通过第一控制电平Va和第二控制电平Nc2的电平变化实现了有关衬底偏置电平Vb的形成与泄放。
[0094]一种如图8所示的驱动电路5，不同于驱动电路4，其还包括:控制单元304。控制单元304适于根据所述访问电平Vv的有效性，产生并输出所述第一控制电平Va与第二控制电平Vc2。
[0095]在驱动电路5中，控制单元304在访问电平Vv有效期间，输出串行的第一控制序列和串行的第二控制序列。第一控制电平Va是第一控制序列根据时序关系加载在所述第三NMOS晶体管的栅极的电平；在所述存储单元205为目标存储单元时，第一控制电平Va是高电平1，否则第一控制电平Va是低电平O。而第二控制电平Vk是第二控制序列根据时序关系加载在所述第四NMOS晶体管的栅极的电平；在所述存储单元205为目标存储单元时，第二控制电平\2是低电平O，否则第二控制电平\2是高电平I。
[0096]在另一则实施例中，控制单元304可以集成于所述衬底偏置单元301。
[0097]本申请还提供一种驱动电路6，如图9所示，其包括:电平移位单元300及衬底偏置单元401。
[0098]所述衬底偏置单元401包括压降单元402、泄放单元(403、404)及控制单元405,所述压降单元402仍使用第三NMOS管实现，不同于衬底偏置单元301，泄放单元包括:第四NMOS管403及第五NMOS管404 ;控制单元405集成于衬底偏置单元401。
[0099]继续参考图9，第五NMOS管404呈二极管连接，所述第四NMOS管403的漏极通过所述第五NMOS管404连接至所述第三NMOS管的源极。第五NMOS管40 4能够加强衬底偏置电平Vb的泄放，提高泄放单元403的泄放能力。
[0100]基于上述驱动电路，本实施例还提供一种存储器，如图10所示，包括:
[0101]存储阵列及驱动电路；
[0102]其中，所述驱动电路可采用驱动电路2至6任一种实现形式。
[0103]所述存储阵列包括字线WL0、WL1、...、WLn-l、WLn，以及位线BL1、BL2、…、BLn-1、BLn,所述驱动电路适于根据所述访问电平Vv在所述字线或位线上加载相应驱动电平，一般将所加载的驱动电平等效于访问电平Vv。
[0104]在如图10所示的存储器中，驱动电路的电平移位单元有多个，包括:第一类电平移位单元10’、11’、…、ln-l’、ln’和第二类电平移位单元20’、21’、…、2η_1’、2η’。所述第一类电平移位单元对应并通过其第三节点连接至一条字线，比如，电平移位单元10’的第三节点连接至字线WLO ;所述第二类电平移位单元对应并通过其第三节点连接至一条位线，比如，电平移位单元20’的第三节点连接至位线BLO。
[0105]当所述驱动电路的晶体管均采用高压晶体管实现时，所述存储器的排布结构图可参考图11。从图11可知，存储器的排布密度得到了提升。
[0106]基于如图11所示的存储器及驱动电路，图12(1)至图12(4)分别给出了当访问电平Vv有效且访问电平Vv为读取电平时，同一时间轴上，电平移位单元中第二 PMOS晶体管的源极所加载的源极电压、衬底所加载的衬底偏置电压、该PMOS晶体管源极至漏极驱动电流、该电平移位单元所连接目标存储单元的字线或位线的充电电流及其充电电平的变化过程示意图。其中，虚线为相同条件下，图1及图2所示存储器及电平移位单元中，PMOS管Ρ2的相关参数的变化过程(现有技术中PMOS晶体管Ρ2的源极所加载的源极电压与其衬底所加载的衬底偏置电压相等，即衬底所加载的衬底偏置电压为同晶体管的源极电压)，而实线则为如图11所示的存储器及驱动电路6中相应参数的变化过程。
[0107]从图12(1)至图12(4)可知本申请与现有技术的存储器在进行读取操作时的仿真结果:
[0108]基于图12(2)的电流极点pi及ρ2，本申请第二 PMOS晶体管在导通时，源极至漏极驱动电流的驱动能力明显大于现有技术的PMOS晶体管Ρ2。
[0109]基于图12(3)的电流极点p3及p4，本申请在读取操作时，对第二 PMOS晶体管所连接的字线或位线进行充电时，对字线或位线的驱动能力也明显大于现有技术。
[0110]从图12(4)中还可知，基于上述驱动能力的提升，本申请存储器在读取操作时，力口载目标存储单元字线或位线驱动电平的速率也同时提高了。上述结论可直接通过比较电平极点P5及电平极点P6在时间轴上的前后顺序得到。
[0111]图13⑴至图13(4)分别给出了当访问电平Vv有效且访问电平Vv为编程电平时，同一时间轴上，电平移位单元中第二 PMOS晶体管的源极所加载的源极电压、衬底所加载的衬底偏置电压、该PMOS晶体管源极至漏极驱动电流、该电平移位单元所连接目标存储单元的字线或位线的充电电流及其充电电平的变化过程示意图。其中，虚线为相同条件下，图1及图2所示存储器及电平移位单元中，PMOS管P2的相关参数的变化过程而实线则为如图11所示的存储器及驱动电路6中相应参数的变化过程。
[0112]本申请存储器进行编程操作时，所述驱动电流、充电电流的驱动能力同样大大提升:这可通过比较电流极点pl’和电流极点Ρ2’、电流极点ρ3’和电流极点ρ4’在时间轴上的前后顺序得到；从而使目标存储单元字线或位线所驱动电平的加载速率得到显著提升。
[0113]本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【主权项】
1.一种存储器的驱动电路，其特征在于，包括:电平移位单元及衬底偏置单元；所述电平移位单元包括适于输入访问电平的第一节点、适于输入衬底偏置电平的第二节点及适于输出驱动电平的第三节点，所述第三节点连接至所述存储器中的字线或位线；所述衬底偏置单元适于提供所述衬底偏置电平，所述衬底偏置电平小于所述访问电平。2.如权利要求1所述的存储器的驱动电路，其特征在于，所述访问电平为编程电平或读取电平时有效。3.如权利要求1所述的存储器的驱动电路，其特征在于，所述衬底偏置电平与访问电平的差值范围为0.6V?0.8V。4.如权利要求1所述的存储器的驱动电路，其特征在于，所述电平移位单元包括:第一PMOS管、第二 PMOS管、第一 NMOS管和第二 NMOS管； 所述第一 PMOS管和第二 PMOS管源极相连至所述第一节点，衬底相连至所述第二节点；所述第一 NMOS管的栅极连接至一高压电平，其衬底与所述第二 NMOS管的源极及衬底相连至地，所述第一 NMOS管的源极和第二 NMOS管的栅极相连至一可变电平，所述可变电平在所述访问电平有效时为低压电平； 所述第一 PMOS管的漏极及第一 NMOS管的漏极相连至所述第二 PMOS管的栅极，所述第二 PMOS管的漏极、第二 NMOS管的漏极及第一 PMOS管的栅极连接至所述第三节点。5.如权利要求1所述的存储器的驱动电路，其特征在于，所述衬底偏置单元包括:压降单元及泄放单元； 所述压降单元的一端适于连接所述访问电平以接收所述访问电平，另一端适于在所述访问电平有效时提供所述衬底偏置电平； 所述泄放单元适于在所述访问电平失效时实现所述衬底偏置电平的泄放。6.如权利要求5所述的存储器的驱动电路，其特征在于，所述压降单元包括:第三NMOS管； 所述第三NMOS管的漏极适于连接所述访问电平，源极适于提供所述衬底偏置电平，栅极连接至第一控制电平；所述第一控制电平在所述访问电平有效时为高电平。7.如权利要求5所述的存储器的驱动电路，其特征在于，所述泄放单元包括:第四NMOS管； 所述第四NMOS管的漏极连接至所述压降单元的衬底偏置电平提供端，源极至地，栅极连接至第二控制电平；所述第二控制电平在所述访问电平失效时为高电平。8.如权利要求7所述的存储器的驱动电路，其特征在于，所述泄放单元还包括:二极管连接的第五NMOS管；所述第四匪OS管的漏极通过所述第五NMOS管连接至所述衬底偏置电平提供端。9.如权利要求5所述的存储器的驱动电路，其特征在于，所述衬底偏置单元还包括:控制单元； 所述控制单元适于提供所述第一控制电平与第二控制电平，所述第二控制电平为第一控制电平的反相电平。10.一种存储器，其特征在于，包括:存储阵列及如权利要求1至9任一项所述的驱动电路； 所述存储阵列包括字线和位线，所述驱动电路适于根据所述访问电平在所述字线或位线上加载相应驱动电平。11.如权利要求10所述的存储器，其特征在于，所述电平移位单元有多个，包括第一类电平移位单元和第二类电平移位单元，所述第一类电平移位单元对应并通过其第三节点连接至一条字线，所述第二类电平移位单元对应并通过其第三节点连接至一条位线。
【专利摘要】本发明涉及一种存储器及其驱动电路。所述驱动电路包括电平移位单元及衬底偏置单元；所述电平移位单元包括适于输入访问电平的第一节点、适于输入衬底偏置电平的第二节点及适于输出驱动电平的第三节点，所述第三节点连接至所述存储器中的字线或位线；所述衬底偏置单元适于提供所述衬底偏置电平，所述衬底偏置电平小于所述访问电平。所述存储器包括所述驱动电路及存储阵列。本发明能够提高存储器驱动电路的驱动能力。
【IPC分类】G11C16/06
【公开号】CN104900263
【申请号】CN201410076847
【发明人】權彞振, 倪昊, 郑大燮, 金凤吉
【申请人】中芯国际集成电路制造(上海)有限公司, 中芯国际集成电路制造(北京)有限公司
【公开日】2015年9月9日
【申请日】2014年3月4日
【技术领域】
[0001]本发明涉及半导体技术领域，特别涉及一种存储器及其驱动电路。
【背景技术】
[0002]在信息时代，信息存储是信息技术中最重要的技术内容之一。DRAM、EEPR0M、快闪存储器等存储器得到越来越广泛的应用。
[0003]为了实现信息的访问，比如对信息进行读取操作或编程操作，存储器需要在不同的电平之间转换以获得所需的操作电压:比如，在存储器的不同操作模式里，存储器的驱动电路需要对目标存储单元提供不同的访问电压至位线及字线，比如，在读取操作中，驱动电路需要对被选中的位线加载2V左右的读取电压，而在编程操作中，驱动电路需要对被选中的位线加载1V的编程电压以选中位线。存储器的驱动电路包括电平移位单元，通过该电平移位单元，目标存储单元的字线和位线可获取所需的操作电压。
[0004]如图1所示的一种存储器的驱动电路I，包括:电平移位单元10、11、"^ln-Uln,以及电平移位单元20、21、...、2n-l、2n。
[0005]在驱动电路I中，各电平移位单元根据指令电平对所连接的字线(Word Line,WL)或位线(Bit Line, BL)加载操作电压，所述操作电压也即访问电平。参考图1，电平移位单元10、11、…、ln-l、ln依次连接至字线WL0、WL1、…、WLn-1、WLn，电平移位单元20、21、…、2n-l、2n 依次连接至位线 BLl、BL2、...、BLn-1、BLn。
[0006]以电平移位单元10为例，结合图2，电平移位单元10包括:PM0S管Pl及P2、NM0S管NI及N2 ;其中，
[0007]NMOS管NI的栅极连接至高电平信号VDD (可视为电源电压)，NMOS管N2的栅极连接至指令电平Vcoding。
[0008]NMOS管NI的源极连接至指令电平Vcoding，漏极连接PMOS管Pl的漏极和PMOS管P2的栅极，PMOS管Pl的源极连接至访问电平。
[0009]NMOS管N2的源极接地，漏极连接PMOS管P2的漏极和PMOS管Pl的栅极，PMOS管P2的源极连接至访问电平。
[0010]继续参考图2，高电平信号VDD持续为高电平状态，在指令电平Vcoding为低电平O时，NMOS管NI导通，NMOS管N2关断；节点Vll为低电平，节点V12为高电平，此时，电平移位单元10通过节点V12对所连接的字线WLO加载此时的访问电平，以对目标存储单元进行对应访问操作。
[0011]在指令电平Vcoding转为高电平I时，NMOS管NI关断，NMOS管N2导通，此时，由于，节点Vll仍保持为低电平、节点Vl2仍保持高电平，NMOS管N2和PMOS管P2处于正在导通的状态并流过贯穿电流，以对节点V12进行放电。当节点12为低电平时，PMOS管Pl导通，并产生贯穿电流，以对节点Vll进行充电。而在指令电平Vcoding从高电平I转为低电平O时的情况也是类似的，是对节点V12进行充电及对节点Vll进行放电的过程。
[0012]通常情况下，上述晶体管通过电流驱动对所述存储阵列的字线和位线进行充电。但是，上述晶体管的衬底面积很大，且具有较大的寄生负载，因而，现有技术的驱动电路里，所述节点(VI1、V12)的充放电过程容易受所述寄生负载及电力供应水平的影响，特别是晶体管处于边界条件(如存储器存储阵列的密度变高、电源电压较小的情况)，晶体管的驱动能力会相应减弱，引起驱动电路工作状态不佳，驱动电路无法为对应位线和字线提供准确的操作电压。
【发明内容】
[0013]本发明技术方案所解决的技术问题为，如何提高存储器驱动电路的驱动能力。
[0014]为了解决上述技术问题，本发明技术方案提供了一种存储器的驱动电路，包括:电平移位单元及衬底偏置单元；
[0015]所述电平移位单元包括适于输入访问电平的第一节点、适于输入衬底偏置电平的第二节点及适于输出驱动电平的第三节点，所述第三节点连接至所述存储器中的字线或位线.
[0016]所述衬底偏置单元适于提供所述衬底偏置电平，所述衬底偏置电平小于所述访问电平。
[0017]可选的，所述访问电平为编程电平或读取电平时有效。
[0018]可选的，所述衬底偏置电平与访问电平的差值范围为0.6V?0.8V。
[0019]可选的，所述电平移位单元包括:第一 PMOS管、第二 PMOS管、第一 NMOS管和第二NMOS 管；
[0020]所述第一 PMOS管和第二 PMOS管源极相连至所述第一节点，衬底相连至所述第二节点；所述第一NMOS管的栅极连接至一高压电平，其衬底与所述第二NMOS管的源极及衬底相连至地，所述第一 NMOS管的源极和第二 NMOS管的栅极相连至一可变电平，所述可变电平在所述访问电平有效时为低压电平；
[0021]所述第一 PMOS管的漏极及第一 NMOS管的漏极相连至所述第二 PMOS管的栅极，所述第二 PMOS管的漏极、第二 NMOS管的漏极及第一 PMOS管的栅极连接至所述第三节点。
[0022]可选的，所述衬底偏置单元包括:压降单元及泄放单元；
[0023]所述压降单元的一端适于连接所述访问电平以接收所述访问电平，另一端适于在所述访问电平有效时提供所述衬底偏置电平；
[0024]所述泄放单元适于在所述访问电平失效时实现所述衬底偏置电平的泄放。
[0025]可选的，所述压降单元包括:第三NMOS管；
[0026]所述第三NMOS管的漏极适于连接所述访问电平，源极适于提供所述衬底偏置电平，栅极连接至第一控制电平；所述第一控制电平在所述访问电平有效时为高电平。
[0027]可选的，所述泄放单元包括:第四NMOS管；
[0028]所述第四NMOS管的漏极连接至所述压降单元的衬底偏置电平提供端，源极至地，栅极连接至第二控制电平；所述第二控制电平在所述访问电平失效时为高电平。
[0029]可选的，所述泄放单元还包括:二极管连接的第五NMOS管；所述第四NMOS管的漏极通过所述第五NMOS管连接至所述衬底偏置电平提供端。
[0030]可选的，所述衬底偏置单元还包括:控制单元；
[0031]所述控制单元适于提供所述第一控制电平与第二控制电平，所述第二控制电平为第一控制电平的反相电平。
[0032]为了解决上述技术问题，本发明技术方案还提供了一种存储器，包括:存储阵列及如上所述的驱动电路；
[0033]所述存储阵列包括字线和位线，所述驱动电路适于根据所述访问电平在所述字线或位线上加载相应驱动电平。
[0034]可选的，所述电平移位单元有多个，包括第一类电平移位单元和第二类电平移位单元，所述第一类电平移位单元对应并通过其第三节点连接至一条字线，所述第二类电平移位单元对应并通过其第三节点连接至一条位线。
[0035]本发明技术方案的有益效果至少包括:
[0036]通过增加衬底偏置单元，对本发明技术方案的晶体管提供不同的偏置电压(即对电平移位单元的第一节点加载访问电平，对其第二节点加载衬底偏置电平)；令所述衬底偏置电平小于所述访问电平，从而在第一节点和第二节点之间形成差分结势垒(Difference Junct1n Barrier) ?所述衬底偏置单元能够支持所述电平移位单元对对应字线或位线的充放电过程。考虑到充放电水平及上升时间与电平移位单元对应的字线或位线上的寄生电容及寄生电阻相关，本发明技术方案利用所述差分结势垒减小等效在字线或位线上的寄生电容及寄生电阻，使电平移位单元能够将所述访问电平较为准确地转移至对应位线和字线。
[0037]另外，由于电平移位单元的第一节点对应电平移位单元P型场效应晶体管的源极，而第二节点则对应P型场效应晶体管的衬底；本发明技术方案还提高了所述P型场效应晶体管在驱动过程中的驱动电流，因而可以在保持晶体管尺寸的前提下，提高晶体管的充放电速率，且不影响晶体管的泄漏路径。本发明技术方案可采用小尺寸的晶体管实现较高的驱动能力，满足小芯片面积的设计需求。本发明技术 方案也无须改变晶体管的饱和电流或阈值电压，可满足驱动电路充放电的速率要求，无须增加额外能耗，可应用于高密度存储器。
[0038]本发明技术方案对电平移位单元中P型场效应晶体管的源极和衬底提供了不同的充放电速度，能够在低电源电压和/或低温条件下，提高晶体管的充放电速度，进一步提高了驱动电路的驱动能力。
[0039]本发明技术方案为衬底偏置单元设计了与访问电平具有0.6V?0.8V电压差的低偏置电压差，该低偏置电压差使晶体管源极至衬底形成了衬底电流，所述衬底电流减小了源极至漏极的尖峰电流(Leakage Current),从而避免了晶体管的尖峰效应(LeakageEffect);衬底的低偏置电压也使晶体管结击穿电压(Junct1n Breakdown)处于安全操作范围。由于避免了尖峰效应，所述驱动电路在保证驱动能力的前提下，其晶体管尺寸较小且晶体管排布实现至较大密度值，因此，可适用于高密度存储阵列，其对应连接的存储阵列的字线和位线的加载密度很大，从而缩小存储器的芯片面积，提高了存储器的读取速率。
【附图说明】
[0040]图1为现有技术一种存储器的驱动电路的结构不意图；
[0041]图2为现有技术的一种电平移位单元的结构示意图；
[0042]图3为本发明技术方案提供的一种存储器的驱动电路的结构示意图；
[0043]图4为本发明技术方案提供的另一种存储器的驱动电路的结构示意图；
[0044]图5为现有技术驱动电路中PMOS晶体管导通时的内部电流分布示意图；
[0045]图6为本发明技术方案所提供的驱动电路中PMOS晶体管导通时的内部电流分布示意图；
[0046]图7为本发明技术方案提供的又一种存储器的驱动电路的结构示意图；
[0047]图8为本发明技术方案提供的再一种存储器的驱动电路的结构示意图；
[0048]图9为本发明技术方案提供的又一种存储器的驱动电路的结构示意图；
[0049]图10为本发明技术方案提供的一种存储器的结构示意图；
[0050]图11为本发明技术方案所提供存储器的排布结构示意图；
[0051]图12(1)为读取操作时存储器的一个PMOS晶体管源极所加载的源极电压、衬底所加载的衬底偏置电压的变化过程示意图；
[0052]图12(2)为读取操作时存储器的一个PMOS晶体管源极至漏极驱动电流的变化过程不意图；
[0053]图12(3)为读取操作时存储器的一个电平移位单元所连接字线或位线上充电电流的变化过程示意图；
[0054]图12(4)为读取操作时存储器的一个电平移位单元所连接字线或位线上所加载的驱动电平的变化过程示意图；
[0055]图13(1)为编程操作时存储器的一个PMOS晶体管源极所加载的源极电压、衬底所加载的衬底偏置电压的变化过程示意图；
[0056]图13(2)为编程操作时存储器的一个PMOS晶体管源极至漏极驱动电流的变化过程不意图；
[0057]图13(3)为编程操作时存储器的一个电平移位单元所连接字线或位线上充电电流的变化过程示意图；
[0058]图13(4)为编程操作时存储器的一个电平移位单元所连接字线或位线上所加载的驱动电平的变化过程示意图。
【具体实施方式】
[0059]为了使本发明的目的、特征和效果能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细说明。
[0060]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的方式来实施，因此本发明不受下面公开的具体实施例的限制。
[0061]如图3所述的一种存储器的驱动电路2，包括:电平移位单元200及衬底偏置单元201。
[0062]电平移位单元200包括适于输入访问电平Vv的第一节点202、适于输入衬底偏置电平Vb的第二节点203及适于输出驱动电平Vs的第三节点204，所述第三节点204连接至驱动电路2的外部器件205，在存储器结构中，所述外部器件205可以是存储阵列结构，所述第三节点204可以连接至所述存储阵列中的一条字线或一条位线。
[0063]衬底偏置单元201适于提供所述衬底偏置电平Vb，所述衬底偏置电平Vb小于所述访问电平W。所述访问电平为有效的、适于驱动所述外部器件205的电平。本申请所述访问电平，可指对存储阵列进行读取操作或编程操作时所加载的有效电平，即当所述访问电平为编程电平或读取电平时有效；对应一种存储器，可认为，所述编程电平的有效电平范围为1V?16V，所述读取电平的有效电平范围为1.5V?2.4V。当然，对于不同类型的存储器，上述编程电平的有效电平范围和读取电平的有效电平范围可以进行其他限定，本申请并不对上述有效电平的范围作限定。
[0064]另外，从衬底偏置电平Vb与所述访问电平Vv的差值关系上来看，衬底偏置电平Vb仅需小于所述访问电平Vv即可实现本申请技术方案的有益效果，但是根据工艺或设计需求，选择不同的晶体管去实现所述电平移位单元时，这个差值范围是不定的。本申请给出当使用高压晶体管(HV MOS Devices)实现所述驱动电路时，所述衬底偏置电平与访问电平的差值范围:对应于编程电平的有效电平范围为1V?16V，读取电平的有效电平范围为1.5V?2.4V，所述衬底偏置电平与访问电平的差值范围为0.6V?0.8V。
[0065]在驱动电路2的结构中，不同于将衬底偏置电平等同于访问电平的实现方式，本申请采用低衬底偏置电平，使电平移位单元200的第一节点与第二节点之间产生电势差，从而支持电平移位单元200对第三节点204的充放电过程，并减小等效在第三节点204上的寄生电容及寄生电阻，从而使电平移位单元200能够将访问电平Vv较为准确地转移至与第三节点204相连的外部器件205。
[0066]若采用衬底偏置电平等同于访问电平的实现方式，在电平移位单元200可能会产生第一节点202至第三节点204的尖峰电流(Leakage Current),从而引起尖峰效应(Leakage Effect);但在本申请提供的驱动电路2中，因第二节点203的电势低于第一节点202，因而可对第一节点202至第三节点204的电流进行分流，即在运行过程中会产生一路从第一节点202至第二节点203的一路电流，该电流具有减小第一节点202至第三节点204的电流的作用，从而避免尖峰效应的产生。
[0067]上述两个方面均可提高驱动电路2的驱动能力，因此，可采用小尺寸的晶体管形成电平移位单元200，因而本申请所提供的驱动电路2的芯片体积能够适应小尺寸存储器的应用需求。
[0068]基于上述，本申请还给出了如图4所示的另一种存储器的驱动电路3，其包括:电平移位单元300及衬底偏置单元201。
[0069]电平移位单元300与电平移位单元200的不同之处在于，还包括:第一 PMOS管311、第二 PMOS 管 312、第一 NMOS 管 321 和第二 NMOS 管 322。
[0070]第一 PMOS管311和第二 PMOS管312源极相连至所述第一节点202，衬底相连至所述第二节点203 ;第一 NMOS管321的栅极连接至高压电平VDD，高压电平Vdd可以视为电源电压；第一 NMOS管321的衬底与第二 NMOS管322的源极及衬底相连至地，所述第一 NMOS管321的源极和第二 NMOS管322的栅极相连至一可变电平Vc。可变电平Vc是改变所述电平移位单元300的控制电压:当该可变电平为低电压(电平“O”)时，所述访问电平有效，即控制所述驱动电路对存储阵列中的一个存储单元205 (目标存储单元)的字线或位线加载读取电平或编程电平；当该可变电平为高电压(电平“I”)时，所述第一节点202并非连接至所述访问电平Vv，或所述访问电平Vv有效但因可变电平为高电压而并未加载至所述驱动电路所连接的字线或位线上。
[0071]继续参考图4，第一 PMOS管311的漏极及第一 NMOS管321的漏极相连至所述第二PMOS管312的栅极，第二 PMOS管312的漏极、第二 NMOS管322的 漏极及第一 PMOS管311的栅极连接至第三节点204。
[0072]驱动电路3是驱动电路2的一种较为具体的实现结构，其给出了电平移位单元的一种具体结构，所述电平移位单元的晶体管(也即第一 PMOS管311、第二 PMOS管312、第一NMOS管321和第二 NMOS管322)均采用高压晶体管实现。
[0073]继续参考图4，在外界需对存储器进行访问(即对存储阵列中的一个存储单元205进行读取操作或编程操作)时，高电平信号Vdd持续为高电平状态，可变电平Vc则为电平0，第一 NMOS管321导通，第二 NMOS管322关断；此时，第一 NMOS管321的漏极节点为低电平，第三节点204为高电平(且该高电平为访问电平Vv);电平移位单元3通过第三节点204对所连接的字线或位线加载此时的访问电平Vv，以对目标存储单元205进行对应访问操作。
[0074]在可变电平Vc由电平O转为高电平I或持续处于高电平I时，外界已完成对存储器的存储单元205进行访问或外界没有对存储单元205进行访问，第一 NMOS管321关断，第二 NMOS管322导通，此时:
[0075]对于可变电平Vc由电平O转为高电平I的情况，由于在可变电平Vc为电平O时，第一 NMOS管321的漏极节点为低电平、第三节点204为高电平，起先第一 NMOS管321的漏极节点和第三节点204的电平状态并未改变，而第二 NMOS管322和第二 PMOS管312处于正在导通的状态并流过贯穿电流，以对第三节点204进行放电；
[0076]当第三节点204为低电平时，第一 PMOS管311导通，并产生贯穿电流，对第一 NMOS管321的漏极节点进行充电。最后，第一 NMOS管321的漏极节点为高电平(该高电平为此时第一节点202上的电平，该电平并非是有效的访问电平Vv)、第三节点204为低电平。
[0077]在可变电平Vc持续处于高电平I时，第一 NMOS管321的漏极节点持续为高电平，第三节点204持续为低电平。
[0078]而在可变电平Vc从高电平I转为低电平O时的情况也是类似的，是对第三节点204进行充电及对第一 NMOS管321的漏极节点进行放电的过程，最后，第一 NMOS管321的漏极节点为由高电平转为低电平、第三节点204由低电平转为高电平(且该高电平为访问电平Vv)。
[0079]在驱动电路3的结构中，具体将所述衬底偏置电平加载于所述第一 PMOS管311及第二 PMOS管312的衬底上，使所述PMOS管的源极电压和衬底电压之间产生电势差，从而支持电平移位单元300在进行访问操作时所进行的充放电过程；PM0S管的源极和衬底之间因电势差形成差分结势鱼(Difference Junct1n Barrier),所述差分结势鱼可减小等效在字线或位线上的寄生电容及寄生电阻，使电平移位单元300能够将有效访问电平准确地转移至对应位线和字线。
[0080]对比图2所述的电平移位电路10，并结合图5及图6，其中，图5为PMOS晶体管P2导通时的内部电流分布图，图6为第二 PMOS晶体管312导通时的内部电流分布图，可知:
[0081]图5中，加载于PMOS晶体管P2源极的访问电平为2.2V(即为读取电平)，加载于PMOS晶体管P2衬底的衬底偏置电平也为2.2V的访问电平。在导通时，PMOS晶体管P2产生了源极至漏极的尖峰电流(Leakage Current,也即大电流的冲击)1,尖峰电流的产生会造成尖峰效应(Leakage Effect)，容易达到晶体管的击穿电压，对存储器的其他器件造成大电流或大电压的瞬间冲击，会对存储器的器件造成损害。
[0082]反观图6，在同样的条件下，即加载于第二 PMOS晶体管312源极的访问电平Vv也为2.2V，而加载于第二 PMOS晶体管312衬底的衬底偏置电平Vb则为1.4V，此时衬底偏置电平与访问电平的差值范围为0.8V。参考图6可知，第二 PMOS晶体管312导通时的内部电流包括源极至漏极的电流Il及源极至衬底的电流12，电流12实际对源极至漏极的电流进行了分流，因而避免产生源极至漏极的尖峰电流。
[0083]本申请还给出了如图7所示的另一种存储器的驱动电路4，其包括:电平移位单元300及衬底偏置单元301。
[0084]不同于驱动电路3，在驱动电路4里，衬底偏置单元301包括:压降单元302及泄放单元303 ；
[0085]压降单元302的一端适于连接所述访问电平Vv以接收所述访问电平Vv，另一端适于在所述访问电平Vv有效时提供所述衬底偏置电平Vb ；
[0086]泄放单元303适于在所述访问电平Vv失效时实现所述衬底偏置电平Vb的泄放。
[0087]在本申请中，可以用如图7所示的第三NMOS管实现所述压降单元302的功能，其中，第三NMOS管的漏极适于连接所述访问电平Vv，源极连接至所述第二节点203且适于提供所述衬底偏置电平Vb，栅极连接至第一控制电平Va。
[0088]继续参考图7，可用第四NMOS管实现所述泄放单元303的功能，其中，所述第四NMOS管的漏极连接至所述第三NMOS管的源极，第四NMOS管的源极连接至地，栅极连接至第二控制电平Vc2。
[0089]所述第一控制电平Va和第二控制电平Vc2可适于控制衬底偏置电平Vb的生成与泄放:
[0090]当加载于第一节点202上的电平并非为读取电平或编程电平时，所述访问电平当然失效(即无法执行目标存储单元的读取操作或编程操作)，此时，第一控制电平Va为低电平0，使所述第三NMOS管无法导通而输出所述衬底偏置电平Vb ;而第二控制电平\2可为高电平1，第二控制电平Vc2使第四NMOS管导通而实现前一时刻在第三NMOS管源极积聚的高电平的泄放。
[0091]当加载于第一节点202上的电平为读取电平或编程电平，所述访问电平是有效的，此时，第一控制电平VaS高电平1，使所述第三NMOS管导通而输出所述衬底偏置电平Vb ;而第二控制电平Vc2则可为低电平0，第二控制电平Vc2使第四NMOS管关断而实现第三NMOS管源极电平的积聚。
[0092]基于上述限定，第一控制电平Va在所述访问电平有效时为高电平1，在所述访问电平失效时为低电平O;所述第二控制电平Vc2在所述访问电平失效时为高电平1，在所述访问电平有效时为低电平O。
[0093]上述在驱动电路4工作过程可以参考驱动电路3，但区别是:驱动电路4通过第一控制电平Va和第二控制电平Nc2的电平变化实现了有关衬底偏置电平Vb的形成与泄放。
[0094]一种如图8所示的驱动电路5，不同于驱动电路4，其还包括:控制单元304。控制单元304适于根据所述访问电平Vv的有效性，产生并输出所述第一控制电平Va与第二控制电平Vc2。
[0095]在驱动电路5中，控制单元304在访问电平Vv有效期间，输出串行的第一控制序列和串行的第二控制序列。第一控制电平Va是第一控制序列根据时序关系加载在所述第三NMOS晶体管的栅极的电平；在所述存储单元205为目标存储单元时，第一控制电平Va是高电平1，否则第一控制电平Va是低电平O。而第二控制电平Vk是第二控制序列根据时序关系加载在所述第四NMOS晶体管的栅极的电平；在所述存储单元205为目标存储单元时，第二控制电平\2是低电平O，否则第二控制电平\2是高电平I。
[0096]在另一则实施例中，控制单元304可以集成于所述衬底偏置单元301。
[0097]本申请还提供一种驱动电路6，如图9所示，其包括:电平移位单元300及衬底偏置单元401。
[0098]所述衬底偏置单元401包括压降单元402、泄放单元(403、404)及控制单元405,所述压降单元402仍使用第三NMOS管实现，不同于衬底偏置单元301，泄放单元包括:第四NMOS管403及第五NMOS管404 ;控制单元405集成于衬底偏置单元401。
[0099]继续参考图9，第五NMOS管404呈二极管连接，所述第四NMOS管403的漏极通过所述第五NMOS管404连接至所述第三NMOS管的源极。第五NMOS管40 4能够加强衬底偏置电平Vb的泄放，提高泄放单元403的泄放能力。
[0100]基于上述驱动电路，本实施例还提供一种存储器，如图10所示，包括:
[0101]存储阵列及驱动电路；
[0102]其中，所述驱动电路可采用驱动电路2至6任一种实现形式。
[0103]所述存储阵列包括字线WL0、WL1、...、WLn-l、WLn，以及位线BL1、BL2、…、BLn-1、BLn,所述驱动电路适于根据所述访问电平Vv在所述字线或位线上加载相应驱动电平，一般将所加载的驱动电平等效于访问电平Vv。
[0104]在如图10所示的存储器中，驱动电路的电平移位单元有多个，包括:第一类电平移位单元10’、11’、…、ln-l’、ln’和第二类电平移位单元20’、21’、…、2η_1’、2η’。所述第一类电平移位单元对应并通过其第三节点连接至一条字线，比如，电平移位单元10’的第三节点连接至字线WLO ;所述第二类电平移位单元对应并通过其第三节点连接至一条位线，比如，电平移位单元20’的第三节点连接至位线BLO。
[0105]当所述驱动电路的晶体管均采用高压晶体管实现时，所述存储器的排布结构图可参考图11。从图11可知，存储器的排布密度得到了提升。
[0106]基于如图11所示的存储器及驱动电路，图12(1)至图12(4)分别给出了当访问电平Vv有效且访问电平Vv为读取电平时，同一时间轴上，电平移位单元中第二 PMOS晶体管的源极所加载的源极电压、衬底所加载的衬底偏置电压、该PMOS晶体管源极至漏极驱动电流、该电平移位单元所连接目标存储单元的字线或位线的充电电流及其充电电平的变化过程示意图。其中，虚线为相同条件下，图1及图2所示存储器及电平移位单元中，PMOS管Ρ2的相关参数的变化过程(现有技术中PMOS晶体管Ρ2的源极所加载的源极电压与其衬底所加载的衬底偏置电压相等，即衬底所加载的衬底偏置电压为同晶体管的源极电压)，而实线则为如图11所示的存储器及驱动电路6中相应参数的变化过程。
[0107]从图12(1)至图12(4)可知本申请与现有技术的存储器在进行读取操作时的仿真结果:
[0108]基于图12(2)的电流极点pi及ρ2，本申请第二 PMOS晶体管在导通时，源极至漏极驱动电流的驱动能力明显大于现有技术的PMOS晶体管Ρ2。
[0109]基于图12(3)的电流极点p3及p4，本申请在读取操作时，对第二 PMOS晶体管所连接的字线或位线进行充电时，对字线或位线的驱动能力也明显大于现有技术。
[0110]从图12(4)中还可知，基于上述驱动能力的提升，本申请存储器在读取操作时，力口载目标存储单元字线或位线驱动电平的速率也同时提高了。上述结论可直接通过比较电平极点P5及电平极点P6在时间轴上的前后顺序得到。
[0111]图13⑴至图13(4)分别给出了当访问电平Vv有效且访问电平Vv为编程电平时，同一时间轴上，电平移位单元中第二 PMOS晶体管的源极所加载的源极电压、衬底所加载的衬底偏置电压、该PMOS晶体管源极至漏极驱动电流、该电平移位单元所连接目标存储单元的字线或位线的充电电流及其充电电平的变化过程示意图。其中，虚线为相同条件下，图1及图2所示存储器及电平移位单元中，PMOS管P2的相关参数的变化过程而实线则为如图11所示的存储器及驱动电路6中相应参数的变化过程。
[0112]本申请存储器进行编程操作时，所述驱动电流、充电电流的驱动能力同样大大提升:这可通过比较电流极点pl’和电流极点Ρ2’、电流极点ρ3’和电流极点ρ4’在时间轴上的前后顺序得到；从而使目标存储单元字线或位线所驱动电平的加载速率得到显著提升。
[0113]本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【主权项】
1.一种存储器的驱动电路，其特征在于，包括:电平移位单元及衬底偏置单元；所述电平移位单元包括适于输入访问电平的第一节点、适于输入衬底偏置电平的第二节点及适于输出驱动电平的第三节点，所述第三节点连接至所述存储器中的字线或位线；所述衬底偏置单元适于提供所述衬底偏置电平，所述衬底偏置电平小于所述访问电平。2.如权利要求1所述的存储器的驱动电路，其特征在于，所述访问电平为编程电平或读取电平时有效。3.如权利要求1所述的存储器的驱动电路，其特征在于，所述衬底偏置电平与访问电平的差值范围为0.6V?0.8V。4.如权利要求1所述的存储器的驱动电路，其特征在于，所述电平移位单元包括:第一PMOS管、第二 PMOS管、第一 NMOS管和第二 NMOS管； 所述第一 PMOS管和第二 PMOS管源极相连至所述第一节点，衬底相连至所述第二节点；所述第一 NMOS管的栅极连接至一高压电平，其衬底与所述第二 NMOS管的源极及衬底相连至地，所述第一 NMOS管的源极和第二 NMOS管的栅极相连至一可变电平，所述可变电平在所述访问电平有效时为低压电平； 所述第一 PMOS管的漏极及第一 NMOS管的漏极相连至所述第二 PMOS管的栅极，所述第二 PMOS管的漏极、第二 NMOS管的漏极及第一 PMOS管的栅极连接至所述第三节点。5.如权利要求1所述的存储器的驱动电路，其特征在于，所述衬底偏置单元包括:压降单元及泄放单元； 所述压降单元的一端适于连接所述访问电平以接收所述访问电平，另一端适于在所述访问电平有效时提供所述衬底偏置电平； 所述泄放单元适于在所述访问电平失效时实现所述衬底偏置电平的泄放。6.如权利要求5所述的存储器的驱动电路，其特征在于，所述压降单元包括:第三NMOS管； 所述第三NMOS管的漏极适于连接所述访问电平，源极适于提供所述衬底偏置电平，栅极连接至第一控制电平；所述第一控制电平在所述访问电平有效时为高电平。7.如权利要求5所述的存储器的驱动电路，其特征在于，所述泄放单元包括:第四NMOS管； 所述第四NMOS管的漏极连接至所述压降单元的衬底偏置电平提供端，源极至地，栅极连接至第二控制电平；所述第二控制电平在所述访问电平失效时为高电平。8.如权利要求7所述的存储器的驱动电路，其特征在于，所述泄放单元还包括:二极管连接的第五NMOS管；所述第四匪OS管的漏极通过所述第五NMOS管连接至所述衬底偏置电平提供端。9.如权利要求5所述的存储器的驱动电路，其特征在于，所述衬底偏置单元还包括:控制单元； 所述控制单元适于提供所述第一控制电平与第二控制电平，所述第二控制电平为第一控制电平的反相电平。10.一种存储器，其特征在于，包括:存储阵列及如权利要求1至9任一项所述的驱动电路； 所述存储阵列包括字线和位线，所述驱动电路适于根据所述访问电平在所述字线或位线上加载相应驱动电平。11.如权利要求10所述的存储器，其特征在于，所述电平移位单元有多个，包括第一类电平移位单元和第二类电平移位单元，所述第一类电平移位单元对应并通过其第三节点连接至一条字线，所述第二类电平移位单元对应并通过其第三节点连接至一条位线。
【专利摘要】本发明涉及一种存储器及其驱动电路。所述驱动电路包括电平移位单元及衬底偏置单元；所述电平移位单元包括适于输入访问电平的第一节点、适于输入衬底偏置电平的第二节点及适于输出驱动电平的第三节点，所述第三节点连接至所述存储器中的字线或位线；所述衬底偏置单元适于提供所述衬底偏置电平，所述衬底偏置电平小于所述访问电平。所述存储器包括所述驱动电路及存储阵列。本发明能够提高存储器驱动电路的驱动能力。
【IPC分类】G11C16/06
【公开号】CN104900263
【申请号】CN201410076847
【发明人】權彞振, 倪昊, 郑大燮, 金凤吉
【申请人】中芯国际集成电路制造(上海)有限公司, 中芯国际集成电路制造(北京)有限公司
【公开日】2015年9月9日
【申请日】2014年3月4日
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