Eeprom存储单元门极控制信号产生电路的制作方法
Eeprom存储单元门极控制信号产生电路的制作方法
【技术领域】
[0001] 本发明涉及一种半导体集成电路，特别是涉及一种EEPROM存储单元门极控制信 号产生电路。
【背景技术】
[0002] 基于S0N0S管的EEPROM结构，对于存储单元门极电压即字线电压WLS的要求以及 存储单元衬底VBULK的要求如表一所示：
[0003]表一
[0005] 其中，VP0S是擦写正电压，为擦除、编程所需的正高压，VNEG是擦写负电压，为擦 除、编程所需的负高压。编程时，选中存储单元门极和衬底分别加VP0S和VNEG，进行编程操 作；与选中存储单元同列的未选中存储单元门极和衬底都加VNEG，不会进行编程操作。擦 除时，选中存储单元门极和衬底分别加VNEG和VP0S，进行擦除操作；与选中存储单元同列 的未选中存储单元门极和衬底都加VP0S，不会进行编程操作。VSS为地。
[0006] 如图1所示，是现有EEPROM存储单元门极控制信号产生电路；包括
[0007] 其产生电路分为两部分：高压行解码电路101和多个字选择电路，如字选择电路 1，字选择电路n，分别用1021和102n标记，102i表示从1到n中的任一字选择电路i，i取 1至n中的任一值。
[0008] 由高压行解码电路101产生总字线电压GWLS。总字线电压GWLS需要有VNEG和 VP0S两个值，VP0S由PM0S管P0和P1在控制信号X2SP、S2SPB、0E_SP和VDP的控制下产 生，VNEG由NM0S管N0和N1在控制信号X2SN、X2SNB、0E_SN和VDN的控制下产生。但是 PM0S管P0和P1和NM0S管N0和N1的漏极不能直接连接在一起，否则当PM0S管P0和P1 的漏极输出VP0S时，NM0S管N0和N1的栅极会出现VNEG而使NM0S管N0和N1的栅氧化 层的电压过高；以及当NM0S管N0和N1的漏极输出VNEG时，PM0S管P0或P1的栅极会出 现VP0S而使PM0S管P0或P1的栅氧化层的电压过高。所以现有技术中需要增加PM0S管 P2和NM0S管N2来实现隔离，其中PM0S管P2的栅极接地VSS，NM0S管N2的栅极接工作电 压VDD，使得PM0S管P0和P1以及NM0S管N0和N1的栅氧化层的电压降低，实现对栅氧化 层的保护。
[0009] 字选择电路的结构都相同，以i为1至n中的任一值为例，字选择电路i包括PMOS 管4i，NM0S管N4i、N6i和N5i，各栅极分别接控制信号BSPBi，BSNi，VDD，BDN，字选择电路 i输出字线电压WSLi，字线电压WSLi从总字线电压GWLS和地VSS之间选择一个输出，而总 字线电压GWLS包括VP0S和VNEG两个电压。同样PM0S管P3i用于对PM0S管P4i的栅氧 化层进行保护，NM0S管N3i用于对NM0S管N4i的栅氧化层进行保护，PM0S管P3i的栅极接 地VSS，NM0S管N4i的栅极接工作电压VDD。
【发明内容】
[0010] 本发明所要解决的技术问题是提供一种EEPR0M存储单元门极控制信号产生电 路，能简化电路，节约成本。
[0011] 为解决上述技术问题，本发明提供的EEPR0M存储单元门极控制信号产生电路包 括：
[0012] 高压行解码电路和多个字选择电路。
[0013] 所述高压行解码电路包括由第一PM0S管和第二PM0S管组成的第一部分行解码电 路和由第一NM0S管和第二NM0S管组成的第二部分行解码电路。
[0014] 所述第一PM0S管的漏极连接所述第二PM0S管的漏极并输出第一总字线电压，所 述第一PM0S管的栅极连接第一控制信号，所述第二PM0S管的栅极连接第二控制信号，所述 第一PM0S管的源极连接第三控制信号，所述第二PM0S管的源极连接第四控制信号；在所述 第一控制信号、所述第二控制信号、所述第三控制信号和所述第四控制信号的控制下使所 述第一部分行解码电路输出的所述第一总字线电压为擦写正电压和浮置之一。
[0015] 所述第一NM0S管的漏极连接所述第二NM0S管的漏极并输出第二总字线电压，所 述第一NM0S管的栅极连接第五控制信号，所述第二NM0S管的栅极连接第六控制信号，所述 第一NM0S管的源极连接第七控制信号，所述第二NM0S管的源极连接第八控制信号；在所述 第五控制信号、所述第六控制信号、所述第七控制信号和所述第八控制信号的控制下使所 述第二部分行解码电路输出的所述第二总字线电压为擦写负电压和浮置之一，且所述第一 总字线电压为擦写正电压时所述第二总字线电压浮置、所述第二总字线电压为擦写负电压 时所述第一总字线电压浮置。
[0016] EEPR0M的每一个存储单元的字线都连接一个所述字选择电路，各所述字选择电路 的结构相同，每一个所述字选择电路包括：第三PM0S管，第三NM0S管，第四NM0S管和第五 NM0S管。
[0017] 所述第三PM0S管的漏极、所述第三NM0S管的漏极和所述第四NM0S管的漏极连接 在一起并输出字线电压，所述字线电压输入到对应的所述存储单元的字线。
[0018] 所述第三PM0S管的源极连接所述第一总字线电压，所述第三NM0S管的源极连接 所述第二总字线电压，所述第四NM0S管的源极连所述第五NM0S管的漏极，所述第五NM0S 管的源极连接地。
[0019] 所述第三PM0S管的栅极连接第九控制信号，所述第三NM0S管的栅极连接第十控 制信号，所述第四NM0S管的栅极连接工作电压，所述第五NM0S管的栅极连接第十一控制信 号；在所述第九控制信号、所述第十控制信号和所述第十一控制信号的控制下使所述字线 电压输出擦写负电压、擦写正电压和地之一。
[0020] 进一步的改进是，所述第一控制信号、所述第二控制信号、所述第三控制信号和所 述第四控制信号都在地和擦写正电压之间切换。
[0021] 进一步的改进是，所述第一控制信号和所述第二控制信号的逻辑正好反相。
[0022] 进一步的改进是，所述第五控制信号、所述第六控制信号、所述第七控制信号和所 述第八控制信号都在工作电压和擦写负电压之间切换。
[0023] 进一步的改进是，所述第五控制信号和所述第六控制信号的逻辑正好反相。
[0024] 进一步的改进是，所述第九控制信号在地和擦写正电压之间切换，所述第十控制 信号在工作电压和擦写负电压之间切换，所述第十一控制信号在工作电压和擦写负电压之 间切换。
[0025] 进一步的改进是，所述EEPROM的一个存储单元选中时，该存储单元对应的所述字 选择电路的所述第九控制信号接地，所述第十控制信号接工作电压，所述第十一控制信号 接擦写负电压，所述字线电压为擦写负电压和擦写正电压之一。
[0026] 进一步的改进是，所述EEPROM的一个存储单元未选中时，该存储单元对应的所述 字选择电路的所述第九控制信号接擦写正电压，所述第十控制信号接擦写负电压，所述第 十一控制信号接工作电压，所述字线电压为地。
[0027] 进一步的改进是，所述擦写正电压用于在编程时加载在选中的存储单元门极并对 该选中的存储单元进行编程操作，所述擦写正电压还用于在擦除时加载在与选中存储单元 同列的未选中存储单元门极并阻止与选中存储单元同列的未选中存储单元进行擦除操作； 所述擦写负电压用于在擦除时加载在选中存储单元门极并对选中存储单元进行擦除操作， 所述擦写负电压还用于在编程时加载在与选中存储单元同列的未选中存储单元门极并阻 止与选中存储单元同列的未选中存储单元进行编程操作。
[0028] 进一步的改进是，所述EEPROM的存储单元为S0N0S管。
[0029] 本发明通过将高压行解码电路的总字线电压分两路输出，且是通过PM0S传输的 擦写正电压和通过NM0S传输的擦写负电压，能够防止正高压对负高压输出端的栅氧化层 的影响以及负高压对正高压输出端的栅氧化层的影响，所以能够使高压行解码电路节省两 个用于隔离栅氧化层的M0S晶体管；同时，本发明高压行解码电路输出的两路总字线电压 分别输入到各字选择电路中，同样能够为每个字选择电路节约两个用于隔离栅氧化层的 M0S晶体管，所以本发明能简化电路，节约成本。
【附图说明】
[0030] 下面结合附图和【具体实施方式】对本发明作进一步详细的说明：
[0031] 图1是现有EEPROM存储单元门极控制信号产生电路图；
[0032] 图2是本发明实施例EEPROM存储单元门极控制信号产生电路图。
【具体实施方式】
[0033] 如图2所示，是本发明实施例EEPROM存储单元门极控制信号产生电路图。本发明 实施例EEPROM存储单元门极控制信号产生电路包括：
[0034] 高压行解码电路1和多个字选择电路，如字选择电路1至字选择电路n分别用21 至2n标记，其中2i标记字选择电路i，i表示1至n中的任一值。
[0035] 所述高压行解码电路1包括由第一PMOS管P0和第二PMOS管P1组成的第一部分 行解码电路和由第一NM0S管N0和第二NM0S管N1组成的第二部分行解码电路。
[0036] 所述第一PMOS管P0的漏极连接所述第二PMOS管P1的漏极并输出第一总字线电 压GWLS_P，所述第一PMOS管P0的栅极连接第一控制信号X2SP，所述第二PMOS管P1的栅 极连接第二控制信号X2SPB，所述第一PMOS管P0的源极连接第三控制信号X2SN，所述第二 PMOS管P1的源极连接第四控制信号X2SNB;在所述第一控制信号X2SP、所述第二控制信号 X2SPB、所述第三控制信号X2SN和所述第四控制信号X2SNB的控制下使所述第一部分行解 码电路输出的所述第一总字线电压GWLS_P为擦写正电压即VP0S和浮置之一。
[0037] 所述第一NM0S管N0的漏极连接所述第二NM0S管N1的漏极并输出第二总字线电 压GWLS_N，所述第一NM0S管N0的栅极连接第五控制信号X2SN，所述第二NM0S管N1的栅 极连接第六控制信号X2SNB，所述第一NM0S管N0的源极连接第七控制信号0E_SN，所述第 二NM0S管N1的源极连接第八控制信号VDN;在所述第五控制信号X2SN、所述第六控制信号 X2SNB、所述第七控制信号0E_SN和所述第八控制信号VDN的控制下使所述第二部分行解码 电路输出的所述第二总字线电压G WLS_N为擦写负电压即VNEG和浮置之一，且所述第一总 字线电压GWLS_P为擦写正电压时所述第二总字线电压GWLS_N浮置、所述第二总字线电压 GWLS_N为擦写负电压时所述第一总字线电压GWLS_P浮置。
[0038] EEPR0M的每一个存储单元的字线都连接一个所述字选择电路，各所述字选择电路 的结构相同，如以标记2i表示的字选择电路i为例说明如下，每一个所述字选择电路包括： 第三PMOS管P4i，第三NM0S管N4i，第四NM0S管N6i和第五NM0S管N5i。
[0039] 所述第三PMOS管P4i的漏极、所述第三NM0S管N4i的漏极和所述第四NM0S管 N6i的漏极连接在一起并输出字线电压WLSi，所述字线电压WLSi输入到对应的所述存储单 元的字线。
[0040] 所述第三PMOS管P4i的源极连接所述第一总字线电压GWLS_P，所述第三NM0S管 N4i的源极连接所述第二总字线电压GWLS_N，所述第四NM0S管N6i的源极连所述第五NM0S 管N5i的漏极，所述第五NM0S管N5i的源极连接地VSS。
[0041] 所述第三PMOS管P4i的栅极连接第九控制信号BSPBi，所述第三NM0S管N4i的栅 极连接第十控制信号BSNi，所述第四NM0S管N6i的栅极连接工作电压VDD，所述第五NM0S 管N5i的栅极连接第十一控制信号BDN;在所述第九控制信号BSPBi、所述第十控制信号 BSNi和所述第^^一控制信号BDN的控制下使所述字线电压WLSi输出擦写负电压、擦写正电 压和地VSS之一。
[0042] 较佳为，所述第一控制信号X2SP、所述第二控制信号X2SPB、所述第三控制信号 X2SN和所述第四控制信号X2SNB都在地VSS和擦写正电压之间切换。所述第一控制信号 X2SP和所述第二控制信号X2SPB的正好反相。
[0043] 所述第五控制信号X2SN、所述第六控制信号X2SNB、所述第七控制信号0E_SN和所 述第八控制信号VDN都在工作电压VDD和擦写负电压之间切换。所述第五控制信号X2SN 和所述第六控制信号X2SNB的正好反相。
[0044] 所述第九控制信号BSPBi在地VSS和擦写正电压之间切换，所述第十控制信号 BSNi在工作电压VDD和擦写负电压之间切换，所述第^^一控制信号BDN在工作电压VDD和 擦写负电压之间切换。
[0045] 所述EEPROM的一个存储单元选中时，该存储单元对应的所述字选择电路的所述 第九控制信号BSPBi接地VSS，所述第十控制信号BSNi接工作电压VDD，所述第^^一控制信 号BDN接擦写负电压，所述字线电压WLSi为擦写负电压和擦写正电压之一。
[0046] 所述EEPROM的一个存储单元未选中时，该存储单元对应的所述字选择电路的所 述第九控制信号BSPBi接擦写正电压，所述第十控制信号BSNi接擦写负电压，所述第十一 控制信号BDN接工作电压VDD，所述字线电压WLSi为地VSS。
[0047] 所述擦写正电压即VP0S用于在编程时加载在选中的存储单元门极并对该选中的 存储单元进行编程操作，所述擦写正电压还用于在擦除时加载在与选中存储单元同列的未 选中存储单元门极并阻止与选中存储单元同列的未选中存储单元进行擦写操作；所述擦写 负电压即VNEG用于在擦除时加载在选中存储单元门极并对选中存储单元进行擦除操作， 所述擦写负电压还用于在编程时加载在与选中存储单元同列的未选中存储单元门极并阻 止与选中存储单元同列的未选中存储单元进行编程操作。所述擦写正电压大于工作电压 VDD〇
[0048] 在一较佳实施例中，高压行解码电路1的各控制信号能够采用表二所示的值：
[0049] 表二
[0052] 在一较佳实施例中，各字选择电路的各控制信号能够采用表三所示的值：
[0053] 表三
[0055] 本发明实施例中所述EEPROM的存储单元为S0N0S管。
[0056] 由图2可知，本发明通过将所述第一总字线电压GWLS_P*所述第二总字线电压 GWLS_N分开连接，由于第一总字线电压GWLS_P是用于输出VPOS，故VPOS并不会对所述第 一NMOS管N0、所述第二NMOS管N1和所述第三NMOS管N4i的栅氧化层造成影响；同样，由 于第二总字线电压GWLS_N是用于输出VNEG，故VNEG并不会对所述第一PMOS管P0、所述第 二PMOS管P1和所述第三PMOS管P4i的栅氧化层造成影响；所以和图1的现有电路相比， 本发明实施例能够节约用于隔离栅氧化层的MOS晶体管，从而能简化电路，节约成本。
[0057] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限 制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应 视为本发明的保护范围。
【主权项】
1. 一种EEPROM存储单元门极控制信号产生电路，其特征在于，包括： 高压行解码电路和多个字选择电路； 所述高压行解码电路包括由第一PMOS管和第二PMOS管组成的第一部分行解码电路和 由第一NMOS管和第二NMOS管组成的第二部分行解码电路； 所述第一PMOS管的漏极连接所述第二PMOS管的漏极并输出第一总字线电压，所述第 一PMOS管的栅极连接第一控制信号，所述第二PMOS管的栅极连接第二控制信号，所述第一 PMOS管的源极连接第三控制信号，所述第二PMOS管的源极连接第四控制信号；在所述第一 控制信号、所述第二控制信号、所述第三控制信号和所述第四控制信号的控制下使所述第 一部分行解码电路输出的所述第一总字线电压为擦写正电压和浮置之一； 所述第一NMOS管的漏极连接所述第二NMOS管的漏极并输出第二总字线电压，所述第 一NMOS管的栅极连接第五控制信号，所述第二NMOS管的栅极连接第六控制信号，所述第一 NMOS管的源极连接第七控制信号，所述第二匪OS管的源极连接第八控制信号；在所述第五 控制信号、所述第六控制信号、所述第七控制信号和所述第八控制信号的控制下使所述第 二部分行解码电路输出的所述第二总字线电压为擦写负电压和浮置之一，且所述第一总字 线电压为擦写正电压时所述第二总字线电压浮置、所述第二总字线电压为擦写负电压时所 述第一总字线电压浮置； EEPROM的每一个存储单元的字线都连接一个所述字选择电路，各所述字选择电路的结 构相同，每一个所述字选择电路包括：第三PMOS管，第三NMOS管，第四NMOS管和第五NMOS 管； 所述第三PMOS管的漏极、所述第三NMOS管的漏极和所述第四NMOS管的漏极连接在一 起并输出字线电压，所述字线电压输入到对应的所述存储单元的字线； 所述第三PMOS管的源极连接所述第一总字线电压，所述第三NMOS管的源极连接所述 第二总字线电压，所述第四NMOS管的源极连所述第五NMOS管的漏极，所述第五NMOS管的 源极连接地； 所述第三PMOS管的栅极连接第九控制信号，所述第三NMOS管的栅极连接第十控制信 号，所述第四NMOS管的栅极连接工作电压，所述第五NMOS管的栅极连接第十一控制信号； 在所述第九控制信号、所述第十控制信号和所述第十一控制信号的控制下使所述字线电压 输出擦写负电压、擦写正电压和地之一。2. 如权利要求1所述EEPROM存储单元门极控制信号产生电路，其特征在于：所述第一 控制信号、所述第二控制信号、所述第三控制信号和所述第四控制信号都在地和擦写正电 压之间切换。3. 如权利要求2所述EEPROM存储单元门极控制信号产生电路，其特征在于：所述第一 控制信号和所述第二控制信号的逻辑正好反相。4. 如权利要求1所述EEPROM存储单元门极控制信号产生电路，其特征在于：所述第五 控制信号、所述第六控制信号、所述第七控制信号和所述第八控制信号都在工作电压和擦 写负电压之间切换。5. 如权利要求4所述EEPROM存储单元门极控制信号产生电路，其特征在于：所述第五 控制信号和所述第六控制信号的逻辑正好反相。6. 如权利要求1所述EEPROM存储单元门极控制信号产生电路，其特征在于：所述第九 控制信号在地和擦写正电压之间切换，所述第十控制信号在工作电压和擦写负电压之间切 换，所述第十一控制信号在工作电压和擦写负电压之间切换。7. 如权利要求6所述EEPROM存储单元门极控制信号产生电路，其特征在于：所述 EEPROM的一个存储单元选中时，该存储单元对应的所述字选择电路的所述第九控制信号接 地，所述第十控制信号接工作电压，所述第十一控制信号接擦写负电压，所述字线电压为擦 写负电压和擦写正电压之一。8. 如权利要求6所述EEPROM存储单元门极控制信号产生电路，其特征在于：所述 EEPROM的一个存储单元未选中时，该存储单元对应的所述字选择电路的所述第九控制信号 接擦写正电压，所述第十控制信号接擦写负电压，所述第十一控制信号接工作电压，所述字 线电压为地。9. 如权利要求1至8中任一权利要求所述EEPROM存储单元门极控制信号产生电路，其 特征在于：所述擦写正电压用于在编程时加载在选中的存储单元门极并对该选中的存储单 元进行编程操作，所述擦写正电压还用于在擦除时加载在与选中存储单元同列的未选中存 储单元门极并阻止与选中存储单元同列的未选中存储单元进行擦除操作；所述擦写负电压 用于在擦除时加载在选中存储单元门极并对选中存储单元进行擦除操作，所述擦写负电压 还用于在编程时加载在与选中存储单元同列的未选中存储单元门极并阻止与选中存储单 元同列的未选中存储单元进行编程操作。10. 如权利要求9所述EEPROM存储单元门极控制信号产生电路，其特征在于：所述 EEPROM的存储单元为SONOS管。
【专利摘要】本发明公开了一种EEPROM存储单元门极控制信号产生电路，包括：高压行解码电路和多个字选择电路；高压行解码电路的输出分为两路分别输出用于提供擦写正电压的第一总字线电压和用于提供擦写负电压的第二总字线电压，且两路电压分别输入到各字选择电路中，防止了擦写正电压对NMOS管的栅氧化层以及擦写负电压对PMOS管的影响，能节省用于隔离栅氧化层的MOS晶体管，所以本发明能简化电路，节约成本。
【IPC分类】G11C16/14
【公开号】CN104900266
【申请号】CN201510315395
【发明人】冯国友, 赵艳丽
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2015年9月9日
【申请日】2015年6月10日
【技术领域】
[0001] 本发明涉及一种半导体集成电路，特别是涉及一种EEPROM存储单元门极控制信 号产生电路。
【背景技术】
[0002] 基于S0N0S管的EEPROM结构，对于存储单元门极电压即字线电压WLS的要求以及 存储单元衬底VBULK的要求如表一所示：
[0003]表一
[0005] 其中，VP0S是擦写正电压，为擦除、编程所需的正高压，VNEG是擦写负电压，为擦 除、编程所需的负高压。编程时，选中存储单元门极和衬底分别加VP0S和VNEG，进行编程操 作；与选中存储单元同列的未选中存储单元门极和衬底都加VNEG，不会进行编程操作。擦 除时，选中存储单元门极和衬底分别加VNEG和VP0S，进行擦除操作；与选中存储单元同列 的未选中存储单元门极和衬底都加VP0S，不会进行编程操作。VSS为地。
[0006] 如图1所示，是现有EEPROM存储单元门极控制信号产生电路；包括
[0007] 其产生电路分为两部分：高压行解码电路101和多个字选择电路，如字选择电路 1，字选择电路n，分别用1021和102n标记，102i表示从1到n中的任一字选择电路i，i取 1至n中的任一值。
[0008] 由高压行解码电路101产生总字线电压GWLS。总字线电压GWLS需要有VNEG和 VP0S两个值，VP0S由PM0S管P0和P1在控制信号X2SP、S2SPB、0E_SP和VDP的控制下产 生，VNEG由NM0S管N0和N1在控制信号X2SN、X2SNB、0E_SN和VDN的控制下产生。但是 PM0S管P0和P1和NM0S管N0和N1的漏极不能直接连接在一起，否则当PM0S管P0和P1 的漏极输出VP0S时，NM0S管N0和N1的栅极会出现VNEG而使NM0S管N0和N1的栅氧化 层的电压过高；以及当NM0S管N0和N1的漏极输出VNEG时，PM0S管P0或P1的栅极会出 现VP0S而使PM0S管P0或P1的栅氧化层的电压过高。所以现有技术中需要增加PM0S管 P2和NM0S管N2来实现隔离，其中PM0S管P2的栅极接地VSS，NM0S管N2的栅极接工作电 压VDD，使得PM0S管P0和P1以及NM0S管N0和N1的栅氧化层的电压降低，实现对栅氧化 层的保护。
[0009] 字选择电路的结构都相同，以i为1至n中的任一值为例，字选择电路i包括PMOS 管4i，NM0S管N4i、N6i和N5i，各栅极分别接控制信号BSPBi，BSNi，VDD，BDN，字选择电路 i输出字线电压WSLi，字线电压WSLi从总字线电压GWLS和地VSS之间选择一个输出，而总 字线电压GWLS包括VP0S和VNEG两个电压。同样PM0S管P3i用于对PM0S管P4i的栅氧 化层进行保护，NM0S管N3i用于对NM0S管N4i的栅氧化层进行保护，PM0S管P3i的栅极接 地VSS，NM0S管N4i的栅极接工作电压VDD。
【发明内容】
[0010] 本发明所要解决的技术问题是提供一种EEPR0M存储单元门极控制信号产生电 路，能简化电路，节约成本。
[0011] 为解决上述技术问题，本发明提供的EEPR0M存储单元门极控制信号产生电路包 括：
[0012] 高压行解码电路和多个字选择电路。
[0013] 所述高压行解码电路包括由第一PM0S管和第二PM0S管组成的第一部分行解码电 路和由第一NM0S管和第二NM0S管组成的第二部分行解码电路。
[0014] 所述第一PM0S管的漏极连接所述第二PM0S管的漏极并输出第一总字线电压，所 述第一PM0S管的栅极连接第一控制信号，所述第二PM0S管的栅极连接第二控制信号，所述 第一PM0S管的源极连接第三控制信号，所述第二PM0S管的源极连接第四控制信号；在所述 第一控制信号、所述第二控制信号、所述第三控制信号和所述第四控制信号的控制下使所 述第一部分行解码电路输出的所述第一总字线电压为擦写正电压和浮置之一。
[0015] 所述第一NM0S管的漏极连接所述第二NM0S管的漏极并输出第二总字线电压，所 述第一NM0S管的栅极连接第五控制信号，所述第二NM0S管的栅极连接第六控制信号，所述 第一NM0S管的源极连接第七控制信号，所述第二NM0S管的源极连接第八控制信号；在所述 第五控制信号、所述第六控制信号、所述第七控制信号和所述第八控制信号的控制下使所 述第二部分行解码电路输出的所述第二总字线电压为擦写负电压和浮置之一，且所述第一 总字线电压为擦写正电压时所述第二总字线电压浮置、所述第二总字线电压为擦写负电压 时所述第一总字线电压浮置。
[0016] EEPR0M的每一个存储单元的字线都连接一个所述字选择电路，各所述字选择电路 的结构相同，每一个所述字选择电路包括：第三PM0S管，第三NM0S管，第四NM0S管和第五 NM0S管。
[0017] 所述第三PM0S管的漏极、所述第三NM0S管的漏极和所述第四NM0S管的漏极连接 在一起并输出字线电压，所述字线电压输入到对应的所述存储单元的字线。
[0018] 所述第三PM0S管的源极连接所述第一总字线电压，所述第三NM0S管的源极连接 所述第二总字线电压，所述第四NM0S管的源极连所述第五NM0S管的漏极，所述第五NM0S 管的源极连接地。
[0019] 所述第三PM0S管的栅极连接第九控制信号，所述第三NM0S管的栅极连接第十控 制信号，所述第四NM0S管的栅极连接工作电压，所述第五NM0S管的栅极连接第十一控制信 号；在所述第九控制信号、所述第十控制信号和所述第十一控制信号的控制下使所述字线 电压输出擦写负电压、擦写正电压和地之一。
[0020] 进一步的改进是，所述第一控制信号、所述第二控制信号、所述第三控制信号和所 述第四控制信号都在地和擦写正电压之间切换。
[0021] 进一步的改进是，所述第一控制信号和所述第二控制信号的逻辑正好反相。
[0022] 进一步的改进是，所述第五控制信号、所述第六控制信号、所述第七控制信号和所 述第八控制信号都在工作电压和擦写负电压之间切换。
[0023] 进一步的改进是，所述第五控制信号和所述第六控制信号的逻辑正好反相。
[0024] 进一步的改进是，所述第九控制信号在地和擦写正电压之间切换，所述第十控制 信号在工作电压和擦写负电压之间切换，所述第十一控制信号在工作电压和擦写负电压之 间切换。
[0025] 进一步的改进是，所述EEPROM的一个存储单元选中时，该存储单元对应的所述字 选择电路的所述第九控制信号接地，所述第十控制信号接工作电压，所述第十一控制信号 接擦写负电压，所述字线电压为擦写负电压和擦写正电压之一。
[0026] 进一步的改进是，所述EEPROM的一个存储单元未选中时，该存储单元对应的所述 字选择电路的所述第九控制信号接擦写正电压，所述第十控制信号接擦写负电压，所述第 十一控制信号接工作电压，所述字线电压为地。
[0027] 进一步的改进是，所述擦写正电压用于在编程时加载在选中的存储单元门极并对 该选中的存储单元进行编程操作，所述擦写正电压还用于在擦除时加载在与选中存储单元 同列的未选中存储单元门极并阻止与选中存储单元同列的未选中存储单元进行擦除操作； 所述擦写负电压用于在擦除时加载在选中存储单元门极并对选中存储单元进行擦除操作， 所述擦写负电压还用于在编程时加载在与选中存储单元同列的未选中存储单元门极并阻 止与选中存储单元同列的未选中存储单元进行编程操作。
[0028] 进一步的改进是，所述EEPROM的存储单元为S0N0S管。
[0029] 本发明通过将高压行解码电路的总字线电压分两路输出，且是通过PM0S传输的 擦写正电压和通过NM0S传输的擦写负电压，能够防止正高压对负高压输出端的栅氧化层 的影响以及负高压对正高压输出端的栅氧化层的影响，所以能够使高压行解码电路节省两 个用于隔离栅氧化层的M0S晶体管；同时，本发明高压行解码电路输出的两路总字线电压 分别输入到各字选择电路中，同样能够为每个字选择电路节约两个用于隔离栅氧化层的 M0S晶体管，所以本发明能简化电路，节约成本。
【附图说明】
[0030] 下面结合附图和【具体实施方式】对本发明作进一步详细的说明：
[0031] 图1是现有EEPROM存储单元门极控制信号产生电路图；
[0032] 图2是本发明实施例EEPROM存储单元门极控制信号产生电路图。
【具体实施方式】
[0033] 如图2所示，是本发明实施例EEPROM存储单元门极控制信号产生电路图。本发明 实施例EEPROM存储单元门极控制信号产生电路包括：
[0034] 高压行解码电路1和多个字选择电路，如字选择电路1至字选择电路n分别用21 至2n标记，其中2i标记字选择电路i，i表示1至n中的任一值。
[0035] 所述高压行解码电路1包括由第一PMOS管P0和第二PMOS管P1组成的第一部分 行解码电路和由第一NM0S管N0和第二NM0S管N1组成的第二部分行解码电路。
[0036] 所述第一PMOS管P0的漏极连接所述第二PMOS管P1的漏极并输出第一总字线电 压GWLS_P，所述第一PMOS管P0的栅极连接第一控制信号X2SP，所述第二PMOS管P1的栅 极连接第二控制信号X2SPB，所述第一PMOS管P0的源极连接第三控制信号X2SN，所述第二 PMOS管P1的源极连接第四控制信号X2SNB;在所述第一控制信号X2SP、所述第二控制信号 X2SPB、所述第三控制信号X2SN和所述第四控制信号X2SNB的控制下使所述第一部分行解 码电路输出的所述第一总字线电压GWLS_P为擦写正电压即VP0S和浮置之一。
[0037] 所述第一NM0S管N0的漏极连接所述第二NM0S管N1的漏极并输出第二总字线电 压GWLS_N，所述第一NM0S管N0的栅极连接第五控制信号X2SN，所述第二NM0S管N1的栅 极连接第六控制信号X2SNB，所述第一NM0S管N0的源极连接第七控制信号0E_SN，所述第 二NM0S管N1的源极连接第八控制信号VDN;在所述第五控制信号X2SN、所述第六控制信号 X2SNB、所述第七控制信号0E_SN和所述第八控制信号VDN的控制下使所述第二部分行解码 电路输出的所述第二总字线电压G WLS_N为擦写负电压即VNEG和浮置之一，且所述第一总 字线电压GWLS_P为擦写正电压时所述第二总字线电压GWLS_N浮置、所述第二总字线电压 GWLS_N为擦写负电压时所述第一总字线电压GWLS_P浮置。
[0038] EEPR0M的每一个存储单元的字线都连接一个所述字选择电路，各所述字选择电路 的结构相同，如以标记2i表示的字选择电路i为例说明如下，每一个所述字选择电路包括： 第三PMOS管P4i，第三NM0S管N4i，第四NM0S管N6i和第五NM0S管N5i。
[0039] 所述第三PMOS管P4i的漏极、所述第三NM0S管N4i的漏极和所述第四NM0S管 N6i的漏极连接在一起并输出字线电压WLSi，所述字线电压WLSi输入到对应的所述存储单 元的字线。
[0040] 所述第三PMOS管P4i的源极连接所述第一总字线电压GWLS_P，所述第三NM0S管 N4i的源极连接所述第二总字线电压GWLS_N，所述第四NM0S管N6i的源极连所述第五NM0S 管N5i的漏极，所述第五NM0S管N5i的源极连接地VSS。
[0041] 所述第三PMOS管P4i的栅极连接第九控制信号BSPBi，所述第三NM0S管N4i的栅 极连接第十控制信号BSNi，所述第四NM0S管N6i的栅极连接工作电压VDD，所述第五NM0S 管N5i的栅极连接第十一控制信号BDN;在所述第九控制信号BSPBi、所述第十控制信号 BSNi和所述第^^一控制信号BDN的控制下使所述字线电压WLSi输出擦写负电压、擦写正电 压和地VSS之一。
[0042] 较佳为，所述第一控制信号X2SP、所述第二控制信号X2SPB、所述第三控制信号 X2SN和所述第四控制信号X2SNB都在地VSS和擦写正电压之间切换。所述第一控制信号 X2SP和所述第二控制信号X2SPB的正好反相。
[0043] 所述第五控制信号X2SN、所述第六控制信号X2SNB、所述第七控制信号0E_SN和所 述第八控制信号VDN都在工作电压VDD和擦写负电压之间切换。所述第五控制信号X2SN 和所述第六控制信号X2SNB的正好反相。
[0044] 所述第九控制信号BSPBi在地VSS和擦写正电压之间切换，所述第十控制信号 BSNi在工作电压VDD和擦写负电压之间切换，所述第^^一控制信号BDN在工作电压VDD和 擦写负电压之间切换。
[0045] 所述EEPROM的一个存储单元选中时，该存储单元对应的所述字选择电路的所述 第九控制信号BSPBi接地VSS，所述第十控制信号BSNi接工作电压VDD，所述第^^一控制信 号BDN接擦写负电压，所述字线电压WLSi为擦写负电压和擦写正电压之一。
[0046] 所述EEPROM的一个存储单元未选中时，该存储单元对应的所述字选择电路的所 述第九控制信号BSPBi接擦写正电压，所述第十控制信号BSNi接擦写负电压，所述第十一 控制信号BDN接工作电压VDD，所述字线电压WLSi为地VSS。
[0047] 所述擦写正电压即VP0S用于在编程时加载在选中的存储单元门极并对该选中的 存储单元进行编程操作，所述擦写正电压还用于在擦除时加载在与选中存储单元同列的未 选中存储单元门极并阻止与选中存储单元同列的未选中存储单元进行擦写操作；所述擦写 负电压即VNEG用于在擦除时加载在选中存储单元门极并对选中存储单元进行擦除操作， 所述擦写负电压还用于在编程时加载在与选中存储单元同列的未选中存储单元门极并阻 止与选中存储单元同列的未选中存储单元进行编程操作。所述擦写正电压大于工作电压 VDD〇
[0048] 在一较佳实施例中，高压行解码电路1的各控制信号能够采用表二所示的值：
[0049] 表二
[0052] 在一较佳实施例中，各字选择电路的各控制信号能够采用表三所示的值：
[0053] 表三
[0055] 本发明实施例中所述EEPROM的存储单元为S0N0S管。
[0056] 由图2可知，本发明通过将所述第一总字线电压GWLS_P*所述第二总字线电压 GWLS_N分开连接，由于第一总字线电压GWLS_P是用于输出VPOS，故VPOS并不会对所述第 一NMOS管N0、所述第二NMOS管N1和所述第三NMOS管N4i的栅氧化层造成影响；同样，由 于第二总字线电压GWLS_N是用于输出VNEG，故VNEG并不会对所述第一PMOS管P0、所述第 二PMOS管P1和所述第三PMOS管P4i的栅氧化层造成影响；所以和图1的现有电路相比， 本发明实施例能够节约用于隔离栅氧化层的MOS晶体管，从而能简化电路，节约成本。
[0057] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限 制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应 视为本发明的保护范围。
【主权项】
1. 一种EEPROM存储单元门极控制信号产生电路，其特征在于，包括： 高压行解码电路和多个字选择电路； 所述高压行解码电路包括由第一PMOS管和第二PMOS管组成的第一部分行解码电路和 由第一NMOS管和第二NMOS管组成的第二部分行解码电路； 所述第一PMOS管的漏极连接所述第二PMOS管的漏极并输出第一总字线电压，所述第 一PMOS管的栅极连接第一控制信号，所述第二PMOS管的栅极连接第二控制信号，所述第一 PMOS管的源极连接第三控制信号，所述第二PMOS管的源极连接第四控制信号；在所述第一 控制信号、所述第二控制信号、所述第三控制信号和所述第四控制信号的控制下使所述第 一部分行解码电路输出的所述第一总字线电压为擦写正电压和浮置之一； 所述第一NMOS管的漏极连接所述第二NMOS管的漏极并输出第二总字线电压，所述第 一NMOS管的栅极连接第五控制信号，所述第二NMOS管的栅极连接第六控制信号，所述第一 NMOS管的源极连接第七控制信号，所述第二匪OS管的源极连接第八控制信号；在所述第五 控制信号、所述第六控制信号、所述第七控制信号和所述第八控制信号的控制下使所述第 二部分行解码电路输出的所述第二总字线电压为擦写负电压和浮置之一，且所述第一总字 线电压为擦写正电压时所述第二总字线电压浮置、所述第二总字线电压为擦写负电压时所 述第一总字线电压浮置； EEPROM的每一个存储单元的字线都连接一个所述字选择电路，各所述字选择电路的结 构相同，每一个所述字选择电路包括：第三PMOS管，第三NMOS管，第四NMOS管和第五NMOS 管； 所述第三PMOS管的漏极、所述第三NMOS管的漏极和所述第四NMOS管的漏极连接在一 起并输出字线电压，所述字线电压输入到对应的所述存储单元的字线； 所述第三PMOS管的源极连接所述第一总字线电压，所述第三NMOS管的源极连接所述 第二总字线电压，所述第四NMOS管的源极连所述第五NMOS管的漏极，所述第五NMOS管的 源极连接地； 所述第三PMOS管的栅极连接第九控制信号，所述第三NMOS管的栅极连接第十控制信 号，所述第四NMOS管的栅极连接工作电压，所述第五NMOS管的栅极连接第十一控制信号； 在所述第九控制信号、所述第十控制信号和所述第十一控制信号的控制下使所述字线电压 输出擦写负电压、擦写正电压和地之一。2. 如权利要求1所述EEPROM存储单元门极控制信号产生电路，其特征在于：所述第一 控制信号、所述第二控制信号、所述第三控制信号和所述第四控制信号都在地和擦写正电 压之间切换。3. 如权利要求2所述EEPROM存储单元门极控制信号产生电路，其特征在于：所述第一 控制信号和所述第二控制信号的逻辑正好反相。4. 如权利要求1所述EEPROM存储单元门极控制信号产生电路，其特征在于：所述第五 控制信号、所述第六控制信号、所述第七控制信号和所述第八控制信号都在工作电压和擦 写负电压之间切换。5. 如权利要求4所述EEPROM存储单元门极控制信号产生电路，其特征在于：所述第五 控制信号和所述第六控制信号的逻辑正好反相。6. 如权利要求1所述EEPROM存储单元门极控制信号产生电路，其特征在于：所述第九 控制信号在地和擦写正电压之间切换，所述第十控制信号在工作电压和擦写负电压之间切 换，所述第十一控制信号在工作电压和擦写负电压之间切换。7. 如权利要求6所述EEPROM存储单元门极控制信号产生电路，其特征在于：所述 EEPROM的一个存储单元选中时，该存储单元对应的所述字选择电路的所述第九控制信号接 地，所述第十控制信号接工作电压，所述第十一控制信号接擦写负电压，所述字线电压为擦 写负电压和擦写正电压之一。8. 如权利要求6所述EEPROM存储单元门极控制信号产生电路，其特征在于：所述 EEPROM的一个存储单元未选中时，该存储单元对应的所述字选择电路的所述第九控制信号 接擦写正电压，所述第十控制信号接擦写负电压，所述第十一控制信号接工作电压，所述字 线电压为地。9. 如权利要求1至8中任一权利要求所述EEPROM存储单元门极控制信号产生电路，其 特征在于：所述擦写正电压用于在编程时加载在选中的存储单元门极并对该选中的存储单 元进行编程操作，所述擦写正电压还用于在擦除时加载在与选中存储单元同列的未选中存 储单元门极并阻止与选中存储单元同列的未选中存储单元进行擦除操作；所述擦写负电压 用于在擦除时加载在选中存储单元门极并对选中存储单元进行擦除操作，所述擦写负电压 还用于在编程时加载在与选中存储单元同列的未选中存储单元门极并阻止与选中存储单 元同列的未选中存储单元进行编程操作。10. 如权利要求9所述EEPROM存储单元门极控制信号产生电路，其特征在于：所述 EEPROM的存储单元为SONOS管。
【专利摘要】本发明公开了一种EEPROM存储单元门极控制信号产生电路，包括：高压行解码电路和多个字选择电路；高压行解码电路的输出分为两路分别输出用于提供擦写正电压的第一总字线电压和用于提供擦写负电压的第二总字线电压，且两路电压分别输入到各字选择电路中，防止了擦写正电压对NMOS管的栅氧化层以及擦写负电压对PMOS管的影响，能节省用于隔离栅氧化层的MOS晶体管，所以本发明能简化电路，节约成本。
【IPC分类】G11C16/14
【公开号】CN104900266
【申请号】CN201510315395
【发明人】冯国友, 赵艳丽
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2015年9月9日
【申请日】2015年6月10日
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