驻留内存的读取控制电路的制作方法
驻留内存的读取控制电路的制作方法
【技术领域】
[0001]本发明涉及一种读取控制电路，尤其是一种驻留内存的读取控制电路。
【背景技术】
[0002]在一些超低功耗系统，例如蓝牙4.0系统，需要用一次性电池供电超过数月。其中通常会采用驻留内存(Retent1n Memory)来保存一些AP (应用CPU: Applicat1nProcessor)或 CPU(中央 CPU:Central Processing Unit)或MCU(单片机:Micro ControlUnit)运行状态数据。例如一种可穿戴式人体健康监测设备，需要不断存储人体历史健康数据(例如血压、心跳次数等)，每次系统被唤醒重新量测健康数据时，需要与上次或历史数据进行比较，如果发生突然的剧烈变化，可能预示人体健康出现重大疾病的前兆，可穿戴式人体健康监测设备可以产生预警通知。
[0003]现在都是通过直流-直流转换器(降压型)为AP或CPU或MCU、读/写电路和驻留内存供电，有的电路在直流-直流转换器和AP或CPU或MCU之间设有可控开关。通常驻留内存需要在AP或CPU或MCU要休眠(指它们之间的可控开关断开，直流-直流转换器仍工作)时，仍要维持工作，寄存一些关键性的信息，以便CPU被重新唤醒时，可以知道历史情况。驻留内存通常会有静态功耗，这些功耗会减少系统的续航时间。降低功耗，有助于增加系统的续航时间，极大的增强产品的竞争力。随着系统日益复杂，驻留内存的大小却在增加，更大的驻留内存可以存储更多信息，实现更强大的功能。但通常驻留内存越大，其消耗的静态电流越大。因此需要改进驻留内存的设计来减小其静态电流。
[0004]有鉴于此，特提出本发明。
【发明内容】
[0005]本发明要解决的技术问题在于克服现有技术的不足，提供一种在控制处理单元准备进入休眠状态时可减小驻留内存的静态电流消耗的驻留内存的读取控制电路。
[0006]为解决上述技术问题，本发明采用技术方案的基本构思是:
[0007]一种驻留内存的读取控制电路，包括用于输出一直流电源的电源转换器、驻留内存单元和用于对驻留内存单元进行读/写操作的读/写电路，所述电源转换器的输出端连接所述读/写电路的电源端；还包括:
[0008]调压器，提供电压可调节的第三直流电源，第三直流电源的电压范围是从预定最小电压值到预定最大电压值，所述第三直流电源的预定最大电压值等于所述电源转换器的电压值；
[0009]控制处理单元，用以在由待机状态切换至工作状态时，控制第三直流电源的电压从预定最小电压值上升至预定最大电压值，在由工作状态切换至待机状态时，控制第三直流电源的电压从预定最大电压值下降至预定最小电压值；
[0010]所述控制处理单元的输出端连接所述调压器的控制端，所述调压器的输出端连接所述驻留内存单元的电源端。[0011 ] 进一步地，所述控制处理单元，用以在由待机状态切换至工作状态时，控制调压器输出的第三直流电源电压从预定最小电压值分η级逐步上升至预定最大电压值，在由工作状态切换至待机状态时，控制调压器输出的第二电源电压从预定最大电压值η级逐步下降至预定最小电压值，n ^ 2，η为整数。
[0012]优选的，所述调压器包括第一直流电源输入端、第二直流电源输入端、电流源、第一 NMOS管、第二 NMOS管、电阻、A可控开关、B可控开关、第三NMOS管和两个电容；所述控制处理单元为CPU ；
[0013]所述第一 NMOS管和第二 NMOS管的栅极相连，所述第一 NMOS管的漏极与其栅极相连，所述第一 NMOS管的源极和衬底相连，所述第三NMOS管的栅极和漏极相连，所述第三NMOS管的源极和衬底接地，所述调压器的第一直流电源输入端通过所述电流源连接所述第一 NMOS管的漏极，所述调压器的第一直流电源输入端还连接所述第二 NMOS管的漏极，所述电阻连接在所述第一 NMOS管的源极、衬底的连接点和第三NMOS管的栅极和漏极的连接点之间，所述A可控开关的电源端与所述电阻并联，所述CPU的输出端连接所述A可控开关的控制端和所述B可控开关的控制端，所述第二 NMOS管的源极和衬底相连作为所述调压器的输出端，所述B可控开关的电源端连接在第二直流电源输入端和调压器的输出端之间，一个所述电容连接在所述第一 NMOS管的栅极和地之间，第二 NMOS管的源极和衬底相连并接地，另一个所述电容连接在所述第二 NMOS管的源极和地之间；
[0014]在由待机状态切换至工作状态时，控制处理单元先输出第一控制信号使得A可控开关断开，再输出第二控制信号使B可控开关闭合使调压器输出的电压从预定最小电压值上升至预定最大电压值；
[0015]在由工作状态切换至待机状态时，控制处理单元先输出第三控制信号以使得A可控开关闭合，再输出第四控制信号使得B可控开关断开使调压器输出的电压从预定最大电压值下降至预定最小电压值。
[0016]优选的，所述调压器包括第一直流电源输入端、第二直流电源输入端、电流源、第一 NMOS管、第二 NMOS管、至少两个电阻、与所述电阻数量相等的A可控开关、B可控开关、第三NMOS管和两个电容，所述控制处理单元为CPU ；
[0017]所述第一 NMOS管和第二 NMOS管的栅极相连，所述第一 NMOS管的漏极与其栅极相连，所述第一 NMOS管的源极和衬底相连，所述第三NMOS管的栅极和漏极相连，所述第三NMOS管的源极和衬底接地，所述调压器的第一直流电源输入端通过所述电流源连接所述第一 NMOS管的漏极，所述第一 NMOS管的漏极与其栅极相连，所述调压器的第一直流电源输入端还连接所述第二 NMOS管的漏极，所述至少两个电阻串联在所述第一 NMOS管的源极、衬底的连接点和第三NMOS管的栅极和漏极的连接点之间，每个所述A可控开关的电源端并联一个所述电阻，所述CPU的输出端分别连接所述A可控开关的控制端和所述B可控开关的控制端，所述第二 NMOS管的源极和衬底相连作为所述调压器的输出端，所述B可控开关的电源端连接在第二直流电源输入端和调压器的输出端之间，一个所述电容连接在所述第一NMOS管的栅极和地之间，第二 NMOS管的源极和衬底相连并接地，另一个所述电容连接在所述第二 NMOS管的源极和地之间；
[0018]在由待机状态切换至工作状态时，控制处理单元先输出第一控制信号使得多个A可控开关依次断开，再输出第二控制信号使B可控开关闭合使调压器输出的电压逐步从预定最小电压值上升至预定最大电压值；
[0019]在由工作状态切换至待机状态时，控制处理单元先输出第三控制信号以使得多个A可控开关闭合，再输出第四控制信号使得B可控开关断开使调压器输出的电压逐步从预定最大电压值下降至预定最小电压值。
[0020]优选的，所述至少两个电阻的电阻值按2的倍数递增或相等。
[0021]优选的，所述调压器包括第一直流电源输入端、第二直流电源输入端、电流源、第一 NMOS管、第二 NMOS管、两个电阻、A可控开关、B可控开关、第三NMOS管和电容，所述控制处理单元为CPU ；
[0022]所述第一直流电源输入端通过所述电流镜和所述第一 NMOS管的漏极相连，所述第一直流电源输入端还连接所述第二 NMOS管的漏极，所述第一 NMOS管和第二 NMOS管的栅极相连，且所述两个电阻串联连接在所述第一 NMOS管和第二 NMOS管的栅极之间，所述第一 NMOS管的源极和衬底相连，并连接所述第三NMOS管的漏极，所述第三NMOS管的源极和衬底接地，所述第二 NMOS管的栅极和地之间连接一个所述电容，所述第二 NMOS管的源极和衬底均通过另一个所述电容接地，所述A可控开关的电源端连接在所述直流转换器输入端和所述两个电阻的连接点之间，所述CPU的输出端连接所述A可控开关的控制端，所述第二NMOS管的源极和衬底连接作为所述调压器的输出端，所述B可控开关的电源端连接在所述第二直流电源输入端和调压器的输出端之间，所述CPU的输出端连接所述B可控开关的控制端；
[0023]在由待机状态切换至工作状态时，控制处理单元先输出第一控制信号使得A可控开关闭合，再输出第二控制信号使B可控开关闭合使调压器输出的电压从预定最小电压值上升至预定最大电压值；
[0024]在由工作状态切换至待机状态时，控制处理单元先输出第三控制信号以使得A可控开关断开，再输出第四控制信号使得B可控开关断开使调压器输出的电压从预定最大电压值下降至预定最小电压值。
[0025]优选的，所述第三NMOS管采用与驻留内存单元中的NMOS采用相同类型。
[0026]优选的，所述调压器的第一直流电源输入端连接第一直流电源，所述调压器的第二直流电源输入端连接所述电源转换器的输出端，所述第一直流电源连接所述电源转换器的输入端。
[0027]优选的，所述电源转换器为直流-直流电源转换器。
[0028]优选的，所述A可控开关和B可控开关为三极管或场效应管。
[0029]采用上述技术方案后，本发明与现有技术相比具有以下有益效果:本发明由于设置了调压器，可在控制处理单元准备进入休眠状态时先将驻留内存的电源电压降低至较低值，从而减小驻留内存的静态电流消耗。
【附图说明】
[0030]图1是本发明驻留内存的读取控制电路的原理框图；
[0031]图2是本发明调压器的一种具体电路图；
[0032]图3是本发明调压器的另一种具体电路图；
[0033]图4是本发明调压器的第三种具体电路图。
【具体实施方式】
[0034]下面结合附图和具体实施例，对本发明作进一步说明，以助于理解本发明的内容。
[0035]一种驻留内存的读取控制电路，包括输出一直流电源的电源转换器、驻留内存单元和用于对驻留内存进行读/写操作的读/写电路，所述电源转换器的输出端连接所述读/写电路的电源端，还包括:
[0036]调压器，提供电压可调节的第三直流电源，第三直流电源的电压范围是从预定最小电压值到预定最大电压值，所述第三直流电源的预定最大电压值等于所述电源转换器的电压值；
[0037]控制处理单元，用以在由待机状态切换至工作状态时，控制第三直流电源的电压从预定最小电压值上升至预定最大电压值，在由工作状态切换至待机状态时，控制第三直流电源的电压从预定最大电压值下降至预定最小电压值；
[0038]所述控制处理单元的输出端连接所述调压器的控制端，所述调压器的输出端连接所述驻留内存单元的电源端。
[0039]进一步地，所述控制处理单元，用以在由待机状态切换至工作状态时，控制调压器输出的第三直流电源电压从预定最小电压值分η级逐步上升至预定最大电压值，在由工作状态切换至待机状态时，控制调压器输出的第二电源电压从预定最大电压值η级逐步下降至预定最小电压值，n ^ 2，η为整数。
[0040]详细请参见图1，一种驻留内存的读取控制电路，包括用于连接第一直流电源的降压型直流-直流转换器WZ (作为电源转换器)、CPU、驻留内存单元ReMEM和用于对驻留内存进行读/写操作的读/写电路RW，所述直流-直流转换器WZ的输出分别连接所述CPU的电源端和读/写电路RW的电源端，所述读/写电路RW和所述驻留内存单元ReMEM通信连接，还包括一调压器VT，所述直流-直流转换器WZ的电源输出连接所述调压器VT的第二直流转换器输入端，所述调压器VT还包括一用于连接所述直流电源的第一直流电源输入端，所述CPU的输出端连接所述调压器VT的两个调压控制端，所述调压器VT的输出连接所述驻留内存单元ReMEM的电源端。
[0041]参照图2，作为一种优选实施例，所述调压器包括第一直流电源输入端VIN、第二直流电源输入端VH、电流源、第一 NMOS管、第二 NMOS管、电阻Rl、A可控开关、B可控开关、第三NMOS管和两个电容；所述控制处理单元为CPU ；
[0042]第一直流电源输入端VIN连接所述第一直流电源，第二直流电源输入端VH连接直流-直流转换器WZ，所述第一 NMOS管和第二 NMOS管的栅极相连，所述第一 NMOS管MNl的漏极与其栅极相连，所述第一 NMOS管MNl的源极和衬底相连，所述第三NMOS管MN3的栅极和漏极相连，所述第三NMOS管MN3的源极和衬底接地，所述电阻Rl连接在所述第一 NMOS管丽I的源极、衬底的连接点和第三NMOS管丽3的栅极和漏极的连接点之间，所述调压器的第一直流电源输入端VIN通过所述电流源连接所述第一 NMOS管的漏极，所述第一 NMOS管的漏极与其栅极相连，所述调压器的第一直流电源输入端VIN还连接所述第二 NMOS管的漏极，所述A可控开关的电源端与所述电阻Rl并联，所述CPU的输出端连接所述A可控开关的控制端和所述B可控开关的控制端，所述第二 NMOS管的源极和衬底相连作为所述调压器的输出端VL，所述B可控开关的电源端连接在调节器的第二直流电源输入端VH和调压器的输出端VL之间，一个所述电容连接在所述第一 NMOS管的栅极和地之间，第二 NMOS管的源极和衬底相连并接地，另一个所述电容连接在所述第二 NMOS管的源极和地之间；
[0043]在由待机状态切换至工作状态时，控制处理单元先输出第一控制信号使得A可控开关断开，再输出第二控制信号使B可控开关闭合使调压器输出的电压从预定最小电压值上升至预定最大电压值；
[0044]在由工作状态切换至待机状态时，控制处理单元先输出第三控制信号以使得A可控开关闭合，再输出第四控制信号使得B可控开关断开使调压器输出的电压从预定最大电压值下降至预定最小电压值。
[0045]本发明驻留内存的读取控制电路的工作原理为:当系统进入待机状态时，CPU通过设置KSK从高电平变为低电平，再通过控制KSl从低电平变为高电平(即控制A可控开关SI从断开状态切换到导通状态)，将调压器VT的输出电压VL调节到最低值，然后关闭直流-直流转换器WZ (依靠现有技术实现)，此时直流-直流转换器WZ本身也不将耗电，同时以直流-直流转换器WZ的输出供电的电路(包括读/写电路RW，CPU等)将都不再耗电，此时只有调压器VT和驻留内存单元ReMEM在耗电，可以将系统的功耗做到极低，例如200纳安。
[0046]当CPU准备进入休眠状态时，先通过CPU控制将驻留内存单元ReMEM的电源电压降低至较低值，这样以便减小驻留内存单元ReMEM的静态电流消耗，然后CPU才进入休眠状态；
[0047]当CPU准备从休眠状态恢复到工作状态后，先通过控制A可控开关SI从高电平变成低电平(即A可控开关SI打开)将调压器VT的输出电压由最低值调高到最高值，然后通过将KSK设置为高电平将调压器VT的输出被拉升至等于直流-直流转换器WZ的输出电压VH，此时读/写电路RW和驻留内存单元ReMEM工作在相同电压(即VH)下，这样可以保证数据的正确读写操作。调压器VT始终处于工作状态，从来未被关掉，只是让电阻Rl被串联进去，导致输出电压升高。
[0048]图3为另一种调压器VT的具体电路图，所述调压器VT包括第一直流电源输入端VIN、第二直流电源输入端VH、电流源I1、第一 NMOS管丽1、第二 NMOS管MN2、三个电阻，分别为Rl、R2、R3、一组A可控开关、B可控开关SK、第三NMOS管丽3和两个电容Cl、C2 ;
[0049]第一直流电源输入端VIN连接所述第一直流电源，第二直流电源输入端VH连接直流-直流转换器WZ，所述第一 NMOS管MNl和第二 NMOS管MN2的栅极相连，所述第一 NMOS管丽I的漏极与其栅极相连，所述第一 NMOS管丽I的源极和衬底相连，所述第三NMOS管MN3的栅极和漏极相连，所述第三NMOS管的源极和衬底接地，所述三个电阻R1、R2、R3串联在所述第一 NMOS管丽I的源极、衬底的连接点和第三NMOS管丽3的栅极和漏极的连接点之间，所述调压器VT的第一直流电源输入端VIN通过所述电流源11连接所述第一 NMOS管丽I的漏极，所述调压器VT的第一直流电源输入端VIN还连接所述第二匪OS管丽2的漏极，所述第一 NMOS管MNl的源极和衬底依次串联所述三个电阻R1、R2、R3，第一电阻Rl并联第一 A可控开关SI，第二电阻R2并联第二 A可控开关S2，第三电阻R3并联第三A可控开关S3，所述CPU的输出端分别连接所述三个A可控开关的控制端，串联的所述三个电阻Rl、R2、R3连接所述第三NMOS管的漏极，所述第三NMOS管的源极和衬底接地，所述第三NMOS管的漏极与其栅极相连， 所述CPU的输出端还连接所述B可控开关SK的控制端，所述第二 NMOS管MN2的源极和衬底相连作为所述调压器VT的输出端VL，所述B可控开关SK的电源端连接在调压器的第二直流电源输入端VH和调压器的输出端VL之间，电容C2连接在所述第一NMOS管MNl的栅极和地之间，第二 NMOS管MN2的源极和衬底相连并接地，另一个所述电容Cl连接在所述第二 NMOS管丽2的源极和地之间。
[0050]本发明驻留内存的读取控制电路的工作原理为:当系统进入待机状态时，CPU通过将KSK设置从高电平变为低电平，再依次通过控制KSl、KS2、KS3从低电平变为高电平(即控制三个A可控开关S1、S2、S3依次从断开状态切换到导通状态)，将调压器VT的输出电压VL逐步调节到最低值，然后关闭直流-直流转换器WZ (依靠现有技术实现)，此时直流-直流转换器WZ本身也不将耗电，同时以直流-直流转换器WZ的输出供电的电路(包括读/写电路RW，CPU等)将都不再耗电，此时只有调压器VT和驻留内存单元ReMEM在耗电，可以将系统的功耗做到极低，例如200纳安。
[0051]当CPU准备进入休眠状态时，先通过CPU控制将驻留内存单元ReMEM的电源电压降低至较低值，这样以便减小驻留内存单元ReMEM的静态电流消耗，然后CPU才进入休眠状态；
[0052]当CPU准备从休眠状态恢复到工作状态后，先通过依次控制三个A可控开关S1、S2、S3从高电平变成低电平(即三个A可控开关S1-S3依次打开)将调压器VT的输出电压逐步由最低值调高到最高值，然后通过将KSK设置为高电平将调压器VT的输出被拉升至等于直流-直流转换器WZ的输出电压VH，此时读/写电路RW和驻留内存单元ReMEM工作在相同电压(即VH)下，这样可以保证数据的正确读写操作。调压器VT始终处于工作状态，从来未被关掉，只是让电阻Rl、R2、R3被串联进去，导致输出电压升高。
[0053]CPU工作状态的判断(指从工作到休眠以及从休眠到工作状态)过程是由在CPU上的软件来实现。CPU中还包括存储软件的闪存，其中存储了嵌入式软件。CPU的运行即通过嵌入式软件执行来实现，而该技术属于现有技术。
[0054]要保证读/写电路RW和驻留内存单元ReMEM的电压相同才可以保证数据的正确读写操作，因为:如果电压不同，例如驻留内存单元ReMEM单元仍以较低电压(一个NMOS管的阈值电压)工作，则可能导致读写电路漏电。原因如下:读写电路一般为数字电路，如果来自驻留内存单元ReMEM单元的信号(提供给读写电路的信号)高电平低于读写电路的电源电压，以一个反相器作为实现读写电路中输入电路的例子，则此时，反相器的输入处于反相器电源和地之前的中间电压，将导致反相器中的PMOS和NMOS同时导通，这样反相器的漏电很大。一般数字电路要求其输入信号的高电平等于其电源电压，这样NMOS导通时，PMOS完全被断开，这样就无漏电。
[0055]上述实施例中驻留内存单元ReMEM的电源电压升高时为经过分步骤逐步升高，驻留内存单元ReMEM的电源电压降低时为经过分步骤逐步降低，这样可以避免驻留内存单元ReMEM的电源电压迅速跳变时导致驻留内存单元ReMEM中数据出错的问题。
[0056]上述电阻可为大于等于两个的任意数量。在一些实施方案中，可以增加电阻和与之并联的开关控制来实现更多的逐步升高和降低的多步骤调节方式。输出端VL的电压应该等于VN3S节点的电压，等于串联电阻上的电压与第三NMOS管丽3的栅源电压之和。当串联电阻被部分与A可控开关并联短路后，其上的电压降将减小；部分与串联电阻并联的A可控开关断开后，其上的电压降将增加。从而实现通过开关调节VN3S电压的效果。第三NMOS管MN3用于设置驻留内存单元的最低工作电压。在一种优选实施方案中，可以设计第三NMOS管丽3采用与驻留内存单元中的NMOS (即用于构建驻留内存单元核心单元的NM0S)采用相同类型(即两者相匹配)，这样他们之间在制造时，其阈值电压比较一致，即调压器可实现的最低调压与驻留内存单元的最低工作电压比较一致，有助于提高最低功耗工作时芯片良率，还可以有助于改善随温度、工艺偏差等因素变化导致工作不稳定的问题。一般驻留内存单元的最低工作电压接近等于构建它的MOS管阈值。MOS管阈值的定义为使其导通的最低电压。
[0057]所述至少两个电阻的电阻值按2的倍数递增或相等。这样可以保证变压幅度较平缓，更加可以避免驻留内存单元的电源电压迅速跳变。
[0058]图4为调压器VT的第三种具体电路图，所述调压器VT包括第一直流电源输入端VIN、第二直流电源输入端VH、电流源12、第一 NMOS管MN4、第二 NMOS管MN5、两个电阻R4、R5、A可控开关SKl、B可控开关SK2、第三NMOS管MN6和两个电容C3、C4 ;
[0059]第一直流电源输入端VIN连接所述第一直流电源，第二直流电源输入端VH连接直流-直流转换器WZ，所述第一直流电源输入端通过所述电流镜12和所述第一 NMOS管MN4的漏极相连，所述第一直流电源输入端还连接所述第二 NMOS管MN5的漏极，所述第一 NMOS管MN4和第二 NMOS管MN5的栅极相连，且所述两个电阻R4、R5串联连接在所述第一 NMOS管MN4和第二 NMOS管MN5的栅极之间，所述第一 NMOS管MN4的源极和衬底相连，并连接所述第三NMOS管MN6的漏极，所述第三NMOS管MN6的源极和衬底接地，所述第二 NMOS管MN5的栅极和地之间连接一个所述电容C2，所述第二 NMOS管MN5的源极和衬底均通过另一个所述电容Cl接地，所述A可控开关SKl的电源端连接在所述第二直流电源输入端VH和所述两个电阻的连接点之间，所述CPU的输出端连接所述A可控开关的控制端，所述第二 NMOS管MN5的源极和衬底连接作为所述调压器VT的输出端VL，所述B可控开关的电源端连接在所述第二直流电源输入端VH和调压器VT的输出端VL之间，所述CPU的输出端连接所述B可控开关SK2的控制端。
[0060]本电路的工作原理为:当需要读写时，CPU先通过将KSKl从低电平设置为高电平，将调压器VT的输出被逐步拉升至接近直流-直流转换器WZ的输出电压VH，然后通过将KSK2从低电平设置为高电平将低功耗调压器VT的输出完全拉高至直流-直流转换器WZ的输出电压VH，此时读/写电路RW和驻留内存单元ReMEM工作在相同电压(即VH)下，这样可以保证数据的正确读写操作。
[0061]当系统进入待机状态时，先停止读写操作(依靠现有技术实现)，然后CPU通过控制KSK2从高电平变为低电平，再控制KSKl从高电平变为低电平，将超低功耗的调压器VT的输出电压VL逐步调节到最低值，然后关闭直流-直流转换器WZ，此时直流-直流转换器WZ本身也不将耗电，同时以直流-直流转换器WZ的输出供电的电路(包括读/写电路鼎，(PU等)将都不再耗电，此时只有调压器VT和驻留内存单元ReMEM在耗电，可以将系统的功耗做到极低，例如200纳安。
[0062]图4中当KSKl为高电平时，A可控开关Skl导通，NR节点被拉高至VH电压，由于电阻R5和电容C4，导致第二 NMOS管丽5的栅极电压GN4上升较慢，而丽5为源极跟随结构，从而丽5源极电压也上升较慢，起到了让VL电压上升缓慢的作用。当KSK2为高电平时，当B可控开关Sk2导通，VL节点被直接上拉至VH电压。当KSKl为低电平时，当A可控开关Skl被断开，电容C4上的电压通过电阻R4、R5和第一 NMOS管MN4、MN6缓慢放电，导致节点GN4(即电容C4上的电压)电压缓慢下降，由于丽5为源极跟随结构，丽5栅极电压的缓慢下降将导致其源极电压(即VL电压)。电值R5的电阻值和电容C4的电容值乘积越大，VL上升的速度越缓慢。电阻R4和R5的电阻值之和，再与电容C4的电容值乘积越大，VL下降的速度越缓慢。
[0063]所述A可控开关和B可控开关为三极管。
[0064]上述的直流-直流转换器可采用公开号为CN102983743A所公开的直流-直流转换器。
[0065]上述第一直流电源一般指驻留内存单元所在系统的电池电源。
[0066]以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来 说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【主权项】
1.一种驻留内存的读取控制电路，包括用于输出一直流电源的电源转换器、驻留内存单元和用于对驻留内存单元进行读/写操作的读/写电路，所述电源转换器的输出端连接所述读/写电路的电源端；其特征在于，还包括: 调压器，提供电压可调节的第三直流电源，第三直流电源的电压范围是从预定最小电压值到预定最大电压值，所述第三直流电源的预定最大电压值等于所述电源转换器的电压值； 控制处理单元，用以在由待机状态切换至工作状态时，控制第三直流电源的电压从预定最小电压值上升至预定最大电压值，在由工作状态切换至待机状态时，控制第三直流电源的电压从预定最大电压值下降至预定最小电压值； 所述控制处理单元的输出端连接所述调压器的控制端，所述调压器的输出端连接所述驻留内存单元的电源端。2.根据权利要求1所述的驻留内存的读取控制电路，其特征在于，所述控制处理单元，用以在由待机状态切换至工作状态时，控制调压器输出的第三直流电源电压从预定最小电压值分η级逐步上升至预定最大电压值，在由工作状态切换至待机状态时，控制调压器输出的第二电源电压从预定最大电压值η级逐步下降至预定最小电压值，n ^ 2，η为整数。3.根据权利要求1所述的驻留内存的读取控制电路，其特征在于，所述调压器包括第一直流电源输入端、第二直流电源输入端、电流源、第一 NMOS管、第二 NMOS管、电阻、A可控开关、B可控开关、第三NMOS管和两个电容；所述控制处理单元为CPU ; 所述第一 NMOS管和第二 NMOS管的栅极相连，所述第一 NMOS管的漏极与其栅极相连，所述第一 NMOS管的源极和衬底相连，所述第三NMOS管的栅极和漏极相连，所述第三NMOS管的源极和衬底接地，所述调压器的第一直流电源输入端通过所述电流源连接所述第一NMOS管的漏极，所述调压器的第一直流电源输入端还连接所述第二 NMOS管的漏极，所述电阻连接在所述第一 NMOS管的源极、衬底的连接点和第三NMOS管的栅极和漏极的连接点之间，所述A可控开关的电源端与所述电阻并联，所述CPU的输出端连接所述A可控开关的控制端和所述B可控开关的控制端，所述第二 NMOS管的源极和衬底相连作为所述调压器的输出端，所述B可控开关的电源端连接在第二直流电源输入端和调压器的输出端之间，一个所述电容连接在所述第一 NMOS管的栅极和地之间，第二 NMOS管的源极和衬底相连并接地，另一个所述电容连接在所述第二 NMOS管的源极和地之间； 在由待机状态切换至工作状态时，控制处理单元先输出第一控制信号使得A可控开关断开，再输出第二控制信号使B可控开关闭合使调压器输出的电压从预定最小电压值上升至预定最大电压值； 在由工作状态切换至待机状态时，控制处理单元先输出第三控制信号以使得A可控开关闭合，再输出第四控制信号使得B可控开关断开使调压器输出的电压从预定最大电压值下降至预定最小电压值。4.根据权利要求2所述的驻留内存的读取控制电路，其特征在于，所述调压器包括第一直流电源输入端、第二直流电源输入端、电流源、第一 NMOS管、第二 NMOS管、至少两个电阻、与所述电阻数量相等的A可控开关、B可控开关、第三NMOS管和两个电容，所述控制处理单元为CPU ； 所述第一 NMOS管和第二 NMOS管的栅极相连，所述第一 NMOS管的漏极与其栅极相连，所述第一 NMOS管的源极和衬底相连，所述第三NM0S管的栅极和漏极相连，所述第三NM0S管的源极和衬底接地，所述调压器的第一直流电源输入端通过所述电流源连接所述第一NM0S管的漏极，所述第一 NM0S管的漏极与其栅极相连，所述调压器的第一直流电源输入端还连接所述第二 NM0S管的漏极，所述至少两个电阻串联在所述第一 NM0S管的源极、衬底的连接点和第三NM0S管的栅极和漏极的连接点之间，每个所述A可控开关的电源端并联一个所述电阻，所述CPU的输出端分别连接所述A可控开关的控制端和所述B可控开关的控制端，所述第二 NM0S管的源极和衬底相连作为所述调压器的输出端，所述B可控开关的电源端连接在第二直流电源输入端和调压器的输出端之间，一个所述电容连接在所述第一 NM0S管的栅极和地之间，第二 NM0S管的源极和衬底相连并接地，另一个所述电容连接在所述第二 NM0S管的源极和地之间；在由待机状态切换至工作状态时，控制处理单元先输出第一控制信号使得多个A可控开关依次断开，再输出第二控制信号使B可控开关闭合使调压器输出的电压逐步从预定最小电压值上升至预定最大电压值；在由工作状态切换至待机状态时，控制处理单元先输出第三控制信号以使得多个A可控开关闭合，再输出第四控制信号使得B可控开关断开使调压器输出的电压逐步从预定最大电压值下降至预定最小电压值。5.根据权利要求4所述的驻留内存的读取控制电路，其特征在于，所述至少两个电阻的电阻值按2的倍数递增或相等。6.根据权利要求2所述的驻留内存的读取控制电路，其特征在于，所述调压器包括第一直流电源输入端、第二直流电源输入端、电流源、第一 NM0S管、第二 NM0S管、两个电阻、A可控开关、B可控开关、第三NMOS管和电容，所述控制处理单元为CPU ;所述第一直流电源输入端通过所述电流镜和所述第一 NM0S管的漏极相连，所述第一直流电源输入端还连接所述第二 NM0S管的漏极，所述第一 NM0S管和第二 NM0S管的栅极相连，且所述两个电阻串联连接在所述第一 NM0S管和第二匪OS管的栅极之间，所述第一NM0S管的源极和衬底相连，并连接所述第三NM0S管的漏极，所述第三NM0S管的源极和衬底接地，所述第二 NM0S管的栅极和地之间连接一个所述电容，所述第二 NM0S管的源极和衬底均通过另一个所述电容接地，所述A可控开关的电源端连接在所述直流转换器输入端和所述两个电阻的连接点之间，所述CPU的输出端连接所述A可控开关的控制端，所述第二NM0S管的源极和衬底连接作为所述调压器的输出端，所述B可控开关的电源端连接在所述第二直流电源输入端和调压器的输出端之间，所述CPU的输出端连接所述B可控开关的控制端；在由待机状态切换至工作状态时，控制处理单元先输出第一控制信号使得A可控开关闭合，再输出第二控制信号使B可控开关闭合使调压器输出的电压从预定最小电压值上升至预定最大电压值；在由工作状态切换至待机状态时，控制处理单元先输出第三控制信号以使得A可控开关断开，再输出第四控制信号使得B可控开关断开使调压器输出的电压从预定最大电压值下降至预定最小电压值。7.根据权利要求3-6中任一项所述的驻留内存的读取控制电路，其特征在于，所述第三NM0S管与驻留内存单元中的NM0S相匹配。8.根据权利要求3-6中任一项所述的驻留内存的读取控制电路，其特征在于，所述调压器的第一直流电源输入端连接第一直流电源，所述调压器的第二直流电源输入端连接所述电源转换器的输出端，所述第一直流电源连接所述电源转换器的输入端。9.根据权利要求1或2所述的驻留内存的读取控制电路，其特征在于，所述电源转换器为直流-直流电源转换器。10.根据权利要求3、4或5所述的驻留内存的读取控制电路，其特征在于，所述A可控开关和B可控开关为三极管或场效应管。
【专利摘要】驻留内存的读取控制电路，包括输出直流电源的电源转换器、驻留内存单元和读/写电路，电源转换器的输出端连接读/写电路；调压器，提供电压可调节的第三直流电源，第三直流电源的电压范围是从预定最小值到预定最大值，且其预定最大电压值等于电源转换器的电压值；控制处理单元，由待机切换至工作状态时，控制第三直流电源的电压从预定最小值上升至预定最大值，由工作切换至待机状态时，第三直流电源的电压从预定最大值下降至预定最小值；控制处理单元的输出端连接调压器的控制端，调压器的输出端连接驻留内存单元的电源端。由于设置了调压器，可在CPU准备进入休眠状态时先将驻留内存的电源电压降低至较低值，从而减小驻留内存的静态电流消耗。
【IPC分类】H03K17/56, G06F1/32, G11C16/30
【公开号】CN104900267
【申请号】CN201510334887
【发明人】王钊, 王才宝
【申请人】无锡中星微电子有限公司
【公开日】2015年9月9日
【申请日】2015年6月16日
【技术领域】
[0001]本发明涉及一种读取控制电路，尤其是一种驻留内存的读取控制电路。
【背景技术】
[0002]在一些超低功耗系统，例如蓝牙4.0系统，需要用一次性电池供电超过数月。其中通常会采用驻留内存(Retent1n Memory)来保存一些AP (应用CPU: Applicat1nProcessor)或 CPU(中央 CPU:Central Processing Unit)或MCU(单片机:Micro ControlUnit)运行状态数据。例如一种可穿戴式人体健康监测设备，需要不断存储人体历史健康数据(例如血压、心跳次数等)，每次系统被唤醒重新量测健康数据时，需要与上次或历史数据进行比较，如果发生突然的剧烈变化，可能预示人体健康出现重大疾病的前兆，可穿戴式人体健康监测设备可以产生预警通知。
[0003]现在都是通过直流-直流转换器(降压型)为AP或CPU或MCU、读/写电路和驻留内存供电，有的电路在直流-直流转换器和AP或CPU或MCU之间设有可控开关。通常驻留内存需要在AP或CPU或MCU要休眠(指它们之间的可控开关断开，直流-直流转换器仍工作)时，仍要维持工作，寄存一些关键性的信息，以便CPU被重新唤醒时，可以知道历史情况。驻留内存通常会有静态功耗，这些功耗会减少系统的续航时间。降低功耗，有助于增加系统的续航时间，极大的增强产品的竞争力。随着系统日益复杂，驻留内存的大小却在增加，更大的驻留内存可以存储更多信息，实现更强大的功能。但通常驻留内存越大，其消耗的静态电流越大。因此需要改进驻留内存的设计来减小其静态电流。
[0004]有鉴于此，特提出本发明。
【发明内容】
[0005]本发明要解决的技术问题在于克服现有技术的不足，提供一种在控制处理单元准备进入休眠状态时可减小驻留内存的静态电流消耗的驻留内存的读取控制电路。
[0006]为解决上述技术问题，本发明采用技术方案的基本构思是:
[0007]一种驻留内存的读取控制电路，包括用于输出一直流电源的电源转换器、驻留内存单元和用于对驻留内存单元进行读/写操作的读/写电路，所述电源转换器的输出端连接所述读/写电路的电源端；还包括:
[0008]调压器，提供电压可调节的第三直流电源，第三直流电源的电压范围是从预定最小电压值到预定最大电压值，所述第三直流电源的预定最大电压值等于所述电源转换器的电压值；
[0009]控制处理单元，用以在由待机状态切换至工作状态时，控制第三直流电源的电压从预定最小电压值上升至预定最大电压值，在由工作状态切换至待机状态时，控制第三直流电源的电压从预定最大电压值下降至预定最小电压值；
[0010]所述控制处理单元的输出端连接所述调压器的控制端，所述调压器的输出端连接所述驻留内存单元的电源端。[0011 ] 进一步地，所述控制处理单元，用以在由待机状态切换至工作状态时，控制调压器输出的第三直流电源电压从预定最小电压值分η级逐步上升至预定最大电压值，在由工作状态切换至待机状态时，控制调压器输出的第二电源电压从预定最大电压值η级逐步下降至预定最小电压值，n ^ 2，η为整数。
[0012]优选的，所述调压器包括第一直流电源输入端、第二直流电源输入端、电流源、第一 NMOS管、第二 NMOS管、电阻、A可控开关、B可控开关、第三NMOS管和两个电容；所述控制处理单元为CPU ；
[0013]所述第一 NMOS管和第二 NMOS管的栅极相连，所述第一 NMOS管的漏极与其栅极相连，所述第一 NMOS管的源极和衬底相连，所述第三NMOS管的栅极和漏极相连，所述第三NMOS管的源极和衬底接地，所述调压器的第一直流电源输入端通过所述电流源连接所述第一 NMOS管的漏极，所述调压器的第一直流电源输入端还连接所述第二 NMOS管的漏极，所述电阻连接在所述第一 NMOS管的源极、衬底的连接点和第三NMOS管的栅极和漏极的连接点之间，所述A可控开关的电源端与所述电阻并联，所述CPU的输出端连接所述A可控开关的控制端和所述B可控开关的控制端，所述第二 NMOS管的源极和衬底相连作为所述调压器的输出端，所述B可控开关的电源端连接在第二直流电源输入端和调压器的输出端之间，一个所述电容连接在所述第一 NMOS管的栅极和地之间，第二 NMOS管的源极和衬底相连并接地，另一个所述电容连接在所述第二 NMOS管的源极和地之间；
[0014]在由待机状态切换至工作状态时，控制处理单元先输出第一控制信号使得A可控开关断开，再输出第二控制信号使B可控开关闭合使调压器输出的电压从预定最小电压值上升至预定最大电压值；
[0015]在由工作状态切换至待机状态时，控制处理单元先输出第三控制信号以使得A可控开关闭合，再输出第四控制信号使得B可控开关断开使调压器输出的电压从预定最大电压值下降至预定最小电压值。
[0016]优选的，所述调压器包括第一直流电源输入端、第二直流电源输入端、电流源、第一 NMOS管、第二 NMOS管、至少两个电阻、与所述电阻数量相等的A可控开关、B可控开关、第三NMOS管和两个电容，所述控制处理单元为CPU ；
[0017]所述第一 NMOS管和第二 NMOS管的栅极相连，所述第一 NMOS管的漏极与其栅极相连，所述第一 NMOS管的源极和衬底相连，所述第三NMOS管的栅极和漏极相连，所述第三NMOS管的源极和衬底接地，所述调压器的第一直流电源输入端通过所述电流源连接所述第一 NMOS管的漏极，所述第一 NMOS管的漏极与其栅极相连，所述调压器的第一直流电源输入端还连接所述第二 NMOS管的漏极，所述至少两个电阻串联在所述第一 NMOS管的源极、衬底的连接点和第三NMOS管的栅极和漏极的连接点之间，每个所述A可控开关的电源端并联一个所述电阻，所述CPU的输出端分别连接所述A可控开关的控制端和所述B可控开关的控制端，所述第二 NMOS管的源极和衬底相连作为所述调压器的输出端，所述B可控开关的电源端连接在第二直流电源输入端和调压器的输出端之间，一个所述电容连接在所述第一NMOS管的栅极和地之间，第二 NMOS管的源极和衬底相连并接地，另一个所述电容连接在所述第二 NMOS管的源极和地之间；
[0018]在由待机状态切换至工作状态时，控制处理单元先输出第一控制信号使得多个A可控开关依次断开，再输出第二控制信号使B可控开关闭合使调压器输出的电压逐步从预定最小电压值上升至预定最大电压值；
[0019]在由工作状态切换至待机状态时，控制处理单元先输出第三控制信号以使得多个A可控开关闭合，再输出第四控制信号使得B可控开关断开使调压器输出的电压逐步从预定最大电压值下降至预定最小电压值。
[0020]优选的，所述至少两个电阻的电阻值按2的倍数递增或相等。
[0021]优选的，所述调压器包括第一直流电源输入端、第二直流电源输入端、电流源、第一 NMOS管、第二 NMOS管、两个电阻、A可控开关、B可控开关、第三NMOS管和电容，所述控制处理单元为CPU ；
[0022]所述第一直流电源输入端通过所述电流镜和所述第一 NMOS管的漏极相连，所述第一直流电源输入端还连接所述第二 NMOS管的漏极，所述第一 NMOS管和第二 NMOS管的栅极相连，且所述两个电阻串联连接在所述第一 NMOS管和第二 NMOS管的栅极之间，所述第一 NMOS管的源极和衬底相连，并连接所述第三NMOS管的漏极，所述第三NMOS管的源极和衬底接地，所述第二 NMOS管的栅极和地之间连接一个所述电容，所述第二 NMOS管的源极和衬底均通过另一个所述电容接地，所述A可控开关的电源端连接在所述直流转换器输入端和所述两个电阻的连接点之间，所述CPU的输出端连接所述A可控开关的控制端，所述第二NMOS管的源极和衬底连接作为所述调压器的输出端，所述B可控开关的电源端连接在所述第二直流电源输入端和调压器的输出端之间，所述CPU的输出端连接所述B可控开关的控制端；
[0023]在由待机状态切换至工作状态时，控制处理单元先输出第一控制信号使得A可控开关闭合，再输出第二控制信号使B可控开关闭合使调压器输出的电压从预定最小电压值上升至预定最大电压值；
[0024]在由工作状态切换至待机状态时，控制处理单元先输出第三控制信号以使得A可控开关断开，再输出第四控制信号使得B可控开关断开使调压器输出的电压从预定最大电压值下降至预定最小电压值。
[0025]优选的，所述第三NMOS管采用与驻留内存单元中的NMOS采用相同类型。
[0026]优选的，所述调压器的第一直流电源输入端连接第一直流电源，所述调压器的第二直流电源输入端连接所述电源转换器的输出端，所述第一直流电源连接所述电源转换器的输入端。
[0027]优选的，所述电源转换器为直流-直流电源转换器。
[0028]优选的，所述A可控开关和B可控开关为三极管或场效应管。
[0029]采用上述技术方案后，本发明与现有技术相比具有以下有益效果:本发明由于设置了调压器，可在控制处理单元准备进入休眠状态时先将驻留内存的电源电压降低至较低值，从而减小驻留内存的静态电流消耗。
【附图说明】
[0030]图1是本发明驻留内存的读取控制电路的原理框图；
[0031]图2是本发明调压器的一种具体电路图；
[0032]图3是本发明调压器的另一种具体电路图；
[0033]图4是本发明调压器的第三种具体电路图。
【具体实施方式】
[0034]下面结合附图和具体实施例，对本发明作进一步说明，以助于理解本发明的内容。
[0035]一种驻留内存的读取控制电路，包括输出一直流电源的电源转换器、驻留内存单元和用于对驻留内存进行读/写操作的读/写电路，所述电源转换器的输出端连接所述读/写电路的电源端，还包括:
[0036]调压器，提供电压可调节的第三直流电源，第三直流电源的电压范围是从预定最小电压值到预定最大电压值，所述第三直流电源的预定最大电压值等于所述电源转换器的电压值；
[0037]控制处理单元，用以在由待机状态切换至工作状态时，控制第三直流电源的电压从预定最小电压值上升至预定最大电压值，在由工作状态切换至待机状态时，控制第三直流电源的电压从预定最大电压值下降至预定最小电压值；
[0038]所述控制处理单元的输出端连接所述调压器的控制端，所述调压器的输出端连接所述驻留内存单元的电源端。
[0039]进一步地，所述控制处理单元，用以在由待机状态切换至工作状态时，控制调压器输出的第三直流电源电压从预定最小电压值分η级逐步上升至预定最大电压值，在由工作状态切换至待机状态时，控制调压器输出的第二电源电压从预定最大电压值η级逐步下降至预定最小电压值，n ^ 2，η为整数。
[0040]详细请参见图1，一种驻留内存的读取控制电路，包括用于连接第一直流电源的降压型直流-直流转换器WZ (作为电源转换器)、CPU、驻留内存单元ReMEM和用于对驻留内存进行读/写操作的读/写电路RW，所述直流-直流转换器WZ的输出分别连接所述CPU的电源端和读/写电路RW的电源端，所述读/写电路RW和所述驻留内存单元ReMEM通信连接，还包括一调压器VT，所述直流-直流转换器WZ的电源输出连接所述调压器VT的第二直流转换器输入端，所述调压器VT还包括一用于连接所述直流电源的第一直流电源输入端，所述CPU的输出端连接所述调压器VT的两个调压控制端，所述调压器VT的输出连接所述驻留内存单元ReMEM的电源端。
[0041]参照图2，作为一种优选实施例，所述调压器包括第一直流电源输入端VIN、第二直流电源输入端VH、电流源、第一 NMOS管、第二 NMOS管、电阻Rl、A可控开关、B可控开关、第三NMOS管和两个电容；所述控制处理单元为CPU ；
[0042]第一直流电源输入端VIN连接所述第一直流电源，第二直流电源输入端VH连接直流-直流转换器WZ，所述第一 NMOS管和第二 NMOS管的栅极相连，所述第一 NMOS管MNl的漏极与其栅极相连，所述第一 NMOS管MNl的源极和衬底相连，所述第三NMOS管MN3的栅极和漏极相连，所述第三NMOS管MN3的源极和衬底接地，所述电阻Rl连接在所述第一 NMOS管丽I的源极、衬底的连接点和第三NMOS管丽3的栅极和漏极的连接点之间，所述调压器的第一直流电源输入端VIN通过所述电流源连接所述第一 NMOS管的漏极，所述第一 NMOS管的漏极与其栅极相连，所述调压器的第一直流电源输入端VIN还连接所述第二 NMOS管的漏极，所述A可控开关的电源端与所述电阻Rl并联，所述CPU的输出端连接所述A可控开关的控制端和所述B可控开关的控制端，所述第二 NMOS管的源极和衬底相连作为所述调压器的输出端VL，所述B可控开关的电源端连接在调节器的第二直流电源输入端VH和调压器的输出端VL之间，一个所述电容连接在所述第一 NMOS管的栅极和地之间，第二 NMOS管的源极和衬底相连并接地，另一个所述电容连接在所述第二 NMOS管的源极和地之间；
[0043]在由待机状态切换至工作状态时，控制处理单元先输出第一控制信号使得A可控开关断开，再输出第二控制信号使B可控开关闭合使调压器输出的电压从预定最小电压值上升至预定最大电压值；
[0044]在由工作状态切换至待机状态时，控制处理单元先输出第三控制信号以使得A可控开关闭合，再输出第四控制信号使得B可控开关断开使调压器输出的电压从预定最大电压值下降至预定最小电压值。
[0045]本发明驻留内存的读取控制电路的工作原理为:当系统进入待机状态时，CPU通过设置KSK从高电平变为低电平，再通过控制KSl从低电平变为高电平(即控制A可控开关SI从断开状态切换到导通状态)，将调压器VT的输出电压VL调节到最低值，然后关闭直流-直流转换器WZ (依靠现有技术实现)，此时直流-直流转换器WZ本身也不将耗电，同时以直流-直流转换器WZ的输出供电的电路(包括读/写电路RW，CPU等)将都不再耗电，此时只有调压器VT和驻留内存单元ReMEM在耗电，可以将系统的功耗做到极低，例如200纳安。
[0046]当CPU准备进入休眠状态时，先通过CPU控制将驻留内存单元ReMEM的电源电压降低至较低值，这样以便减小驻留内存单元ReMEM的静态电流消耗，然后CPU才进入休眠状态；
[0047]当CPU准备从休眠状态恢复到工作状态后，先通过控制A可控开关SI从高电平变成低电平(即A可控开关SI打开)将调压器VT的输出电压由最低值调高到最高值，然后通过将KSK设置为高电平将调压器VT的输出被拉升至等于直流-直流转换器WZ的输出电压VH，此时读/写电路RW和驻留内存单元ReMEM工作在相同电压(即VH)下，这样可以保证数据的正确读写操作。调压器VT始终处于工作状态，从来未被关掉，只是让电阻Rl被串联进去，导致输出电压升高。
[0048]图3为另一种调压器VT的具体电路图，所述调压器VT包括第一直流电源输入端VIN、第二直流电源输入端VH、电流源I1、第一 NMOS管丽1、第二 NMOS管MN2、三个电阻，分别为Rl、R2、R3、一组A可控开关、B可控开关SK、第三NMOS管丽3和两个电容Cl、C2 ;
[0049]第一直流电源输入端VIN连接所述第一直流电源，第二直流电源输入端VH连接直流-直流转换器WZ，所述第一 NMOS管MNl和第二 NMOS管MN2的栅极相连，所述第一 NMOS管丽I的漏极与其栅极相连，所述第一 NMOS管丽I的源极和衬底相连，所述第三NMOS管MN3的栅极和漏极相连，所述第三NMOS管的源极和衬底接地，所述三个电阻R1、R2、R3串联在所述第一 NMOS管丽I的源极、衬底的连接点和第三NMOS管丽3的栅极和漏极的连接点之间，所述调压器VT的第一直流电源输入端VIN通过所述电流源11连接所述第一 NMOS管丽I的漏极，所述调压器VT的第一直流电源输入端VIN还连接所述第二匪OS管丽2的漏极，所述第一 NMOS管MNl的源极和衬底依次串联所述三个电阻R1、R2、R3，第一电阻Rl并联第一 A可控开关SI，第二电阻R2并联第二 A可控开关S2，第三电阻R3并联第三A可控开关S3，所述CPU的输出端分别连接所述三个A可控开关的控制端，串联的所述三个电阻Rl、R2、R3连接所述第三NMOS管的漏极，所述第三NMOS管的源极和衬底接地，所述第三NMOS管的漏极与其栅极相连， 所述CPU的输出端还连接所述B可控开关SK的控制端，所述第二 NMOS管MN2的源极和衬底相连作为所述调压器VT的输出端VL，所述B可控开关SK的电源端连接在调压器的第二直流电源输入端VH和调压器的输出端VL之间，电容C2连接在所述第一NMOS管MNl的栅极和地之间，第二 NMOS管MN2的源极和衬底相连并接地，另一个所述电容Cl连接在所述第二 NMOS管丽2的源极和地之间。
[0050]本发明驻留内存的读取控制电路的工作原理为:当系统进入待机状态时，CPU通过将KSK设置从高电平变为低电平，再依次通过控制KSl、KS2、KS3从低电平变为高电平(即控制三个A可控开关S1、S2、S3依次从断开状态切换到导通状态)，将调压器VT的输出电压VL逐步调节到最低值，然后关闭直流-直流转换器WZ (依靠现有技术实现)，此时直流-直流转换器WZ本身也不将耗电，同时以直流-直流转换器WZ的输出供电的电路(包括读/写电路RW，CPU等)将都不再耗电，此时只有调压器VT和驻留内存单元ReMEM在耗电，可以将系统的功耗做到极低，例如200纳安。
[0051]当CPU准备进入休眠状态时，先通过CPU控制将驻留内存单元ReMEM的电源电压降低至较低值，这样以便减小驻留内存单元ReMEM的静态电流消耗，然后CPU才进入休眠状态；
[0052]当CPU准备从休眠状态恢复到工作状态后，先通过依次控制三个A可控开关S1、S2、S3从高电平变成低电平(即三个A可控开关S1-S3依次打开)将调压器VT的输出电压逐步由最低值调高到最高值，然后通过将KSK设置为高电平将调压器VT的输出被拉升至等于直流-直流转换器WZ的输出电压VH，此时读/写电路RW和驻留内存单元ReMEM工作在相同电压(即VH)下，这样可以保证数据的正确读写操作。调压器VT始终处于工作状态，从来未被关掉，只是让电阻Rl、R2、R3被串联进去，导致输出电压升高。
[0053]CPU工作状态的判断(指从工作到休眠以及从休眠到工作状态)过程是由在CPU上的软件来实现。CPU中还包括存储软件的闪存，其中存储了嵌入式软件。CPU的运行即通过嵌入式软件执行来实现，而该技术属于现有技术。
[0054]要保证读/写电路RW和驻留内存单元ReMEM的电压相同才可以保证数据的正确读写操作，因为:如果电压不同，例如驻留内存单元ReMEM单元仍以较低电压(一个NMOS管的阈值电压)工作，则可能导致读写电路漏电。原因如下:读写电路一般为数字电路，如果来自驻留内存单元ReMEM单元的信号(提供给读写电路的信号)高电平低于读写电路的电源电压，以一个反相器作为实现读写电路中输入电路的例子，则此时，反相器的输入处于反相器电源和地之前的中间电压，将导致反相器中的PMOS和NMOS同时导通，这样反相器的漏电很大。一般数字电路要求其输入信号的高电平等于其电源电压，这样NMOS导通时，PMOS完全被断开，这样就无漏电。
[0055]上述实施例中驻留内存单元ReMEM的电源电压升高时为经过分步骤逐步升高，驻留内存单元ReMEM的电源电压降低时为经过分步骤逐步降低，这样可以避免驻留内存单元ReMEM的电源电压迅速跳变时导致驻留内存单元ReMEM中数据出错的问题。
[0056]上述电阻可为大于等于两个的任意数量。在一些实施方案中，可以增加电阻和与之并联的开关控制来实现更多的逐步升高和降低的多步骤调节方式。输出端VL的电压应该等于VN3S节点的电压，等于串联电阻上的电压与第三NMOS管丽3的栅源电压之和。当串联电阻被部分与A可控开关并联短路后，其上的电压降将减小；部分与串联电阻并联的A可控开关断开后，其上的电压降将增加。从而实现通过开关调节VN3S电压的效果。第三NMOS管MN3用于设置驻留内存单元的最低工作电压。在一种优选实施方案中，可以设计第三NMOS管丽3采用与驻留内存单元中的NMOS (即用于构建驻留内存单元核心单元的NM0S)采用相同类型(即两者相匹配)，这样他们之间在制造时，其阈值电压比较一致，即调压器可实现的最低调压与驻留内存单元的最低工作电压比较一致，有助于提高最低功耗工作时芯片良率，还可以有助于改善随温度、工艺偏差等因素变化导致工作不稳定的问题。一般驻留内存单元的最低工作电压接近等于构建它的MOS管阈值。MOS管阈值的定义为使其导通的最低电压。
[0057]所述至少两个电阻的电阻值按2的倍数递增或相等。这样可以保证变压幅度较平缓，更加可以避免驻留内存单元的电源电压迅速跳变。
[0058]图4为调压器VT的第三种具体电路图，所述调压器VT包括第一直流电源输入端VIN、第二直流电源输入端VH、电流源12、第一 NMOS管MN4、第二 NMOS管MN5、两个电阻R4、R5、A可控开关SKl、B可控开关SK2、第三NMOS管MN6和两个电容C3、C4 ;
[0059]第一直流电源输入端VIN连接所述第一直流电源，第二直流电源输入端VH连接直流-直流转换器WZ，所述第一直流电源输入端通过所述电流镜12和所述第一 NMOS管MN4的漏极相连，所述第一直流电源输入端还连接所述第二 NMOS管MN5的漏极，所述第一 NMOS管MN4和第二 NMOS管MN5的栅极相连，且所述两个电阻R4、R5串联连接在所述第一 NMOS管MN4和第二 NMOS管MN5的栅极之间，所述第一 NMOS管MN4的源极和衬底相连，并连接所述第三NMOS管MN6的漏极，所述第三NMOS管MN6的源极和衬底接地，所述第二 NMOS管MN5的栅极和地之间连接一个所述电容C2，所述第二 NMOS管MN5的源极和衬底均通过另一个所述电容Cl接地，所述A可控开关SKl的电源端连接在所述第二直流电源输入端VH和所述两个电阻的连接点之间，所述CPU的输出端连接所述A可控开关的控制端，所述第二 NMOS管MN5的源极和衬底连接作为所述调压器VT的输出端VL，所述B可控开关的电源端连接在所述第二直流电源输入端VH和调压器VT的输出端VL之间，所述CPU的输出端连接所述B可控开关SK2的控制端。
[0060]本电路的工作原理为:当需要读写时，CPU先通过将KSKl从低电平设置为高电平，将调压器VT的输出被逐步拉升至接近直流-直流转换器WZ的输出电压VH，然后通过将KSK2从低电平设置为高电平将低功耗调压器VT的输出完全拉高至直流-直流转换器WZ的输出电压VH，此时读/写电路RW和驻留内存单元ReMEM工作在相同电压(即VH)下，这样可以保证数据的正确读写操作。
[0061]当系统进入待机状态时，先停止读写操作(依靠现有技术实现)，然后CPU通过控制KSK2从高电平变为低电平，再控制KSKl从高电平变为低电平，将超低功耗的调压器VT的输出电压VL逐步调节到最低值，然后关闭直流-直流转换器WZ，此时直流-直流转换器WZ本身也不将耗电，同时以直流-直流转换器WZ的输出供电的电路(包括读/写电路鼎，(PU等)将都不再耗电，此时只有调压器VT和驻留内存单元ReMEM在耗电，可以将系统的功耗做到极低，例如200纳安。
[0062]图4中当KSKl为高电平时，A可控开关Skl导通，NR节点被拉高至VH电压，由于电阻R5和电容C4，导致第二 NMOS管丽5的栅极电压GN4上升较慢，而丽5为源极跟随结构，从而丽5源极电压也上升较慢，起到了让VL电压上升缓慢的作用。当KSK2为高电平时，当B可控开关Sk2导通，VL节点被直接上拉至VH电压。当KSKl为低电平时，当A可控开关Skl被断开，电容C4上的电压通过电阻R4、R5和第一 NMOS管MN4、MN6缓慢放电，导致节点GN4(即电容C4上的电压)电压缓慢下降，由于丽5为源极跟随结构，丽5栅极电压的缓慢下降将导致其源极电压(即VL电压)。电值R5的电阻值和电容C4的电容值乘积越大，VL上升的速度越缓慢。电阻R4和R5的电阻值之和，再与电容C4的电容值乘积越大，VL下降的速度越缓慢。
[0063]所述A可控开关和B可控开关为三极管。
[0064]上述的直流-直流转换器可采用公开号为CN102983743A所公开的直流-直流转换器。
[0065]上述第一直流电源一般指驻留内存单元所在系统的电池电源。
[0066]以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来 说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【主权项】
1.一种驻留内存的读取控制电路，包括用于输出一直流电源的电源转换器、驻留内存单元和用于对驻留内存单元进行读/写操作的读/写电路，所述电源转换器的输出端连接所述读/写电路的电源端；其特征在于，还包括: 调压器，提供电压可调节的第三直流电源，第三直流电源的电压范围是从预定最小电压值到预定最大电压值，所述第三直流电源的预定最大电压值等于所述电源转换器的电压值； 控制处理单元，用以在由待机状态切换至工作状态时，控制第三直流电源的电压从预定最小电压值上升至预定最大电压值，在由工作状态切换至待机状态时，控制第三直流电源的电压从预定最大电压值下降至预定最小电压值； 所述控制处理单元的输出端连接所述调压器的控制端，所述调压器的输出端连接所述驻留内存单元的电源端。2.根据权利要求1所述的驻留内存的读取控制电路，其特征在于，所述控制处理单元，用以在由待机状态切换至工作状态时，控制调压器输出的第三直流电源电压从预定最小电压值分η级逐步上升至预定最大电压值，在由工作状态切换至待机状态时，控制调压器输出的第二电源电压从预定最大电压值η级逐步下降至预定最小电压值，n ^ 2，η为整数。3.根据权利要求1所述的驻留内存的读取控制电路，其特征在于，所述调压器包括第一直流电源输入端、第二直流电源输入端、电流源、第一 NMOS管、第二 NMOS管、电阻、A可控开关、B可控开关、第三NMOS管和两个电容；所述控制处理单元为CPU ; 所述第一 NMOS管和第二 NMOS管的栅极相连，所述第一 NMOS管的漏极与其栅极相连，所述第一 NMOS管的源极和衬底相连，所述第三NMOS管的栅极和漏极相连，所述第三NMOS管的源极和衬底接地，所述调压器的第一直流电源输入端通过所述电流源连接所述第一NMOS管的漏极，所述调压器的第一直流电源输入端还连接所述第二 NMOS管的漏极，所述电阻连接在所述第一 NMOS管的源极、衬底的连接点和第三NMOS管的栅极和漏极的连接点之间，所述A可控开关的电源端与所述电阻并联，所述CPU的输出端连接所述A可控开关的控制端和所述B可控开关的控制端，所述第二 NMOS管的源极和衬底相连作为所述调压器的输出端，所述B可控开关的电源端连接在第二直流电源输入端和调压器的输出端之间，一个所述电容连接在所述第一 NMOS管的栅极和地之间，第二 NMOS管的源极和衬底相连并接地，另一个所述电容连接在所述第二 NMOS管的源极和地之间； 在由待机状态切换至工作状态时，控制处理单元先输出第一控制信号使得A可控开关断开，再输出第二控制信号使B可控开关闭合使调压器输出的电压从预定最小电压值上升至预定最大电压值； 在由工作状态切换至待机状态时，控制处理单元先输出第三控制信号以使得A可控开关闭合，再输出第四控制信号使得B可控开关断开使调压器输出的电压从预定最大电压值下降至预定最小电压值。4.根据权利要求2所述的驻留内存的读取控制电路，其特征在于，所述调压器包括第一直流电源输入端、第二直流电源输入端、电流源、第一 NMOS管、第二 NMOS管、至少两个电阻、与所述电阻数量相等的A可控开关、B可控开关、第三NMOS管和两个电容，所述控制处理单元为CPU ； 所述第一 NMOS管和第二 NMOS管的栅极相连，所述第一 NMOS管的漏极与其栅极相连，所述第一 NMOS管的源极和衬底相连，所述第三NM0S管的栅极和漏极相连，所述第三NM0S管的源极和衬底接地，所述调压器的第一直流电源输入端通过所述电流源连接所述第一NM0S管的漏极，所述第一 NM0S管的漏极与其栅极相连，所述调压器的第一直流电源输入端还连接所述第二 NM0S管的漏极，所述至少两个电阻串联在所述第一 NM0S管的源极、衬底的连接点和第三NM0S管的栅极和漏极的连接点之间，每个所述A可控开关的电源端并联一个所述电阻，所述CPU的输出端分别连接所述A可控开关的控制端和所述B可控开关的控制端，所述第二 NM0S管的源极和衬底相连作为所述调压器的输出端，所述B可控开关的电源端连接在第二直流电源输入端和调压器的输出端之间，一个所述电容连接在所述第一 NM0S管的栅极和地之间，第二 NM0S管的源极和衬底相连并接地，另一个所述电容连接在所述第二 NM0S管的源极和地之间；在由待机状态切换至工作状态时，控制处理单元先输出第一控制信号使得多个A可控开关依次断开，再输出第二控制信号使B可控开关闭合使调压器输出的电压逐步从预定最小电压值上升至预定最大电压值；在由工作状态切换至待机状态时，控制处理单元先输出第三控制信号以使得多个A可控开关闭合，再输出第四控制信号使得B可控开关断开使调压器输出的电压逐步从预定最大电压值下降至预定最小电压值。5.根据权利要求4所述的驻留内存的读取控制电路，其特征在于，所述至少两个电阻的电阻值按2的倍数递增或相等。6.根据权利要求2所述的驻留内存的读取控制电路，其特征在于，所述调压器包括第一直流电源输入端、第二直流电源输入端、电流源、第一 NM0S管、第二 NM0S管、两个电阻、A可控开关、B可控开关、第三NMOS管和电容，所述控制处理单元为CPU ;所述第一直流电源输入端通过所述电流镜和所述第一 NM0S管的漏极相连，所述第一直流电源输入端还连接所述第二 NM0S管的漏极，所述第一 NM0S管和第二 NM0S管的栅极相连，且所述两个电阻串联连接在所述第一 NM0S管和第二匪OS管的栅极之间，所述第一NM0S管的源极和衬底相连，并连接所述第三NM0S管的漏极，所述第三NM0S管的源极和衬底接地，所述第二 NM0S管的栅极和地之间连接一个所述电容，所述第二 NM0S管的源极和衬底均通过另一个所述电容接地，所述A可控开关的电源端连接在所述直流转换器输入端和所述两个电阻的连接点之间，所述CPU的输出端连接所述A可控开关的控制端，所述第二NM0S管的源极和衬底连接作为所述调压器的输出端，所述B可控开关的电源端连接在所述第二直流电源输入端和调压器的输出端之间，所述CPU的输出端连接所述B可控开关的控制端；在由待机状态切换至工作状态时，控制处理单元先输出第一控制信号使得A可控开关闭合，再输出第二控制信号使B可控开关闭合使调压器输出的电压从预定最小电压值上升至预定最大电压值；在由工作状态切换至待机状态时，控制处理单元先输出第三控制信号以使得A可控开关断开，再输出第四控制信号使得B可控开关断开使调压器输出的电压从预定最大电压值下降至预定最小电压值。7.根据权利要求3-6中任一项所述的驻留内存的读取控制电路，其特征在于，所述第三NM0S管与驻留内存单元中的NM0S相匹配。8.根据权利要求3-6中任一项所述的驻留内存的读取控制电路，其特征在于，所述调压器的第一直流电源输入端连接第一直流电源，所述调压器的第二直流电源输入端连接所述电源转换器的输出端，所述第一直流电源连接所述电源转换器的输入端。9.根据权利要求1或2所述的驻留内存的读取控制电路，其特征在于，所述电源转换器为直流-直流电源转换器。10.根据权利要求3、4或5所述的驻留内存的读取控制电路，其特征在于，所述A可控开关和B可控开关为三极管或场效应管。
【专利摘要】驻留内存的读取控制电路，包括输出直流电源的电源转换器、驻留内存单元和读/写电路，电源转换器的输出端连接读/写电路；调压器，提供电压可调节的第三直流电源，第三直流电源的电压范围是从预定最小值到预定最大值，且其预定最大电压值等于电源转换器的电压值；控制处理单元，由待机切换至工作状态时，控制第三直流电源的电压从预定最小值上升至预定最大值，由工作切换至待机状态时，第三直流电源的电压从预定最大值下降至预定最小值；控制处理单元的输出端连接调压器的控制端，调压器的输出端连接驻留内存单元的电源端。由于设置了调压器，可在CPU准备进入休眠状态时先将驻留内存的电源电压降低至较低值，从而减小驻留内存的静态电流消耗。
【IPC分类】H03K17/56, G06F1/32, G11C16/30
【公开号】CN104900267
【申请号】CN201510334887
【发明人】王钊, 王才宝
【申请人】无锡中星微电子有限公司
【公开日】2015年9月9日
【申请日】2015年6月16日
最新回复(0)