半导体存储装置及其冗余方法
半导体存储装置及其冗余方法
【技术领域】
[0001]本发明涉及一种半导体存储装置，尤其是涉及一种闪存存储器(NAND FlashMemory)的冗余。
【背景技术】
[0002]闪存存储器、动态随机存取存储器等半导体存储器中，集成度逐年增加，从而难以制造无不良或缺陷的存储元件。因此，在存储芯片上，采取用来在外观上补救在制造步骤中产生的存储元件的物理缺陷的冗余方案。例如在某冗余方案中，包括地址转换电路及冗余存储器区域，所述地址转换电路将具有物理缺陷的存储元件的地址转换为冗余存储区域的存储元件的地址，所述冗余存储区域用来补救具有缺陷的存储元件。具有缺陷的存储元件及冗余存储区域的存储元件的地址信息在存储芯片的测试时或制造出厂时是存储在熔丝只读存储器或寄存器等中。而且，如果输入具有缺陷的存储元件的地址，且检测到该地址，那么禁止访问具有缺陷的存储元件，取而代之，访问冗余存储区域的存储元件，从而从外部看起来就像不存在具有缺陷的存储元件一样(例如专利文献1、2)。通过利用这种冗余方案，即便少数存储元件产生缺陷，也可当作合格品进行处理，因此良率提升，且可降低存储器的成本。
[0003]另外，在半导体存储器中，除了利用冗余补救物理性的缺陷元件以外，还内置错误检测纠正电路作为软错误对策，从而实现可靠性提升。
[0004][现有技术文献]
[0005][专利文献]
[0006][专利文献I]日本专利特开2000-311496号公报
[0007][专利文献2]日本专利特开2002-288993号公报
[0008]如上所述，在闪存存储器等半导体存储器中，搭载着用来补救具有缺陷的存储元件的冗余功能或ECC电路。图1是说明现有的闪存存储器的冗余及错误订正的图。在NAND型闪存存储器的存储阵列400中，设有主存储区域MM及其冗余存储区域MR。如果从存储阵列400进行页面读取，那么一页数据被传输至页面缓冲器/感测电路410，于是由感测电路感测数据，且将所感测到的数据保持在数据寄存器412中。
[0009]主存储区域MM及冗余存储区域MR的一页例如为2千字节，在进行页面读取时，例如将一半即I千字节的偶数比特的数据传输至数据寄存器DR-0，将剩余的一半即I千字节的奇数比特的数据传输至数据寄存器DR-1。或者，将主存储区域MM的物理上的左半部分的数据传输至数据寄存器DR-0，将右半部分的数据传输至数据寄存器DR-1。
[0010]这里，在本说明书中，将具有物理缺陷的存储元件称为“缺陷元件”，将存储在缺陷元件中的数据称为“缺陷数据”，将缺陷元件的列比特称为“缺陷比特”，将冗余存储区域的存储元件称为“冗余元件”，将存储在冗余元件中的数据称为“冗余数据”，将冗余元件的列比特称为“冗余比特”。而且，存储元件与存储基元同义。
[0011]冗余存储区域MR例如为M比特，且以将其一半即M/2比特分配给数据寄存器DR-Ο，将M/2比特分配给数据寄存器DR-1的方式构成。例如将冗余存储区域MR的偶数冗余比特的数据传输至数据寄存器DR-0，将奇数冗余比特的数据传输至数据寄存器DR-1。
[0012]页面缓冲器410还包括保持从数据寄存器412并列传输的数据的高速缓冲寄存器414。高速缓冲寄存器414包括高速缓冲寄存器CR-0、CR-1，高速缓冲寄存器CR-O接收从数据寄存器DR-O经由未图示的传输晶体管所传输的数据，高速缓冲寄存器CR-1也同样保持从数据寄存器DR-1传输的数据。保持在高速缓冲寄存器CR-O中的数据包含来自主存储区域MM的数据(以下称为核心数据(core data))、及来自冗余存储区域MR的冗余数据。保持在高速缓冲寄存器CR-1中的数据也同样包含核心数据及冗余数据。
[0013]列控制电路420包括用来将保持在高速缓冲寄存器CR-0、CR-1中的核心数据替换为冗余数据的转换电路422-0、422-1。保持在高速缓冲寄存器CR-0、CR-1中的数据在进行错误订正时、或进行输入输出时是经由未图示的传输晶体管被传输至转换电路422-0、422-1。
[0014]缺陷比特的列地址或替换该列地址的冗余比特的列地址等冗余信息是由熔丝ROM或其他非易失性的媒体存储。转换电路422-0根据冗余信息，将高速缓冲寄存器CR-O的核心数据中所含的缺陷数据转换为冗余数据。同样地，转换电路422-1将高速缓冲寄存器CR-1的核心数据中所含的缺陷数据转换为冗余数据。
[0015]经转换电路422-0、422-1转换过的数据被输出至ECC电路430。经ECC电路430错误订正过的数据通过转换电路422-0、422-1而恢复为核心数据与冗余数据，且经过错误订正的核心数据与冗余数据分别被写回至高速缓冲寄存器CR-0、CR-10
[0016]高速缓冲寄存器CR-0、CR-1所保持的经过错误订正的核心数据与冗余数据由转换电路422-0、422-1转换后被输出至输入输出缓冲器440。高速缓冲寄存器CR_0、CR_1与ECC电路430及I/O缓冲器440间的动作是以如下方式交替地进行。在向I/O缓冲器440输出高速缓冲寄存器CR-O的已错误订正的数据的期间，利用ECC电路430对高速缓冲寄存器CR-1的数据进行错误订正，在将高速缓冲寄存器CR-1的已错误订正的数据输出至I/O缓冲器440的期间，利用ECC电路430对高速缓冲寄存器CR-O的数据进行错误订正。
[0017]在所述冗余方案中，因为均等地分配冗余存储区域MR的一半冗余比特给1/2页的核心数据，所以即便假设一页中所含的所有缺陷比特小于等于M比特，仍然在1/2页的核心数据中存在超过M/2比特的缺陷比特的情况下，无法对这些缺陷比特进行补救。例如金属接触的不良等多会在局部区域产生，有时其中之一数据寄存器DR-O的核心数据中包含较多的缺陷比特，而在另一数据寄存器DR-1的核心数据中不含缺陷比特。因此，在将冗余存储区域MR的冗余比特均等地分配给1/2页的核心数据的情况下，利用冗余数据进行补救的效率下降，而无法实现芯片的良率提升。
[0018]而且，经ECC电路430错误订正过的数据是通过转换电路420而被再次写入至高速缓冲寄存器CR-0、CR-1，且在向I/O缓冲器440进行输出时，再次利用转换电路430进行将核心数据的缺陷比特转换为冗余比特的处理。因此，当从高速缓冲寄存器CR-0、CR-1输出数据时，必须通过转换电路430，从而阻碍高速缓冲动作的高速化。
【发明内容】
[0019]本发明的目的是解决所述现有的课题，提供一种可使良率提升且使数据的读取高速化的半导体存储装置以及该半导体存储装置的冗余方法。
[0020]本发明的半导体存储装置包括:存储阵列，包括具有多个存储元件的存储区域、及具有多个冗余存储元件的冗余存储区域；行选择机构，选择所述存储阵列的行；冗余信息存储部，存储所述存储区域的存储元件中所含的缺陷元件的冗余信息；数据保持机构，连接于存储阵列的位线，且可保持由所述行选择机构选择出的行的所述存储区域的存储元件中所存储的核心数据、及所述冗余存储区域的冗余存储元件中所存储的冗余数据；列选择机构，选择所述数据保持机构所保持的核心数据及冗余数据；以及错误订正机构，对由所述列选择机构选择出的数据进行错误订正；且所述列选择机构包括转换电路，所述转换电路根据所述冗余信息，将核心数据中所含的缺陷数据转换为所述冗余数据，将经过转换的数据提供给所述错误订正机构，且将经所述错误订正机构错误订正过的数据作为核心数据提供给所述数据保持机构。
[0021]优选所述列选择机构在向输出缓冲器输出所述数据保持机构所保持的第一核心数据的期间，向所述转换电路输出所述数据保持机构所保持的第二核心数据及所述冗余数据。优选在向输出缓冲器输出第一核心数据的期间，将经所述错误订正机构错误订正过的数据作为第二核心数据保持在所述数据保持机构中。优选所述列选择机构可向输出缓冲器交替地输出第一核心数据与第二核心数据，且在向输出缓冲器输出第一核心数据的期间，利用转换电路对第二核心数据与冗余数据进行转换，在向输出缓冲器输出第二核心数据的期间，利用转换电路对第一核心数据与冗余数据进行转换。优选由所述行选择机构选择出的行是N比特，所述冗余存储区域为M比特，所述存储区域的N-M比特的存储元件中所含的缺陷元件最大由M比特的冗余存储元件补救。优选所述数据保持机构包括:第一高速缓冲寄存器及第二高速缓冲寄存器，保持当利用所述行选择机构选择出存储阵列的行时从所述存储区域读取的页面数据的第一核心数据及第二核心数据；以及冗余高速缓冲寄存器，保持当利用所述行选择机构选择出存储阵列的行时 从所述冗余存储区域读取的冗余数据；且所述转换电路接收第一高速缓冲寄存器所保持的核心数据及冗余高速缓冲寄存器所保持的冗余数据、或者第二高速缓冲寄存器所保持的核心数据及冗余高速缓冲寄存器所保持的冗余数据，且将从所述错误订正机构接收的数据写入至第一高速缓冲寄存器或第二高速缓冲寄存器。
[0022]本发明的半导体存储装置的冗余方法是包括存储阵列的半导体存储装置的冗余方法，该存储阵列包括具有多个存储元件的存储区域及具有多个冗余存储元件的冗余存储区域，且该冗余方法是选择所述存储阵列的页面，保持被选择出的页面的存储在所述存储区域的存储元件中的核心数据、及存储在所述冗余存储区域的冗余存储元件中的冗余数据，利用所述冗余数据对作为核心数据的第一核心数据中所含的缺陷数据进行转换，对经过转换的数据进行错误订正，且将经过错误订正的数据作为第一核心数据进行覆写。
[0023]优选在利用所述冗余数据对作为所述核心数据的第二核心数据中所含的缺陷数据进行转换的期间，输出所述经过错误订正的第一核心数据。优选将经过错误订正的数据作为第二核心数据进行覆写，且在利用所述冗余数据对作为所述核心数据的第一核心数据中所含的缺陷数据进行转换的期间，输出所述经过错误订正的第二核心数据。
[0024]根据本发明，与现有的冗余方案相比，可使利用冗余存储元件进行补救的效率提升，且改善良率。
【附图说明】
[0025]图1是说明现有的闪存存储器的冗余及错误订正的动作的图。
[0026]图2是表不本发明的实施例的闪存存储器的一实施例的框图。
[0027]图3是说明存储区块与页面缓冲器的关系的图。
[0028]图4是表示NAND串单元的架构的图。
[0029]图5是表示存储在冗余信息存储部中的冗余信息的一例的图。
[0030]图6是说明本发明的实施例的闪存存储器的冗余及错误订正的动作的图。
[0031]图7 (A)、图7 (B)是说明高速缓冲寄存器CR-O的冗余及错误订正的动作的图，图7 (C)、图7 (D)是说明高速缓冲寄存器CR-1的冗余及错误订正的动作的图。
[0032]图8 (A)、图8 (B)是说明从高速缓冲寄存器CR-O输出数据时的动作的图，图8(C)、图8 (D)是说明从高速缓冲寄存器CR-1输出数据时的动作的图。
[0033]图9 (A)表示进行页面读取时的时序图，图9 (B)表示连续进行页面读取时的时序图。
[0034]图10 (A)、图10 (B)是表示本发明的实施例的转换电路的一例的图。
[0035]其中，附图标记说明如下:
[0036]10:闪存存储器
[0037]100、400:存储阵列
[0038]110:输入输出缓冲器
[0039]120:地址寄存器
[0040]130:控制部
[0041]140:冗余信息存储部
[0042]150:字线选择电路
[0043]160:页面缓冲器
[0044]162:感测电路/数据寄存器
[0045]164,414:高速缓冲寄存器
[0046]170:列选择电路
[0047]172、422-0、422_1:转换电路
[0048]174:双向总线
[0049]176、178:逻辑电路
[0050]180、430:ECC 电路
[0051]190:内部电压产生电路
[0052]410:页面缓冲器/感测电路
[0053]412:数据寄存器
[0054]420:列控制电路
[0055]440:1/0 缓冲器
[0056]Ax、Ay:地址信息
[0057]BLK (0)、BLK (I)、......、BLK (m — I):存储区块
[0058]BSEL:区块选择线
[0059]CR-0、CR-1:高速缓冲寄存器
[0060]CR-R:冗余高速缓冲寄存器[0061 ]DL_E、DLB_E:核心数据
[0062]DLPRE、DLPRER:预充电信号
[0063]DLR_E、DLRB_E:冗余数据
[0064]DM_E、DMB_E、DMR_E、DMRB_E:输出
[0065]DR-O、DR-1:数据寄存器
[0066]DR-R:冗余数据寄存器
[0067]GBL0、GBL1、...、GBLn — 1:全局位线
[0068]MA:主放大器
[0069]MAEN、MAENR:使能信号
[0070]MALT、MALTR:控制信号
[0071]MARED:冗余用主放大器
[0072]MCi (i = 0、l、...、Ν— I):存储基元
[0073]MM:存储区域
[0074]MR:冗余存储区域
[0075]NU:基元单元
[0076]SEL-D:漏极选择晶体管
[0077]SEL-S:源极选择晶体管
[0078]S⑶:漏极选择线
[0079]SGS:源极选择线
[0080]SL:共用源极线
[0081]Vers:擦除电压
[0082]Vpass:通过电压
[0083]Vpgm:写入电压
[0084]Vread:读取通过电压
[0085]WLO ?WL31:字线
【具体实施方式】
[0086]接着，参照附图对本发明的实施方式详细地进行说明。本发明可应用于具有各种类型的存储结构的非易失性存储器，这里，例示NAND型的闪存存储器作为优选实施方式。另外，应注意附图是为了便于理解，而强调各部进行表示，与实际器件的比例并不相同。
[0087][实施例]
[0088]将本发明的实施例的闪存存储器的典型架构表示在图2。不过，这里所示的闪存存储器为例示，本发明不一定限定于这种架构。本实施例的闪存存储器10构成为包括:存储阵列100，由多个存储基元呈矩阵状排列而成；输入输出缓冲器110，连接于外部输入输出端子1/0，且保持输入输出数据；地址寄存器120，接收来自输入输出缓冲器110的地址数据；控制部130，接收来自输入输出缓冲器110的指令数据或来自外部的控制信号，而控制各部；冗余信息存储部140，存储与存储阵列100中所含的缺陷元件相关的冗余信息；字线选择电路150，从地址寄存器120接收行地址信息Ax，将行地址信息Ax解码，根据解码结果来进行区块的选择及字线的选择等；页面缓冲器160，保持从由字线选择电路150选择出的页面读取的数据，或保持对所选择出的页面的写入数据；列选择电路170，从地址寄存器120接收列地址信息Ay，将列地址信息Ay解码，根据该解码结果来进行页面缓冲器160内的数据的选择等；ECC电路180，对数据进行错误订正；以及内部电压产生电路190，产生进行数据的读取、编程及擦除等所需的各种电压(写入电压Vpgm、通过电压Vpass、读取通过电压Vread、擦除电压Vers等)。另外，存储阵列的存储元件既可为存储一比特(二进制数据)的单层基元(Single-Level Cell, SLC)类型,也可为存储多比特的多层基元(Mult1-LevelCell，MLC)类型。
[0089]存储阵列100包括沿列方向配置的m个存储区块BLK (O)、BLK (I)、……、BLK(H1-1)0图3是说明一个存储区块内的阵列的架构的图。在闪存存储器中，存储区块是擦除数据的单位，在该存储区块内包括多个页面。一页是进行数据的读取或写入的单位，一页包括沿下述NAND串的同一行排列的多个存储基元。而且，就功能上的作用来说，一个存储区块分为用来进行数据读写的存储区域MM、及冗余存储区域MR。这里，一页包括存储区域MM及冗余存储区域MR的存储基元，例如一页包括2千字节，冗余数据为16比特。不过，以页面为单位的读取或写入不必限定于一页，也可对多个页面同样进行读取或写入。
[0090]页面缓冲器160包括感测电路/数据寄存器162及高速缓冲寄存器164。感测电路/数据寄存器162连接于各区块的各位线，感测从被选择出的区块中的被选择出的页面读取的数据，且将该数据保持在感测电路/数据寄存器162中。感测电路/数据寄存器162经由未图示的传输晶体管而连接于高速缓冲寄存器164，保持在感测电路/数据寄存器162中的数据经由传输晶体管而被并列传输至高速缓冲寄存器164。如果从感测电路/数据寄存器 162向高速缓冲寄存器164的数据传输结束，那么向感测电路/数据寄存器162传输接着被读取出的页面数据，且在此期间，高速缓冲寄存器164所保持的数据被输出至ECC电路180或输入输出缓冲器110。
[0091]在写入(编程)动作中，将从输入输出缓冲器110输出的数据依次有序地输入并保持在高速缓冲寄存器164中，接着，经由传输晶体管而传输至感测电路/数据寄存器162。将感测电路/数据寄存器162所保持的数据写入至被选择出的区块中的被选择出的页面后，将下一数据从高速缓冲寄存器164传输至感测电路/数据寄存器162。
[0092]图4表示形成在一个存储区块内的NAND串的架构。一个存储区块包括多个串联连接多个存储基元而成的NAND串(以下称为基元单元NU)，各基元单元NU沿行方向配置。沿行方向配置的多个基元单元NU是形成在基板上的一个阱(well)内，例如P型阱内，且构成一个存储区块。在实施例中，一个存储区块包括η比特(个)的基元单元NU，其中，规定比特被用于利用于通常的核心数据的读写的主存储区域ΜΜ，剩余的比特被分配给冗余存储区域MR。
[0093]一个基元单元NU构成为包括串联连接的N个存储基元MCi (i = 0、1、......、N —
I)、及串联连接于所述N个存储基元MCi的两端的源极选择晶体管SEL-S、漏极选择晶体管SEL-D。这里,基元单元NU包括32个存储基元。
[0094]各存储基元MCi的栅极连接于对应的字线WLO?WL31。源极选择晶体管SEL-S、漏极选择晶体管SEL-D也同样地分别共同连接于源极选择线SGS、漏极选择线S⑶。源极选择晶体管SEL-S的漏极连接于存储基元MCO的源极，源极选择晶体管SEL-S的源极连接于共用源极线SL，源极选择晶体管SEL-S的栅极连接于源极选择线SGS。漏极选择晶体管SEL-D的源极连接于存储基元MC31的漏极，漏极选择晶体管SEL-D的漏极连接于对应的全局位线GBL，漏极选择晶体管SEL-D的栅极连接于漏极选择线S⑶。字线WLO?WL31、源极选择线SGS、漏极选择线SGD经由将区块选择线BSEL输入至共同栅极的区块选择晶体管而连接于字线选择电路150。字线选择电路150根据行地址Ax，利用区块选择线BSEL使区块选择晶体管导通，而进行区块的选择。此外，字线选择电路150根据动作状态，而以规定的电压驱动被选择出的区块的字线WLO?WL31、源极选择线SGS、漏极选择线S⑶。
[0095]形成在区块内的存储基元MC1、源极选择晶体管SEL-S、漏极选择晶体管SEL-D是形成在P型阱内的N型金属氧化物半导体晶体管。存储基元包括:为N型扩散区域的源极/漏极；隧道氧化膜，形成在源极/漏极间的通道上；浮动栅极(电荷储存层)，形成在隧道氧化膜上，且储存电荷；及控制栅极，隔着介电膜而形成在浮动栅极上。
[0096]在优选的实施方式中，连接于基元单元NU的全局位线GBLO、GBLl、……、GBLn —I是经由位线选择电路而连接于页面缓冲器160。位线选择电路在读取时或编程时选择偶数位线或奇数位线，且将被选择出的偶数位线或奇数位线连接于页面缓冲器160。如果一个感测电路为一对偶数位线及奇数位线所共有，且偶数位线及奇数位线分别构成一页，那么感测电路便包括一页量的感测电路。感测电路/数据寄存器162在读取时检测偶数位线或奇数位线的电位，且保持读取到的数据；在编程时，保持要写入至偶数位线或奇数位线的数据。列选择电路170根据列地址信息Ay而选择位线，并对被选择出的位线写入数据，或从被选择出的位线读取数据。列选择电路170还包括转换电路172，该转换电路172以下述方式将包含缺陷元件的缺陷比特转换为包含冗余元件的冗余比特。
[0097]为了利用冗余元件对具有在制造步骤中产生的物理缺陷(短路、开路等)的缺陷元件进行补救，而在冗余信息存储部140中存储冗余信息。图5表示冗余信息存储部140的冗余信息的一例。这里，作为缺陷元件的信息，存储着包含缺陷元件的存储区块及列地址、与为了补救该缺陷元件而分配的冗余元件的列地址的关系。此外，如果有必要，也可包含缺陷元件的行地址，且在选择该行地址(页面)时进行缺陷元件的补救。通过在出厂前进行的测试等而对缺陷元件进行检测，从而产生冗余信息。冗余信息存储部140例如包括熔丝ROM或其他非易失性存储器。
[0098]接着，对本实施例的闪存存储器的冗余及错误订正进行说明。图6是表示页面缓冲器160及列选择电路170的内部架构的框图。感测电路/数据寄存器162包括保持从存储区域MM读取的核心数据(或写入数据)的数据寄存器DR-0、DR-1、及保持从冗余存储区域MR读取的冗余数据(或写入冗余数据)的冗余数据寄存器DR-R。数据寄存器DR-0、DR-1保持被选择出的页面的1/2页的数据。例如一页为2千字节，冗余比特数为16比特。
[0099]高速缓冲寄存器164包括高速缓冲寄存器CR-0、CR-1、及冗余高速缓冲寄存器CR-R，高速缓冲寄存器CR-O、CR-1、CR-R分别接收从数据寄存器DR-O、DR-1、DR-R经由未图示的传输晶体管而并列传输的数据，且保持各数据。
[0100]列选择电路170包括转换电路172，该转换电路172将高速缓冲寄存器CR_0、CR_1的数据的核心数据中所含的缺陷元件的缺陷数据替换为冗余元件的冗余数据。这里，应注意的是在现有的冗余方案中，高速缓冲寄存器CR-O的1/2页的核心数据最大可由M/2比特的冗余数据补救，而且，高速缓冲寄存器CR-1的1/2页的核心数据最大可由M/2比特的冗余数据补救，与此相对，在本实施例中，高速缓冲寄存器CR-O、CR-1的一整页的核心数据最大可由M比特的冗余数据补救。因此，在现有的冗余中，即便在一页中所含的缺陷元件小于M比特的情况下，如果在高速缓冲寄存器CR-0/CR-1中存在着大于M/2比特的缺陷元件，便无法补救这些缺陷元件，从而闪存存储器不合格，但在本实施例中，即便在这种情况下，也能补救缺陷元件，而可使闪存存储器为合格品。
[0101]转换电路172是通过双向总线(bidirect1nal bus) 174而连接于ECC电路180,可将核心数据或经冗余数据补救过的数据提供给ECC电路180。
[0102]图7 (A)?图7 (D)是说明本实施例的冗余动作的详细情况的图。转换电路172为两个高速缓冲寄存器CR-O、CR-1所共用，在将高速缓冲寄存器CR-O、CR-1所保持的数据输出至ECC电路180时，根据存储在冗余信息存储部140中的冗余信息，将缺陷数据转换为冗余数据。
[0103]图7 (A)表示将高速缓冲寄存器CR-O的数据输出至ECC电路180时的动作。当进行高速缓冲寄存器CR-O的数据的错误订正时，将高速缓冲寄存器CR-O的核心数据及冗余数据寄存器DR-R的冗余数据经由未图示的传输晶体管而传输至转换电路172。当接收到的核心数据中包含缺陷元件的缺陷数据时，转换电路172将缺陷数据替换为冗余数据，且保持经过替换的数据。而且，转换电路172将核心数据或经冗余数据补救过的数据输出至ECC 电路 180。
[0104]如果利用ECC电路180进行的错误订正结束，那么如图7 (B)所示，由转换电路172接收从ECC电路180输出的已错误订正的数据。转换电路172将已错误订正的数据作为核心数据覆写至高速缓冲寄存器CR-0。这里，应注意的是已错误订正的数据未由转换电路172分离为原来的核心数据与冗余数据，且未对冗余高速缓冲寄存器CR-R执行冗余数据的覆写。图7 (C)、图7 (D)表示保持在高速缓冲寄存器CR-1中的数据的冗余及错误订正的动作，在该情况下，也是利用冗余元件的冗余数据对高速缓冲寄存器CR-1的核心数据中所含的缺陷数据进行转换，且利用ECC电路180进行错误订正后，仅将已错误订正的数据作为核心数据覆写至高速缓冲寄存器CR-1，而未对冗余高速缓冲寄存器CR-R覆写冗余数据。
[0105]图8 (A)?图8 (D)是说明保持在高速缓冲寄存器中的数据的输出动作的图。如图8 (A)、图8 (B)所示，在输出高速缓冲寄存器CR-O所保持的已错误订正的核心数据的期间，可利用冗余数据补救高速缓冲寄存器CR-1的核心数据，且利用ECC电路180进行错误订正。而且，如图8 (C)、图8 (D)所示，在输出高速缓冲寄存器CR-1所保持的已错误订正的核心数据的期间，可利用冗余数据补救高速缓冲寄存器CR-O的核心数据，且利用ECC电路180进行错误订正。如此一来，当从高速缓冲寄存器CR-0、CR-1输出数据时，不会利用冗余高速缓冲寄存器CR-R，因此可始终将冗余高速缓 冲寄存器CR-R用于冗余。图9 (A)表示页面读取时的时序图，图9 (B)是连续进行页面读取时的时序图。
[0106]接着，对本实施例的转换电路的具体实施例进行说明。图10 (A)、图10 (B)是表示转换电路172的内部架构的图，这里，仅示出具代表性的I比特的电路架构。如图10(A)所示，转换电路172包括冗余用主放大器MARED及冗余用逻辑电路176。冗余用主放大器MARED在内部包括锁存电路，且被输入预充电信号DLPRE、使能信号(enable signal)MAENR、及锁存控制信号MALTR的控制信号、及来自冗余高速缓冲寄存器CR-R的冗余数据DLR_E、DLRB_E,并根据控制信号而控制冗余数据的输出DMR_E、DMRB_E。S卩，当锁存控制信号MALTR为L时，输出DMR_E成为L，当控制信号MALTR为H时，输出DMR_E成为H。图中的“B”是指逻辑状态反转后的信号。
[0107]冗余用主放大器MARED的输出DMR_E/DMRB_E是输入至逻辑电路176。这里，MATCH是当核心数据中所含的缺陷元件的缺陷比特与冗余元件的冗余比特相符(一致)时成为H的信号。因此，当冗余信息中所含的两比特的列地址一致时，MATCH成为H，MATCHB成为L。从而，两个或非(NOR)栅极成为主动(active)，与输出DMR_E相应地，两个N通道MOS晶体管互补地接通或断开，在锁存电路中保持与冗余数据DLR_E、DLRB_E对应的数据，且将该数据反转所得的数据从10BUS_RED输出。该10BUS_RED连接于ECC电路180。
[0108]另一方面，如果两列地址不相符，那么MATCHB成为H，两个晶体管断开，10BUS_RED成为高阻抗状态，而未对ECC电路180输出冗余数据。如此一来，当缺陷元件的列地址与冗余元件的列地址一致时(MATCH = H，MATCHB = L)，逻辑电路176响应锁存控制信号MALTR而将冗余数据输出至10BUS_RED。
[0109]列选择电路170还包括如图10 (B)所示的核心数据用的主放大器MA及逻辑电路178。主放大器MA接收保持在高速缓冲寄存器CR-0、CR-1中的核心数据DL_E、DLB_E，根据预充电信号DLPRE、使能信号MAENR、及锁存控制信号MALTR的控制信号，而控制输出DM_E、DMB_E。主放大器MA的基本动作与冗余用主放大器MARED相同。
[0110]当缺陷元件的列地址与冗余元件的列地址不一致时，MATCH成为L，所以逻辑电路178的NOR栅极成为主动，锁存电路保持与核心数据DL_E、DLB_E对应的数据，且将该数据反转所得的数据从10BUSJ)输出。该10BUSJ)连接于ECC电路180。另一方面，当两列地址一致时，MATCH成为H，从而两个晶体管断开，10BUSJ)成为高阻抗状态，而未对ECC电路180输出核心数据。如此一来，当缺陷元件的列地址与冗余元件的列地址一致时(MATCH =H，MATCHB = L)，逻辑电路178响应锁存控制信号MALTR而将核心数据输出至10BUS_0。
[0111]此外，如图7 (B)、图7 (D)所示，经过错误订正的数据通过转换电路172而被覆写至高速缓冲寄存器CR-0、CR-1。在此情况下，从ECC电路180输出的数据通过主放大器MA而被写入至高速缓冲寄存器CR-0、CR-1。
[0112]所述实施例中表示了进行读取动作的示例，而在对数据进行编程的情况下，由I/O缓冲器110接收的写入数据是由转换电路172分离为冗余数据及核心数据，并分别传输至高速缓冲寄存器CR-O、CR-UCR-R0
[0113]已对本发明的优选实施方式详细地进行了叙述，但本发明并不限定于特定的实施方式，可在本发明的主旨的范围内进行各种变形、变更。
【主权项】
1.一种半导体存储装置，其特征在于包括: 存储阵列，包括具有多个存储元件的存储区域及具有多个冗余存储元件的冗余存储区域； 行选择机构，选择所述存储阵列的行； 冗余信息存储部，存储所述存储区域的所述存储元件中所含的缺陷元件的冗余信息； 数据保持机构，连接于所述存储阵列的位线，可保持由所述行选择机构选择出的所述行中的所述存储区域的所述存储元件中所存储的核心数据、及所述冗余存储区域的所述冗余存储元件中所存储的冗余数据； 列选择机构，选择所述数据保持机构所保持的所述核心数据及所述冗余数据；以及 错误订正机构，对由所述列选择机构选择出的数据进行错误订正；且 所述列选择机构包括转换电路，所述转换电路根据所述冗余信息，将所述核心数据中所含的缺陷数据转换为所述冗余数据，将经过转换的数据提供给所述错误订正机构，且将经所述错误订正机构错误订正过的数据作为所述核心数据提供给所述数据保持机构。2.根据权利要求1所述的半导体存储装置，其特征在于:所述列选择机构在向输出缓冲器输出所述数据保持机构所保持的第一核心数据的期间，向所述转换电路输出所述数据保持机构所保持的第二核心数据及所述冗余数据。3.根据权利要求2所述的半导体存储装置，其特征在于:在向所述输出缓冲器输出所述第一核心数据的期间，将经所述错误订正机构错误订正过的数据作为所述第二核心数据保持在所述数据保持机构中。4.根据权利要求1至3中任一权利要求所述的半导体存储装置，其特征在于:所述列选择机构向所述输出缓冲器交替地输出所述第一核心数据与所述第二核心数据，且在向所述输出缓冲器输出所述第一核心数据的期间，利用所述转换电路对所述第二核心数据与所述冗余数据进行转换，在向所述输出缓冲器输出所述第二核心数据的期间，利用所述转换电路对所述第一核心数据与所述冗余数据进行转换。5.根据权利要求1至3中任一权利要求所述的半导体存储装置，其特征在于:由所述行选择机构选择出的行是N比特，所述冗余存储区域为M比特，所述存储区域的N-M比特的所述存储元件中所含的所述缺陷元件最大由M比特的所述冗余存储元件补救。6.根据权利要求1至3中任一权利要求所述的半导体存储装置，其特征在于:所述数据保持机构包括:第一高速缓冲寄存器及第二高速缓冲寄存器，保持当利用所述行选择机构选择出所述存储阵列的行时从所述存储区域读取的页面数据的所述第一核心数据及所述第二核心数据；以及冗余高速缓冲寄存器，保持当利用所述行选择机构选择出所述存储阵列的行时从所述冗余存储区域读取的所述冗余数据；且 所述转换电路接收所述第一高速缓冲寄存器所保持的所述核心数据及所述冗余高速缓冲寄存器所保持的所述冗余数据、或者所述第二高速缓冲寄存器所保持的所述核心数据及所述冗余高速缓冲寄存器所保持的所述冗余数据，且将从所述错误订正机构接收的数据写入至所述第一高速缓冲寄存器或所述第二高速缓冲寄存器。7.—种冗余方法，包括存储阵列的半导体存储装置，该存储阵列包括具有多个存储元件的存储区域及具有多个冗余存储元件的冗余存储区域，且该冗余方法的特征在于: 选择所述存储阵列的页面， 保持被选择出的所述页面的存储在所述存储区域的所述存储元件中的核心数据及存储在所述冗余存储区域的所述冗余存储元件中的冗余数据， 利用所述冗余数据对作为所述核心数据的第一核心数据中所含的缺陷数据进行转换， 对经过转换的数据进行错误订正，且 将经过错误订正的数据作为所述第一核心数据进行覆写。8.根据权利要求7所述的冗余方法，其特征在于:在利用所述冗余数据对作为所述核心数据的第二核心数据中所含的缺陷数据进行转换的期间，输出所述经过错误订正的第一核心数据。9.根据权利要求8所述的冗余方法，其特征在于:将经过错误订正的数据作为所述第二核心数据进行覆写，且 在利用所述冗余数据对作为所述核心数据的第一核心数据中所含的缺陷数据进行转换的期间，输出所述经过错误订正的第二核心数据。
【专利摘要】本发明提供一种半导体存储装置以及其冗余方法。半导体存储装置例如是闪存存储器，包括：存储阵列，包括存储区域及具有冗余元件的冗余存储区域；页面缓冲器；列选择电路；ECC电路；及I/O缓冲器。列选择电路根据冗余信息，将由高速缓冲寄存器保持的核心数据中所含的缺陷数据转换为由冗余高速缓冲寄存器保持的冗余数据，将经过转换的数据提供给ECC电路，且将经ECC电路错误订正过的数据作为核心数据再次写入至高速缓冲寄存器。在此期间，列选择电路保持在高速缓冲寄存器中的已错误订正的数据输出至I/O缓冲器。
【IPC分类】G11C29/00
【公开号】CN104900269
【申请号】CN201410076287
【发明人】中川治信
【申请人】华邦电子股份有限公司
【公开日】2015年9月9日
【申请日】2014年3月4日
【技术领域】
[0001]本发明涉及一种半导体存储装置，尤其是涉及一种闪存存储器(NAND FlashMemory)的冗余。
【背景技术】
[0002]闪存存储器、动态随机存取存储器等半导体存储器中，集成度逐年增加，从而难以制造无不良或缺陷的存储元件。因此，在存储芯片上，采取用来在外观上补救在制造步骤中产生的存储元件的物理缺陷的冗余方案。例如在某冗余方案中，包括地址转换电路及冗余存储器区域，所述地址转换电路将具有物理缺陷的存储元件的地址转换为冗余存储区域的存储元件的地址，所述冗余存储区域用来补救具有缺陷的存储元件。具有缺陷的存储元件及冗余存储区域的存储元件的地址信息在存储芯片的测试时或制造出厂时是存储在熔丝只读存储器或寄存器等中。而且，如果输入具有缺陷的存储元件的地址，且检测到该地址，那么禁止访问具有缺陷的存储元件，取而代之，访问冗余存储区域的存储元件，从而从外部看起来就像不存在具有缺陷的存储元件一样(例如专利文献1、2)。通过利用这种冗余方案，即便少数存储元件产生缺陷，也可当作合格品进行处理，因此良率提升，且可降低存储器的成本。
[0003]另外，在半导体存储器中，除了利用冗余补救物理性的缺陷元件以外，还内置错误检测纠正电路作为软错误对策，从而实现可靠性提升。
[0004][现有技术文献]
[0005][专利文献]
[0006][专利文献I]日本专利特开2000-311496号公报
[0007][专利文献2]日本专利特开2002-288993号公报
[0008]如上所述，在闪存存储器等半导体存储器中，搭载着用来补救具有缺陷的存储元件的冗余功能或ECC电路。图1是说明现有的闪存存储器的冗余及错误订正的图。在NAND型闪存存储器的存储阵列400中，设有主存储区域MM及其冗余存储区域MR。如果从存储阵列400进行页面读取，那么一页数据被传输至页面缓冲器/感测电路410，于是由感测电路感测数据，且将所感测到的数据保持在数据寄存器412中。
[0009]主存储区域MM及冗余存储区域MR的一页例如为2千字节，在进行页面读取时，例如将一半即I千字节的偶数比特的数据传输至数据寄存器DR-0，将剩余的一半即I千字节的奇数比特的数据传输至数据寄存器DR-1。或者，将主存储区域MM的物理上的左半部分的数据传输至数据寄存器DR-0，将右半部分的数据传输至数据寄存器DR-1。
[0010]这里，在本说明书中，将具有物理缺陷的存储元件称为“缺陷元件”，将存储在缺陷元件中的数据称为“缺陷数据”，将缺陷元件的列比特称为“缺陷比特”，将冗余存储区域的存储元件称为“冗余元件”，将存储在冗余元件中的数据称为“冗余数据”，将冗余元件的列比特称为“冗余比特”。而且，存储元件与存储基元同义。
[0011]冗余存储区域MR例如为M比特，且以将其一半即M/2比特分配给数据寄存器DR-Ο，将M/2比特分配给数据寄存器DR-1的方式构成。例如将冗余存储区域MR的偶数冗余比特的数据传输至数据寄存器DR-0，将奇数冗余比特的数据传输至数据寄存器DR-1。
[0012]页面缓冲器410还包括保持从数据寄存器412并列传输的数据的高速缓冲寄存器414。高速缓冲寄存器414包括高速缓冲寄存器CR-0、CR-1，高速缓冲寄存器CR-O接收从数据寄存器DR-O经由未图示的传输晶体管所传输的数据，高速缓冲寄存器CR-1也同样保持从数据寄存器DR-1传输的数据。保持在高速缓冲寄存器CR-O中的数据包含来自主存储区域MM的数据(以下称为核心数据(core data))、及来自冗余存储区域MR的冗余数据。保持在高速缓冲寄存器CR-1中的数据也同样包含核心数据及冗余数据。
[0013]列控制电路420包括用来将保持在高速缓冲寄存器CR-0、CR-1中的核心数据替换为冗余数据的转换电路422-0、422-1。保持在高速缓冲寄存器CR-0、CR-1中的数据在进行错误订正时、或进行输入输出时是经由未图示的传输晶体管被传输至转换电路422-0、422-1。
[0014]缺陷比特的列地址或替换该列地址的冗余比特的列地址等冗余信息是由熔丝ROM或其他非易失性的媒体存储。转换电路422-0根据冗余信息，将高速缓冲寄存器CR-O的核心数据中所含的缺陷数据转换为冗余数据。同样地，转换电路422-1将高速缓冲寄存器CR-1的核心数据中所含的缺陷数据转换为冗余数据。
[0015]经转换电路422-0、422-1转换过的数据被输出至ECC电路430。经ECC电路430错误订正过的数据通过转换电路422-0、422-1而恢复为核心数据与冗余数据，且经过错误订正的核心数据与冗余数据分别被写回至高速缓冲寄存器CR-0、CR-10
[0016]高速缓冲寄存器CR-0、CR-1所保持的经过错误订正的核心数据与冗余数据由转换电路422-0、422-1转换后被输出至输入输出缓冲器440。高速缓冲寄存器CR_0、CR_1与ECC电路430及I/O缓冲器440间的动作是以如下方式交替地进行。在向I/O缓冲器440输出高速缓冲寄存器CR-O的已错误订正的数据的期间，利用ECC电路430对高速缓冲寄存器CR-1的数据进行错误订正，在将高速缓冲寄存器CR-1的已错误订正的数据输出至I/O缓冲器440的期间，利用ECC电路430对高速缓冲寄存器CR-O的数据进行错误订正。
[0017]在所述冗余方案中，因为均等地分配冗余存储区域MR的一半冗余比特给1/2页的核心数据，所以即便假设一页中所含的所有缺陷比特小于等于M比特，仍然在1/2页的核心数据中存在超过M/2比特的缺陷比特的情况下，无法对这些缺陷比特进行补救。例如金属接触的不良等多会在局部区域产生，有时其中之一数据寄存器DR-O的核心数据中包含较多的缺陷比特，而在另一数据寄存器DR-1的核心数据中不含缺陷比特。因此，在将冗余存储区域MR的冗余比特均等地分配给1/2页的核心数据的情况下，利用冗余数据进行补救的效率下降，而无法实现芯片的良率提升。
[0018]而且，经ECC电路430错误订正过的数据是通过转换电路420而被再次写入至高速缓冲寄存器CR-0、CR-1，且在向I/O缓冲器440进行输出时，再次利用转换电路430进行将核心数据的缺陷比特转换为冗余比特的处理。因此，当从高速缓冲寄存器CR-0、CR-1输出数据时，必须通过转换电路430，从而阻碍高速缓冲动作的高速化。
【发明内容】
[0019]本发明的目的是解决所述现有的课题，提供一种可使良率提升且使数据的读取高速化的半导体存储装置以及该半导体存储装置的冗余方法。
[0020]本发明的半导体存储装置包括:存储阵列，包括具有多个存储元件的存储区域、及具有多个冗余存储元件的冗余存储区域；行选择机构，选择所述存储阵列的行；冗余信息存储部，存储所述存储区域的存储元件中所含的缺陷元件的冗余信息；数据保持机构，连接于存储阵列的位线，且可保持由所述行选择机构选择出的行的所述存储区域的存储元件中所存储的核心数据、及所述冗余存储区域的冗余存储元件中所存储的冗余数据；列选择机构，选择所述数据保持机构所保持的核心数据及冗余数据；以及错误订正机构，对由所述列选择机构选择出的数据进行错误订正；且所述列选择机构包括转换电路，所述转换电路根据所述冗余信息，将核心数据中所含的缺陷数据转换为所述冗余数据，将经过转换的数据提供给所述错误订正机构，且将经所述错误订正机构错误订正过的数据作为核心数据提供给所述数据保持机构。
[0021]优选所述列选择机构在向输出缓冲器输出所述数据保持机构所保持的第一核心数据的期间，向所述转换电路输出所述数据保持机构所保持的第二核心数据及所述冗余数据。优选在向输出缓冲器输出第一核心数据的期间，将经所述错误订正机构错误订正过的数据作为第二核心数据保持在所述数据保持机构中。优选所述列选择机构可向输出缓冲器交替地输出第一核心数据与第二核心数据，且在向输出缓冲器输出第一核心数据的期间，利用转换电路对第二核心数据与冗余数据进行转换，在向输出缓冲器输出第二核心数据的期间，利用转换电路对第一核心数据与冗余数据进行转换。优选由所述行选择机构选择出的行是N比特，所述冗余存储区域为M比特，所述存储区域的N-M比特的存储元件中所含的缺陷元件最大由M比特的冗余存储元件补救。优选所述数据保持机构包括:第一高速缓冲寄存器及第二高速缓冲寄存器，保持当利用所述行选择机构选择出存储阵列的行时从所述存储区域读取的页面数据的第一核心数据及第二核心数据；以及冗余高速缓冲寄存器，保持当利用所述行选择机构选择出存储阵列的行时 从所述冗余存储区域读取的冗余数据；且所述转换电路接收第一高速缓冲寄存器所保持的核心数据及冗余高速缓冲寄存器所保持的冗余数据、或者第二高速缓冲寄存器所保持的核心数据及冗余高速缓冲寄存器所保持的冗余数据，且将从所述错误订正机构接收的数据写入至第一高速缓冲寄存器或第二高速缓冲寄存器。
[0022]本发明的半导体存储装置的冗余方法是包括存储阵列的半导体存储装置的冗余方法，该存储阵列包括具有多个存储元件的存储区域及具有多个冗余存储元件的冗余存储区域，且该冗余方法是选择所述存储阵列的页面，保持被选择出的页面的存储在所述存储区域的存储元件中的核心数据、及存储在所述冗余存储区域的冗余存储元件中的冗余数据，利用所述冗余数据对作为核心数据的第一核心数据中所含的缺陷数据进行转换，对经过转换的数据进行错误订正，且将经过错误订正的数据作为第一核心数据进行覆写。
[0023]优选在利用所述冗余数据对作为所述核心数据的第二核心数据中所含的缺陷数据进行转换的期间，输出所述经过错误订正的第一核心数据。优选将经过错误订正的数据作为第二核心数据进行覆写，且在利用所述冗余数据对作为所述核心数据的第一核心数据中所含的缺陷数据进行转换的期间，输出所述经过错误订正的第二核心数据。
[0024]根据本发明，与现有的冗余方案相比，可使利用冗余存储元件进行补救的效率提升，且改善良率。
【附图说明】
[0025]图1是说明现有的闪存存储器的冗余及错误订正的动作的图。
[0026]图2是表不本发明的实施例的闪存存储器的一实施例的框图。
[0027]图3是说明存储区块与页面缓冲器的关系的图。
[0028]图4是表示NAND串单元的架构的图。
[0029]图5是表示存储在冗余信息存储部中的冗余信息的一例的图。
[0030]图6是说明本发明的实施例的闪存存储器的冗余及错误订正的动作的图。
[0031]图7 (A)、图7 (B)是说明高速缓冲寄存器CR-O的冗余及错误订正的动作的图，图7 (C)、图7 (D)是说明高速缓冲寄存器CR-1的冗余及错误订正的动作的图。
[0032]图8 (A)、图8 (B)是说明从高速缓冲寄存器CR-O输出数据时的动作的图，图8(C)、图8 (D)是说明从高速缓冲寄存器CR-1输出数据时的动作的图。
[0033]图9 (A)表示进行页面读取时的时序图，图9 (B)表示连续进行页面读取时的时序图。
[0034]图10 (A)、图10 (B)是表示本发明的实施例的转换电路的一例的图。
[0035]其中，附图标记说明如下:
[0036]10:闪存存储器
[0037]100、400:存储阵列
[0038]110:输入输出缓冲器
[0039]120:地址寄存器
[0040]130:控制部
[0041]140:冗余信息存储部
[0042]150:字线选择电路
[0043]160:页面缓冲器
[0044]162:感测电路/数据寄存器
[0045]164,414:高速缓冲寄存器
[0046]170:列选择电路
[0047]172、422-0、422_1:转换电路
[0048]174:双向总线
[0049]176、178:逻辑电路
[0050]180、430:ECC 电路
[0051]190:内部电压产生电路
[0052]410:页面缓冲器/感测电路
[0053]412:数据寄存器
[0054]420:列控制电路
[0055]440:1/0 缓冲器
[0056]Ax、Ay:地址信息
[0057]BLK (0)、BLK (I)、......、BLK (m — I):存储区块
[0058]BSEL:区块选择线
[0059]CR-0、CR-1:高速缓冲寄存器
[0060]CR-R:冗余高速缓冲寄存器[0061 ]DL_E、DLB_E:核心数据
[0062]DLPRE、DLPRER:预充电信号
[0063]DLR_E、DLRB_E:冗余数据
[0064]DM_E、DMB_E、DMR_E、DMRB_E:输出
[0065]DR-O、DR-1:数据寄存器
[0066]DR-R:冗余数据寄存器
[0067]GBL0、GBL1、...、GBLn — 1:全局位线
[0068]MA:主放大器
[0069]MAEN、MAENR:使能信号
[0070]MALT、MALTR:控制信号
[0071]MARED:冗余用主放大器
[0072]MCi (i = 0、l、...、Ν— I):存储基元
[0073]MM:存储区域
[0074]MR:冗余存储区域
[0075]NU:基元单元
[0076]SEL-D:漏极选择晶体管
[0077]SEL-S:源极选择晶体管
[0078]S⑶:漏极选择线
[0079]SGS:源极选择线
[0080]SL:共用源极线
[0081]Vers:擦除电压
[0082]Vpass:通过电压
[0083]Vpgm:写入电压
[0084]Vread:读取通过电压
[0085]WLO ?WL31:字线
【具体实施方式】
[0086]接着，参照附图对本发明的实施方式详细地进行说明。本发明可应用于具有各种类型的存储结构的非易失性存储器，这里，例示NAND型的闪存存储器作为优选实施方式。另外，应注意附图是为了便于理解，而强调各部进行表示，与实际器件的比例并不相同。
[0087][实施例]
[0088]将本发明的实施例的闪存存储器的典型架构表示在图2。不过，这里所示的闪存存储器为例示，本发明不一定限定于这种架构。本实施例的闪存存储器10构成为包括:存储阵列100，由多个存储基元呈矩阵状排列而成；输入输出缓冲器110，连接于外部输入输出端子1/0，且保持输入输出数据；地址寄存器120，接收来自输入输出缓冲器110的地址数据；控制部130，接收来自输入输出缓冲器110的指令数据或来自外部的控制信号，而控制各部；冗余信息存储部140，存储与存储阵列100中所含的缺陷元件相关的冗余信息；字线选择电路150，从地址寄存器120接收行地址信息Ax，将行地址信息Ax解码，根据解码结果来进行区块的选择及字线的选择等；页面缓冲器160，保持从由字线选择电路150选择出的页面读取的数据，或保持对所选择出的页面的写入数据；列选择电路170，从地址寄存器120接收列地址信息Ay，将列地址信息Ay解码，根据该解码结果来进行页面缓冲器160内的数据的选择等；ECC电路180，对数据进行错误订正；以及内部电压产生电路190，产生进行数据的读取、编程及擦除等所需的各种电压(写入电压Vpgm、通过电压Vpass、读取通过电压Vread、擦除电压Vers等)。另外，存储阵列的存储元件既可为存储一比特(二进制数据)的单层基元(Single-Level Cell, SLC)类型,也可为存储多比特的多层基元(Mult1-LevelCell，MLC)类型。
[0089]存储阵列100包括沿列方向配置的m个存储区块BLK (O)、BLK (I)、……、BLK(H1-1)0图3是说明一个存储区块内的阵列的架构的图。在闪存存储器中，存储区块是擦除数据的单位，在该存储区块内包括多个页面。一页是进行数据的读取或写入的单位，一页包括沿下述NAND串的同一行排列的多个存储基元。而且，就功能上的作用来说，一个存储区块分为用来进行数据读写的存储区域MM、及冗余存储区域MR。这里，一页包括存储区域MM及冗余存储区域MR的存储基元，例如一页包括2千字节，冗余数据为16比特。不过，以页面为单位的读取或写入不必限定于一页，也可对多个页面同样进行读取或写入。
[0090]页面缓冲器160包括感测电路/数据寄存器162及高速缓冲寄存器164。感测电路/数据寄存器162连接于各区块的各位线，感测从被选择出的区块中的被选择出的页面读取的数据，且将该数据保持在感测电路/数据寄存器162中。感测电路/数据寄存器162经由未图示的传输晶体管而连接于高速缓冲寄存器164，保持在感测电路/数据寄存器162中的数据经由传输晶体管而被并列传输至高速缓冲寄存器164。如果从感测电路/数据寄存器 162向高速缓冲寄存器164的数据传输结束，那么向感测电路/数据寄存器162传输接着被读取出的页面数据，且在此期间，高速缓冲寄存器164所保持的数据被输出至ECC电路180或输入输出缓冲器110。
[0091]在写入(编程)动作中，将从输入输出缓冲器110输出的数据依次有序地输入并保持在高速缓冲寄存器164中，接着，经由传输晶体管而传输至感测电路/数据寄存器162。将感测电路/数据寄存器162所保持的数据写入至被选择出的区块中的被选择出的页面后，将下一数据从高速缓冲寄存器164传输至感测电路/数据寄存器162。
[0092]图4表示形成在一个存储区块内的NAND串的架构。一个存储区块包括多个串联连接多个存储基元而成的NAND串(以下称为基元单元NU)，各基元单元NU沿行方向配置。沿行方向配置的多个基元单元NU是形成在基板上的一个阱(well)内，例如P型阱内，且构成一个存储区块。在实施例中，一个存储区块包括η比特(个)的基元单元NU，其中，规定比特被用于利用于通常的核心数据的读写的主存储区域ΜΜ，剩余的比特被分配给冗余存储区域MR。
[0093]一个基元单元NU构成为包括串联连接的N个存储基元MCi (i = 0、1、......、N —
I)、及串联连接于所述N个存储基元MCi的两端的源极选择晶体管SEL-S、漏极选择晶体管SEL-D。这里,基元单元NU包括32个存储基元。
[0094]各存储基元MCi的栅极连接于对应的字线WLO?WL31。源极选择晶体管SEL-S、漏极选择晶体管SEL-D也同样地分别共同连接于源极选择线SGS、漏极选择线S⑶。源极选择晶体管SEL-S的漏极连接于存储基元MCO的源极，源极选择晶体管SEL-S的源极连接于共用源极线SL，源极选择晶体管SEL-S的栅极连接于源极选择线SGS。漏极选择晶体管SEL-D的源极连接于存储基元MC31的漏极，漏极选择晶体管SEL-D的漏极连接于对应的全局位线GBL，漏极选择晶体管SEL-D的栅极连接于漏极选择线S⑶。字线WLO?WL31、源极选择线SGS、漏极选择线SGD经由将区块选择线BSEL输入至共同栅极的区块选择晶体管而连接于字线选择电路150。字线选择电路150根据行地址Ax，利用区块选择线BSEL使区块选择晶体管导通，而进行区块的选择。此外，字线选择电路150根据动作状态，而以规定的电压驱动被选择出的区块的字线WLO?WL31、源极选择线SGS、漏极选择线S⑶。
[0095]形成在区块内的存储基元MC1、源极选择晶体管SEL-S、漏极选择晶体管SEL-D是形成在P型阱内的N型金属氧化物半导体晶体管。存储基元包括:为N型扩散区域的源极/漏极；隧道氧化膜，形成在源极/漏极间的通道上；浮动栅极(电荷储存层)，形成在隧道氧化膜上，且储存电荷；及控制栅极，隔着介电膜而形成在浮动栅极上。
[0096]在优选的实施方式中，连接于基元单元NU的全局位线GBLO、GBLl、……、GBLn —I是经由位线选择电路而连接于页面缓冲器160。位线选择电路在读取时或编程时选择偶数位线或奇数位线，且将被选择出的偶数位线或奇数位线连接于页面缓冲器160。如果一个感测电路为一对偶数位线及奇数位线所共有，且偶数位线及奇数位线分别构成一页，那么感测电路便包括一页量的感测电路。感测电路/数据寄存器162在读取时检测偶数位线或奇数位线的电位，且保持读取到的数据；在编程时，保持要写入至偶数位线或奇数位线的数据。列选择电路170根据列地址信息Ay而选择位线，并对被选择出的位线写入数据，或从被选择出的位线读取数据。列选择电路170还包括转换电路172，该转换电路172以下述方式将包含缺陷元件的缺陷比特转换为包含冗余元件的冗余比特。
[0097]为了利用冗余元件对具有在制造步骤中产生的物理缺陷(短路、开路等)的缺陷元件进行补救，而在冗余信息存储部140中存储冗余信息。图5表示冗余信息存储部140的冗余信息的一例。这里，作为缺陷元件的信息，存储着包含缺陷元件的存储区块及列地址、与为了补救该缺陷元件而分配的冗余元件的列地址的关系。此外，如果有必要，也可包含缺陷元件的行地址，且在选择该行地址(页面)时进行缺陷元件的补救。通过在出厂前进行的测试等而对缺陷元件进行检测，从而产生冗余信息。冗余信息存储部140例如包括熔丝ROM或其他非易失性存储器。
[0098]接着，对本实施例的闪存存储器的冗余及错误订正进行说明。图6是表示页面缓冲器160及列选择电路170的内部架构的框图。感测电路/数据寄存器162包括保持从存储区域MM读取的核心数据(或写入数据)的数据寄存器DR-0、DR-1、及保持从冗余存储区域MR读取的冗余数据(或写入冗余数据)的冗余数据寄存器DR-R。数据寄存器DR-0、DR-1保持被选择出的页面的1/2页的数据。例如一页为2千字节，冗余比特数为16比特。
[0099]高速缓冲寄存器164包括高速缓冲寄存器CR-0、CR-1、及冗余高速缓冲寄存器CR-R，高速缓冲寄存器CR-O、CR-1、CR-R分别接收从数据寄存器DR-O、DR-1、DR-R经由未图示的传输晶体管而并列传输的数据，且保持各数据。
[0100]列选择电路170包括转换电路172，该转换电路172将高速缓冲寄存器CR_0、CR_1的数据的核心数据中所含的缺陷元件的缺陷数据替换为冗余元件的冗余数据。这里，应注意的是在现有的冗余方案中，高速缓冲寄存器CR-O的1/2页的核心数据最大可由M/2比特的冗余数据补救，而且，高速缓冲寄存器CR-1的1/2页的核心数据最大可由M/2比特的冗余数据补救，与此相对，在本实施例中，高速缓冲寄存器CR-O、CR-1的一整页的核心数据最大可由M比特的冗余数据补救。因此，在现有的冗余中，即便在一页中所含的缺陷元件小于M比特的情况下，如果在高速缓冲寄存器CR-0/CR-1中存在着大于M/2比特的缺陷元件，便无法补救这些缺陷元件，从而闪存存储器不合格，但在本实施例中，即便在这种情况下，也能补救缺陷元件，而可使闪存存储器为合格品。
[0101]转换电路172是通过双向总线(bidirect1nal bus) 174而连接于ECC电路180,可将核心数据或经冗余数据补救过的数据提供给ECC电路180。
[0102]图7 (A)?图7 (D)是说明本实施例的冗余动作的详细情况的图。转换电路172为两个高速缓冲寄存器CR-O、CR-1所共用，在将高速缓冲寄存器CR-O、CR-1所保持的数据输出至ECC电路180时，根据存储在冗余信息存储部140中的冗余信息，将缺陷数据转换为冗余数据。
[0103]图7 (A)表示将高速缓冲寄存器CR-O的数据输出至ECC电路180时的动作。当进行高速缓冲寄存器CR-O的数据的错误订正时，将高速缓冲寄存器CR-O的核心数据及冗余数据寄存器DR-R的冗余数据经由未图示的传输晶体管而传输至转换电路172。当接收到的核心数据中包含缺陷元件的缺陷数据时，转换电路172将缺陷数据替换为冗余数据，且保持经过替换的数据。而且，转换电路172将核心数据或经冗余数据补救过的数据输出至ECC 电路 180。
[0104]如果利用ECC电路180进行的错误订正结束，那么如图7 (B)所示，由转换电路172接收从ECC电路180输出的已错误订正的数据。转换电路172将已错误订正的数据作为核心数据覆写至高速缓冲寄存器CR-0。这里，应注意的是已错误订正的数据未由转换电路172分离为原来的核心数据与冗余数据，且未对冗余高速缓冲寄存器CR-R执行冗余数据的覆写。图7 (C)、图7 (D)表示保持在高速缓冲寄存器CR-1中的数据的冗余及错误订正的动作，在该情况下，也是利用冗余元件的冗余数据对高速缓冲寄存器CR-1的核心数据中所含的缺陷数据进行转换，且利用ECC电路180进行错误订正后，仅将已错误订正的数据作为核心数据覆写至高速缓冲寄存器CR-1，而未对冗余高速缓冲寄存器CR-R覆写冗余数据。
[0105]图8 (A)?图8 (D)是说明保持在高速缓冲寄存器中的数据的输出动作的图。如图8 (A)、图8 (B)所示，在输出高速缓冲寄存器CR-O所保持的已错误订正的核心数据的期间，可利用冗余数据补救高速缓冲寄存器CR-1的核心数据，且利用ECC电路180进行错误订正。而且，如图8 (C)、图8 (D)所示，在输出高速缓冲寄存器CR-1所保持的已错误订正的核心数据的期间，可利用冗余数据补救高速缓冲寄存器CR-O的核心数据，且利用ECC电路180进行错误订正。如此一来，当从高速缓冲寄存器CR-0、CR-1输出数据时，不会利用冗余高速缓冲寄存器CR-R，因此可始终将冗余高速缓 冲寄存器CR-R用于冗余。图9 (A)表示页面读取时的时序图，图9 (B)是连续进行页面读取时的时序图。
[0106]接着，对本实施例的转换电路的具体实施例进行说明。图10 (A)、图10 (B)是表示转换电路172的内部架构的图，这里，仅示出具代表性的I比特的电路架构。如图10(A)所示，转换电路172包括冗余用主放大器MARED及冗余用逻辑电路176。冗余用主放大器MARED在内部包括锁存电路，且被输入预充电信号DLPRE、使能信号(enable signal)MAENR、及锁存控制信号MALTR的控制信号、及来自冗余高速缓冲寄存器CR-R的冗余数据DLR_E、DLRB_E,并根据控制信号而控制冗余数据的输出DMR_E、DMRB_E。S卩，当锁存控制信号MALTR为L时，输出DMR_E成为L，当控制信号MALTR为H时，输出DMR_E成为H。图中的“B”是指逻辑状态反转后的信号。
[0107]冗余用主放大器MARED的输出DMR_E/DMRB_E是输入至逻辑电路176。这里，MATCH是当核心数据中所含的缺陷元件的缺陷比特与冗余元件的冗余比特相符(一致)时成为H的信号。因此，当冗余信息中所含的两比特的列地址一致时，MATCH成为H，MATCHB成为L。从而，两个或非(NOR)栅极成为主动(active)，与输出DMR_E相应地，两个N通道MOS晶体管互补地接通或断开，在锁存电路中保持与冗余数据DLR_E、DLRB_E对应的数据，且将该数据反转所得的数据从10BUS_RED输出。该10BUS_RED连接于ECC电路180。
[0108]另一方面，如果两列地址不相符，那么MATCHB成为H，两个晶体管断开，10BUS_RED成为高阻抗状态，而未对ECC电路180输出冗余数据。如此一来，当缺陷元件的列地址与冗余元件的列地址一致时(MATCH = H，MATCHB = L)，逻辑电路176响应锁存控制信号MALTR而将冗余数据输出至10BUS_RED。
[0109]列选择电路170还包括如图10 (B)所示的核心数据用的主放大器MA及逻辑电路178。主放大器MA接收保持在高速缓冲寄存器CR-0、CR-1中的核心数据DL_E、DLB_E，根据预充电信号DLPRE、使能信号MAENR、及锁存控制信号MALTR的控制信号，而控制输出DM_E、DMB_E。主放大器MA的基本动作与冗余用主放大器MARED相同。
[0110]当缺陷元件的列地址与冗余元件的列地址不一致时，MATCH成为L，所以逻辑电路178的NOR栅极成为主动，锁存电路保持与核心数据DL_E、DLB_E对应的数据，且将该数据反转所得的数据从10BUSJ)输出。该10BUSJ)连接于ECC电路180。另一方面，当两列地址一致时，MATCH成为H，从而两个晶体管断开，10BUSJ)成为高阻抗状态，而未对ECC电路180输出核心数据。如此一来，当缺陷元件的列地址与冗余元件的列地址一致时(MATCH =H，MATCHB = L)，逻辑电路178响应锁存控制信号MALTR而将核心数据输出至10BUS_0。
[0111]此外，如图7 (B)、图7 (D)所示，经过错误订正的数据通过转换电路172而被覆写至高速缓冲寄存器CR-0、CR-1。在此情况下，从ECC电路180输出的数据通过主放大器MA而被写入至高速缓冲寄存器CR-0、CR-1。
[0112]所述实施例中表示了进行读取动作的示例，而在对数据进行编程的情况下，由I/O缓冲器110接收的写入数据是由转换电路172分离为冗余数据及核心数据，并分别传输至高速缓冲寄存器CR-O、CR-UCR-R0
[0113]已对本发明的优选实施方式详细地进行了叙述，但本发明并不限定于特定的实施方式，可在本发明的主旨的范围内进行各种变形、变更。
【主权项】
1.一种半导体存储装置，其特征在于包括: 存储阵列，包括具有多个存储元件的存储区域及具有多个冗余存储元件的冗余存储区域； 行选择机构，选择所述存储阵列的行； 冗余信息存储部，存储所述存储区域的所述存储元件中所含的缺陷元件的冗余信息； 数据保持机构，连接于所述存储阵列的位线，可保持由所述行选择机构选择出的所述行中的所述存储区域的所述存储元件中所存储的核心数据、及所述冗余存储区域的所述冗余存储元件中所存储的冗余数据； 列选择机构，选择所述数据保持机构所保持的所述核心数据及所述冗余数据；以及 错误订正机构，对由所述列选择机构选择出的数据进行错误订正；且 所述列选择机构包括转换电路，所述转换电路根据所述冗余信息，将所述核心数据中所含的缺陷数据转换为所述冗余数据，将经过转换的数据提供给所述错误订正机构，且将经所述错误订正机构错误订正过的数据作为所述核心数据提供给所述数据保持机构。2.根据权利要求1所述的半导体存储装置，其特征在于:所述列选择机构在向输出缓冲器输出所述数据保持机构所保持的第一核心数据的期间，向所述转换电路输出所述数据保持机构所保持的第二核心数据及所述冗余数据。3.根据权利要求2所述的半导体存储装置，其特征在于:在向所述输出缓冲器输出所述第一核心数据的期间，将经所述错误订正机构错误订正过的数据作为所述第二核心数据保持在所述数据保持机构中。4.根据权利要求1至3中任一权利要求所述的半导体存储装置，其特征在于:所述列选择机构向所述输出缓冲器交替地输出所述第一核心数据与所述第二核心数据，且在向所述输出缓冲器输出所述第一核心数据的期间，利用所述转换电路对所述第二核心数据与所述冗余数据进行转换，在向所述输出缓冲器输出所述第二核心数据的期间，利用所述转换电路对所述第一核心数据与所述冗余数据进行转换。5.根据权利要求1至3中任一权利要求所述的半导体存储装置，其特征在于:由所述行选择机构选择出的行是N比特，所述冗余存储区域为M比特，所述存储区域的N-M比特的所述存储元件中所含的所述缺陷元件最大由M比特的所述冗余存储元件补救。6.根据权利要求1至3中任一权利要求所述的半导体存储装置，其特征在于:所述数据保持机构包括:第一高速缓冲寄存器及第二高速缓冲寄存器，保持当利用所述行选择机构选择出所述存储阵列的行时从所述存储区域读取的页面数据的所述第一核心数据及所述第二核心数据；以及冗余高速缓冲寄存器，保持当利用所述行选择机构选择出所述存储阵列的行时从所述冗余存储区域读取的所述冗余数据；且 所述转换电路接收所述第一高速缓冲寄存器所保持的所述核心数据及所述冗余高速缓冲寄存器所保持的所述冗余数据、或者所述第二高速缓冲寄存器所保持的所述核心数据及所述冗余高速缓冲寄存器所保持的所述冗余数据，且将从所述错误订正机构接收的数据写入至所述第一高速缓冲寄存器或所述第二高速缓冲寄存器。7.—种冗余方法，包括存储阵列的半导体存储装置，该存储阵列包括具有多个存储元件的存储区域及具有多个冗余存储元件的冗余存储区域，且该冗余方法的特征在于: 选择所述存储阵列的页面， 保持被选择出的所述页面的存储在所述存储区域的所述存储元件中的核心数据及存储在所述冗余存储区域的所述冗余存储元件中的冗余数据， 利用所述冗余数据对作为所述核心数据的第一核心数据中所含的缺陷数据进行转换， 对经过转换的数据进行错误订正，且 将经过错误订正的数据作为所述第一核心数据进行覆写。8.根据权利要求7所述的冗余方法，其特征在于:在利用所述冗余数据对作为所述核心数据的第二核心数据中所含的缺陷数据进行转换的期间，输出所述经过错误订正的第一核心数据。9.根据权利要求8所述的冗余方法，其特征在于:将经过错误订正的数据作为所述第二核心数据进行覆写，且 在利用所述冗余数据对作为所述核心数据的第一核心数据中所含的缺陷数据进行转换的期间，输出所述经过错误订正的第二核心数据。
【专利摘要】本发明提供一种半导体存储装置以及其冗余方法。半导体存储装置例如是闪存存储器，包括：存储阵列，包括存储区域及具有冗余元件的冗余存储区域；页面缓冲器；列选择电路；ECC电路；及I/O缓冲器。列选择电路根据冗余信息，将由高速缓冲寄存器保持的核心数据中所含的缺陷数据转换为由冗余高速缓冲寄存器保持的冗余数据，将经过转换的数据提供给ECC电路，且将经ECC电路错误订正过的数据作为核心数据再次写入至高速缓冲寄存器。在此期间，列选择电路保持在高速缓冲寄存器中的已错误订正的数据输出至I/O缓冲器。
【IPC分类】G11C29/00
【公开号】CN104900269
【申请号】CN201410076287
【发明人】中川治信
【申请人】华邦电子股份有限公司
【公开日】2015年9月9日
【申请日】2014年3月4日
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